CN109920465A - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本公开的实施例提出了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。该移位寄存器包括：扫描模块，被配置为生成用于控制栅极驱动信号中的行移位部分的第一信号；感测模块，被配置为生成用于控制所述栅极驱动信号中的帧移位部分的第二信号；以及随机移位模块，与所述扫描模块和所述感测模块分别电连接，并被配置为能够基于所述第一信号和所述第二信号来生成具有随机帧移位的栅极驱动信号。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及显示技术领域，且更具体地涉及移位寄存器、栅极驱动电路和显示装置。
背景技术
主动矩阵有机发光二极管(AMOLED)显示器因高对比度、可视角度广以及响应速度快有望取代液晶成为下一代显示器的主流选择。在AMOLED产品的像素电路设计中，考虑到工艺的限制，像素电路一般全部利用N型薄膜晶体管(TFT)设计。为了使得显示器发光保持均匀性，因此需要对像素电路中的驱动电压加以补偿。
发明内容
根据本公开一些实施例，提供了移位寄存器、栅极驱动电路和显示装置。
根据一个方面，本公开的实施例提供了一种移位寄存器。该以为寄存器包括：扫描模块，被配置为生成用于控制栅极驱动信号中的行移位部分的第一信号；感测模块，被配置为生成用于控制所述栅极驱动信号中的帧移位部分的第二信号；以及随机移位模块，与所述扫描模块和所述感测模块分别电连接，并被配置为能够基于所述第一信号和所述第二信号来生成具有随机帧移位的栅极驱动信号。
在一些实施例中，所述随机移位模块包括：级联输出控制子模块，与输出使能端、所述感测模块的输出端、所述扫描模块的输出端以及相邻移位寄存器的输入端或复位端连接，并被配置为在所述输出使能端的控制下，向所述相邻移位寄存器提供来自所述感测模块的输出端和所述扫描模块的输出端的输出信号，作为所述相邻移位寄存器的输入信号或复位信号；帧移位子模块，与所述输出使能端、所述感测模块的第一节点和第二节点、帧移位时钟信号端、第一随机时钟信号端、第一电压信号端和所述扫描模块的第三节点连接，并被配置为在所述输出使能端、所述第一节点、所述第二节点、所述第一随机时钟信号端、所述第一电压信号端的控制下，将来自所述帧移位时钟信号端的帧移位时钟信号传递至所述第三节点；以及输出子模块，与所述第一时钟信号端、所述扫描模块的第三节点和第四节点、第二电压信号端和所述移位寄存器的输出端连接，并被配置为在所述第三节点、所述第四节点的控制下，将来自所述第一时钟信号端的第一时钟信号和来自所述第二电压信号端的第二电压信号之一选择性地传递至所述移位寄存器的输出端，作为所述移位寄存器的输出信号。
在一些实施例中，所述级联输出控制子模块包括反相器、第一晶体管和第六晶体管，所述反相器的第一端与所述输出使能端连接，以及第二端与所述第一晶体管的控制端和所述第六晶体管的控制端连接；所述第一晶体管的第一端与所述感测模块的输出端连接，以及第二端与下一级移位寄存器的感测模块的输入端和/或上一级移位寄存器的感测模块的复位端连接；以及所述第六晶体管的第一端与所述扫描模块的输出端连接，以及第二端与下一级移位寄存器的扫描模块的输入端和/或上一级移位寄存器的扫描模块的复位端连接。
在一些实施例中，所述随机移位模块包括：级联输出控制子模块，与信号切换端、所述感测模块的输出端、所述扫描模块的输出端以及相邻移位寄存器的输入端或复位端连接，并被配置为在所述信号切换端的控制下，向所述相邻移位寄存器提供来自所述感测模块的输出端和所述扫描模块的输出端的输出信号，作为所述相邻移位寄存器的输入信号或复位信号；帧移位子模块，与输出使能端、所述感测模块的第一节点和第二节点、帧移位时钟信号端、第一随机时钟信号端、第一电压信号端和所述扫描模块的第三节点连接，并被配置为在所述输出使能端、所述第一节点、所述第二节点、所述第一随机时钟信号端、所述第一电压信号端的控制下，将来自所述帧移位时钟信号端的帧移位时钟信号传递至所述第三节点；以及输出子模块，与所述第一时钟信号端、所述扫描模块的第三节点和第四节点、第二电压信号端和所述移位寄存器的输出端连接，并被配置为在所述第三节点、所述第四节点的控制下，将来自所述第一时钟信号端的第一时钟信号和来自所述第二电压信号端的第二电压信号之一选择性地传递至所述移位寄存器的输出端，作为所述移位寄存器的输出信号。
在一些实施例中，所述级联输出控制子模块包括第一晶体管和第六晶体管，所述第一晶体管的控制端与信号切换端连接，第一端与所述感测模块的输出端连接，以及第二端与下一级移位寄存器的感测模块的输入端和/或上一级移位寄存器的感测模块的复位端连接；以及所述第六晶体管的控制端与所述信号切换端连接，第一端与所述扫描模块的输出端连接，以及第二端与下一级移位寄存器的扫描模块的输入端和/或上一级移位寄存器的扫描模块的复位端连接。
在一些实施例中，所述帧移位子模块包括第二晶体管、第三晶体管、第四晶体管和第五晶体管，所述第二晶体管的控制端与所述感测模块的第一节点连接，第一端与所述第一随机时钟信号端连接，以及第二端与所述第四晶体管的控制端连接；所述第三晶体管的控制端与所述感测模块的第二节点连接，第一端与所述第一电压信号端连接，以及第二端与所述第四晶体管的控制端连接；所述第四晶体管的第一端与所述帧移位时钟信号端连接，以及第二端与所述第五晶体管的第一端连接；以及所述第五晶体管的控制端与所述输出使能端连接，以及第二端与所述扫描模块的第三节点连接。
在一些实施例中，所述输出子模块包括第七晶体管和第八晶体管，所述第七晶体管的控制端与所述扫描模块的第三节点连接，第一端与第一时钟信号端连接，以及第二端与所述移位寄存器的输出端连接；以及所述第八晶体管的控制端与所述扫描模块的第四节点连接，第一端与第二电压信号端连接，以及第二端与所述移位寄存器的输出端连接。
在一些实施例中，所述扫描模块和所述感测模块中与各自的输入端连接的子模块在信号切换端的控制下选择性接收输入信号，以及所述感测模块的输出端与下一级移位寄存器的感测模块的输入端和/或上一级移位寄存器的感测模块的复位端连接，以及所述扫描模块的输出端与下一级移位寄存器的扫描模块的输入端和/或上一级移位寄存器的扫描模块的复位端连接。
在一些实施例中，所述随机移位模块包括：帧移位子模块，与输出使能端、所述感测模块的输出端、帧移位时钟信号端、和所述扫描模块的第三节点连接，并被配置为在所述输出使能端和所述感测模块的输出端的控制下，将来自所述帧移位时钟信号端的帧移位时钟信号传递至所述第三节点；以及输出子模块，与所述第一时钟信号端、所述扫描模块的第三节点和第四节点、第二电压信号端和所述移位寄存器的输出端连接，并被配置为在所述第三节点和所述第四节点的控制下，将来自所述第一时钟信号端的第一时钟信号和来自所述第二电压信号端的第二电压信号之一选择性地传递至所述移位寄存器的输出端，作为所述移位寄存器的输出信号。
在一些实施例中，所述帧移位子模块包括第四晶体管和第五晶体管，所述第四晶体管的控制端与所述感测模块的输出端连接，第一端与所述帧移位时钟信号端连接，以及第二端与所述第五晶体管的第一端连接；以及所述第五晶体管的控制端与所述输出使能端连接，以及第二端与所述扫描模块的第三节点连接。
在一些实施例中，所述输出子模块包括第七晶体管和第八晶体管，所述第七晶体管的控制端与所述扫描模块的第三节点连接，第一端与第一时钟信号端连接，以及第二端与所述移位寄存器的输出端连接；以及所述第八晶体管的控制端与所述扫描模块的第四节点连接，第一端与第二电压信号端连接，以及第二端与所述移位寄存器的输出端连接。
在一些实施例中，当所述信号切换端和所述输出使能端提供反相信号时，所述随机移位模块被配置为能够根据所述第一信号和所述第二信号来生成具有随机帧移位的栅极驱动信号。在一些实施例中，当所述信号切换端输出高电平信号时，所述随机移位模块被配置为能够根据所述第一信号和所述第二信号来生成具有顺序帧移位的栅极驱动信号。
根据另一方面，本公开的实施例提供了一种栅极驱动电路，包括多个级联的上述移位寄存器。
根据再一方面，本公开的实施例提供了一种显示装置。该显示装置包括前述栅极驱动电路。
根据又一方面，本公开的实施例提供了一种移位寄存器的驱动方法。该方法包括：由扫描模块基于来自第一时钟信号端的第一时钟信号和来自第二时钟信号端的第二时钟信号来生成用于控制栅极驱动信号中的行移位部分的第一信号；由感测模块基于来自第一随机时钟信号端的第一随机时钟信号和来自第二随机时钟信号端的第二随机时钟信号来生成用于控制所述栅极驱动信号中的帧移位部分的第二信号；以及由随机移位模块基于来自帧移位时钟信号端的帧移位时钟信号、来自第一时钟信号端的第一时钟信号、来自第一随机时钟信号端的第一随机时钟信号、来自输出使能端的输出使能信号、所述第一信号和所述第二信号来生成具有随机帧移位的栅极驱动信号。
附图说明
通过下面结合附图说明本公开的优选实施例，将使本公开的上述及其它目的、特征和优点更加清楚，其中：
图1是示出了根据本公开实施例的示例像素电路的电路原理图。
图2是示出了根据本公开实施例的示例像素电路的栅极驱动信号的工作时序图。
图3是示出了根据本公开实施例的示例移位寄存器的构造示意图。
图4是示出了根据本公开实施例的示例移位寄存器的电路原理图。
图5是示出了根据本公开实施例的示例栅极驱动电路的连接关系图。
图6是示出了根据本公开实施例的示例移位寄存器的示例工作时序图。
图7是示出了根据本公开另一实施例的示例移位寄存器的构造示意图。
图8是示出了根据本公开另一实施例的示例移位寄存器的电路原理图。
图9是示出了根据本公开又一实施例的示例移位寄存器的电路原理图。
图10是示出了根据本公开再一实施例的示例移位寄存器的电路原理图。
具体实施方式
下面参照附图对本公开的部分实施例进行详细说明，在描述过程中省略了对于本公开来说是不必要的细节和功能，以防止对本公开的理解造成混淆。在本说明书中，下述用于描述本公开原理的各种实施例只是说明，不应该以任何方式解释为限制公开的范围。参照附图的下述描述用于帮助全面理解由权利要求及其等同物限定的本公开的示例性实施例。下述描述包括多种具体细节来帮助理解，但这些细节应认为仅仅是示例性的。因此，本领域普通技术人员应认识到，在不脱离本公开的范围和精神的情况下，可以对本文中描述的实施例进行多种改变和修改。此外，为了清楚和简洁起见，省略了公知功能和结构的描述。此外，贯穿附图，相同的附图标记用于相同或相似的功能、器件和/或操作。此外，在附图中，各部分并不一定按比例来绘制。换言之，附图中的各部分的相对大小、长度等并不一定与实际比例相对应。
在本公开中，术语“包括”和“含有”及其派生词意为包括而非限制；术语“或”是包含性的，意为和/或。此外，在本公开的以下描述中，所使用的方位术语，例如“上”、“下”、“左”、“右”等均用于指示相对位置关系，以辅助本领域技术人员理解本公开实施例，且因此本领域技术人员应当理解：在一个方向上的“上”/“下”，在相反方向上可变为“下”/“上”，且在另一方向上，可能变为其他位置关系，例如“左”/“右”等。
此外，在本公开的上下文中，如无相反声明，则术语“控制端”通常用来指代晶体管的栅极或基极等；晶体管的“第一端”和“第二端”可以分别指晶体管的源极和漏极或反之，或者可以指晶体管的集电极和发射极或反之；而电容的“第一端”和“第二端”可以分别指代其两个电极。
如前所述，为了实现对像素电路中的驱动电压的补偿，通常可以采用如图1所示意的3T2C像素电路设计，即三个晶体管T1、T2和T3以及两个电容Cst和CvC，其中晶体管T1在第一栅极驱动信号(或扫描信号)G1的驱动下，将来自数据线Vdata的数据信号传导至晶体管T3的栅极，并进而使得驱动电压VDD能够根据数据信号来选择性传输至发光器件(例如，OLED发光器件)使其发光。此外，晶体管T2在第二栅极驱动信号(或感测信号)G2的驱动下选择性导通或关闭，从而使得模数转换器ADC能够感测加在发光器件上的电压，并进而可实现对相应的数据信号/第一栅极驱动信号的调整，使得发光更为均匀。
与此相对应地，图2示出了为了实现上述目的所采用的第一栅极驱动信号G1和第二栅极驱动信号G2的示例时序图。需要注意的是，尽管图2中只示出了用于三行的第一和第二栅极驱动信号G1和G2在三帧期间的工作时序，但本领域技术人员可以据此确定用于任意行的第一和第二栅极驱动信号G1和G2在任意帧期间的工作时序。如图2所示，每一帧的周期大体上可分为两个部分：行移位部分和帧移位部分。行移位部分指的是寄存器逐行移位的部分，例如图2所示的附图标记“第一帧”、“第二帧”、“第三帧”下方所示出的各个部分，其在相邻行上在同一帧内呈现出顺序移位，从而实现同一帧内对像素的逐行扫描。帧移位部分指的是寄存器逐帧移位的部分，例如图2中由虚线圈出的各个部分，其在相邻行上在相邻帧内呈现出顺序移位，从而实现每一帧对一行像素进行感测。
在通常的外部补偿方式中，如图2所示，在每一帧的消隐(Blank)期间或帧移位部分中，栅极驱动电路产生顺序帧移位时序。不过这种方法容易导致OLED显示装置产生补偿横纹、影响显示画面质量。因此，为了实现能够消除补偿横纹的“随机帧移位”，需要提供一种能够输出“随机帧移位”的移位寄存器和/或栅极驱动电路。
以下，将结合图3～图10来详细描述能够提供随机帧移位的栅极驱动信号的移位寄存器和/或栅极驱动电路。在下文中，将以用于控制晶体管T2的第二栅极驱动信号G2为例来详细描述本公开的各实施例。然而，需要注意的是：可以将本公开以下实施例的原理同样应用于需要移位寄存器的其它场合。例如，可以将以下实施例进行简单的改变，就可以适用于图1所示的控制晶体管T1的第一栅极驱动信号G1。此外，在本文中，如无特别声明，所使用的薄膜晶体管TFT均为N型晶体管。然而本公开不限于此，事实上只需要对本公开实施例的各个输入电平、连接关系等进行简单变化，即可使其适用于P型晶体管。
图3是示出了根据本公开实施例的示例移位寄存器300的构造示意图。如图3所示，移位寄存器300可以包括感测模块310、扫描模块320和随机移位模块330。在一些实施例中，扫描模块320可被配置为生成用于控制栅极驱动信号中的行移位部分的第一信号。在一些实施例中，感测模块310可被配置为生成用于控制该栅极驱动信号中的帧移位部分的第二信号。此外，在一些实施例中，随机移位模块330可与扫描模块320和感测模块310分别电连接，并被配置为能够基于上述第一信号和第二信号来生成具有随机帧移位的栅极驱动信号。需要注意的是：本文中所使用的“第一信号”和“第二信号”可以分别指代一个或多个信号，而不限于单个信号。
理论上，感测模块310和/或扫描模块320可以采用任何已知或将来开发的移位寄存器设计。例如，这二者中的任一者或全部二者可以为已知的GIP(Gate In Panel)移位寄存器单元，其可以根据时钟信号来提供标准的信号移位功能。此外，其也可以采用如下文中结合图9或图10所描述的具体示例构造，本公开不限于此。
此外，尽管图3中示出了各个模块与各条信号线之间的示例连接关系，但是本公开不限于此。事实上完全可以采用其它的连接关系，例如图4、图7、图8～图10等或其他的连接关系。此外，鉴于第一时钟信号CLK1和第二时钟信号CLK2、第一随机时钟信号CLKf1和第二随机时钟信号CLKf2两两互为反相关系，因此实际上可以仅连接二者之一。例如，可以仅连接CLK1和CLKf1，而通过反相器等来生成CLK2和CLKf2，其它情况也类似成立。
图4是示出了根据本公开实施例的示例移位寄存器400的电路原理图。图4所示的移位寄存器400可以是图3所示的移位寄存器300的一个具体示例。如前文所述，感测模块410和/或扫描模块420可以为现有的或将来开发的移位寄存器设计，因此图4并未示出这二者的具体电路，然而这并不影响本领域技术人员根据其余部分来合理选用这二者恰当的电路设计来实现期望的功能。
如图4所示，随机移位模块430可包括级联输出控制子模块431、帧移位子模块433和输出子模块435。在一些实施例中，级联输出控制子模块431可与输出使能端OE、感测模块410的输出端、扫描模块420的输出端以及相邻移位寄存器的输入端或复位端连接，并被配置为在输出使能端OE的控制下，向相邻移位寄存器提供来自感测模块410的输出端和扫描模块420的输出端的输出信号，作为相邻移位寄存器的输入信号或复位信号。在一些实施例中，帧移位子模块433可与输出使能端OE、感测模块410的第一节点Q1和第二节点Qb1、帧移位时钟信号端CLKs、第一随机时钟信号端CLKf1、第一电压信号端LVGL和扫描模块420的第三节点Q2连接，并被配置为在输出使能端OE、第一节点Q1、第二节点Qb1、第一随机时钟信号端CLKf1、第一电压信号端LVGL的控制下，将来自帧移位时钟信号端CLKs的帧移位时钟信号传递至第三节点Q2。在一些实施例中，输出子模块435可与第一时钟信号端CLK1、扫描模块420的第三节点Q2和第四节点Qb2、第二电压信号端VGL和移位寄存器400的输出端连接，并被配置为在第三节点Q2和第四节点Qb2的控制下，将来自第一时钟信号端CLK1的第一时钟信号和来自第二电压信号端VGL的第二电压信号之一选择性地传递至移位寄存器400的输出端，作为移位寄存器400的输出信号。
在一些实施例中，级联输出控制子模块431可包括反相器、第一晶体管T1和第六晶体管T6。该反相器的第一端可与输出使能端OE连接，以及第二端可与第一晶体管T1的控制端和第六晶体管的控制端连接。此外，第一晶体管T1的第一端可与感测模块410的输出端连接，以及第二端可与下一级移位寄存器的感测模块的输入端和/或上一级移位寄存器的感测模块的复位端连接。此外，第六晶体管T6的第一端可与扫描模块420的输出端连接，以及第二端可与下一级移位寄存器的扫描模块的输入端和/或上一级移位寄存器的扫描模块的复位端连接。此外，在一些实施例中，该反相器可以是由晶体管形成的反相器，其具体设计为本领域技术人员所熟知的，这里不再详细描述。
此外，在一些实施例中，帧移位子模块433可包括第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5。第二晶体管T2的控制端可与感测模块410的第一节点Q1连接，第一端可与第一随机时钟信号端CLKf1连接，以及第二端可与第四晶体管T4的控制端连接。第三晶体管T3的控制端可与感测模块410的第二节点Qb1连接，第一端与第一电压信号端LVGL连接，以及第二端可与第四晶体管T4的控制端连接。第四晶体管T4的第一端可与帧移位时钟信号端CLKs连接，以及第二端可与第五晶体管T5的第一端连接。此外，第五晶体管T5的控制端可与输出使能端OE连接，以及第二端可与扫描模块420的第三节点Q2连接。
此外，在一些实施例中，输出子模块435可包括第七晶体管T7和第八晶体管T8。第七晶体管T7的控制端可与扫描模块420的第三节点Q2连接，第一端可与第一时钟信号端CLK1连接，以及第二端可与移位寄存器400的输出端连接。此外，第八晶体管T8的控制端可与扫描模块420的第四节点Qb2连接，第一端可与第二电压信号端VGL连接，以及第二端可与移位寄存器400的输出端连接。
在图4所示实施例中，CR1<n>表示该第n行移位寄存器400的感测模块410的级联输出，其通向第n+1行移位寄存器的感测模块的输入端和/或第n-1行移位寄存器的感测模块的复位端。类似地，CR2<n>表示该第n行移位寄存器400的扫描模块420的级联输出，其通向第n+1行移位寄存器的扫描模块的输入端和/或第n-1行移位寄存器的扫描模块的复位端。
此外，如结合图3所描述的，感测模块410所生成的第一信号可以包括例如其输出端输出的输出信号、其第一节点Q1和第二节点Qb1的电平信号等等。类似地，扫描模块420所生成的第二信号可以包括例如其输出端输出的输出信号、其第三节点Q2和第四节点Qb2的电平信号等等。
此外，在一些实施例中，第一电压信号端LVGL和第二电压信号端VGL可以提供低电压信号，这二者可以具有不同电压，例如一个是-5V，另一个是0V；第三电压信号端VGH可以提供高电压信号，例如其可以提供+5V电压信号，然而本公开不限于此，这完全取决于具体的电路设计。例如，在另一些实施例中，第一电压信号端LVGL和第二电压信号端VGL可以提供具有相同电压的低电压信号。
图5是示出了根据本公开实施例的示例栅极驱动电路500的连接关系图。如图5所示，栅极驱动电路500可以由多个级联的移位寄存器(例如，移位寄存器300或400)级联而成，其中，前一级的感测模块或扫描模块的输出可以是当前级的感测模块或扫描模块的输入(或置位)，而下一级的感测模块或扫描模块的输出可以是当前级的感测模块或扫描模块的复位。此外，相邻级的时钟信号端可以不同顺序连接到反相的时钟信号线。例如，如果第n-1级的移位寄存器的第一时钟信号端CLK1和第二时钟信号端CLK2分别连接到时钟信号线CLK1和CLK2，则第n级的移位寄存器的第一时钟信号端CLK1和第二时钟信号端CLK2可分别连接到时钟信号线CLK2和CLK1，以此类推。类似地，如果第n-1级的移位寄存器的第一随机时钟信号端CLKf1和第二随机时钟信号端CLKf2分别连接到随机时钟信号线CLKf1和CLKf2，则第n级的移位寄存器的第一随机时钟信号端CLKf1和第二随机时钟信号端CLKf2可分别连接到随机时钟信号线CLKf2和CLKf1，以此类推。
以下，将结合图4和图5来详细说明图6所示的移位寄存器400的工作时序。图6是示出了根据本公开实施例的示例移位寄存器400的示例工作时序图。
首先，假定移位寄存器400的第一时钟信号端CLK1和第二时钟信号端CLK2分别连接到第一时钟信号线CLK1和第二时钟信号线CLK2，且移位寄存器400的第一随机时钟信号端CLKf1和第二随机时钟信号端CLKf2分别连接到第一随机时钟信号线CLKf1和第二随机时钟信号线CLKf2。因此，在本实施例中，在不失一般性的情况下，将相应时钟信号端与相应时钟信号线加以等同。
如图6所示，第一时钟信号线CLK1和第二时钟信号线CLK2在扫描时段提供互为反相的时钟信号。此外，第一随机时钟信号线CLKf1和第二随机时钟信号线CLKf2在行移位部分中提供在某个时钟周期之后持续为低电平的随机时钟信号，这样根据图4所示的移位寄存器400的电路设计，可以使得与该时钟周期相对应的某一行的移位寄存器在消隐(或帧移位部分)期间输出所需的栅极驱动信号(例如，图2所示的具有帧移位的栅极驱动信号)，下文中将详细说明。换言之，第一和第二随机时钟信号线CLKf1和CLKf2上的时钟信号相当于用于选择相应行的随机时钟信号。
以图6为例，在第一帧扫描期间，与第一随机时钟信号线CLKf1上的最后一个以虚线标出的高电平脉冲(更清楚地，可参见“随机脉冲”行的脉冲)相对应的移位寄存器是第M行移位寄存器。
接下来，同时参考图4和图6来详细说明实现随机帧移位的原理。假定图4所示的移位寄存器400就是该第M行的移位寄存器。由于由虚线标出的CLKf1高电平脉冲是并未实际出现的随机脉冲，导致图4所示的移位寄存器400的感测模块410在与该随机脉冲相对应的时段中输出低电平，从而使得从第M+1行开始的后续各行移位寄存器的感测模块的输入/输出都始终保持低电平，进而使得第M行的移位寄存器400的感测模块410不会被来自第M+1行的感测模块的输出信号所复位，使得其第一点Q1始终保持为高电平，如图6“M行Q1”所示。具体地，移位寄存器400的感测模块410在一帧的时间中可以仅在与其相对应的时钟脉冲出现时才输出高电平。换言之，在级联的前M-1个感测模块都按顺序输出了自己的高电平之后，本来当前级(即，第M级)的感测模块410应当在第M个时钟脉冲的作用下也输出高电平(例如，参见图9所示的T10晶体管的设置，其负责向输出端输出相应时钟信号)，但此时如前所述该随机脉冲未出现，导致该级联输出的关系在第M个感测模块410处停止，且导致后续所有感测模块410都没有级联输入，自然也都没有级联输出。
此外，与感测模块410不同的是，扫描模块420所连接的是第一时钟信号线CLK1，因此在该随机脉冲发生的时段，其实际上保持正常的时钟信号输出，从而如图6中“M行Q2”所示，仅在其相应的时段中保持高电位，而后续被来自第M+1行的扫描模块的输出信号所复位，变为低电位。
进一步地，在扫描期间，输出使能端OE始终保持低电平，因此在其经过反向器变为高电平之后，第一晶体管T1和第六晶体管T6导通，进而使得感测模块410和扫描模块420的级联输出CR1<M>和CR2<M>保持正常输出。此外，由于输出使能端OE始终保持低电平，因此第五晶体管T5在其控制下始终保持关闭状态，因此帧移位将不会在“行移位部分”期间出现在移位寄存器400的输出端上。从而，如图6的“输出<M>”所指示，其输出为正常的栅极扫描信号，即仅在与第M行相对应的时段中，输出高电平，其余时间保持低电平。
接下来，在消隐期间，输出使能端OE保持高电平，因此在其经过反向器变为低电平之后，第一晶体管T1和第六晶体管T6关闭，进而停止感测模块410和扫描模块420的级联输出CR1<M>和CR2<M>，保证在该“帧移位部分”期间不会引起后续移位寄存器的误动。此外，由于输出使能端OE始终保持高电平，因此第五晶体管T5在其控制下导通，进而从第四晶体管T4到扫描模块420的第三节点Q2的电路导通。
如前所述，感测模块410的第一节点Q1在“行移位部分”的后期(即，随机脉冲出现之后)开始始终保持高电平，因此第二晶体管T2导通，从而使得第一随机时钟信号线CLKf1的信号传输到第四晶体管T4的栅极。如图6所示，第一随机时钟信号线CLKf1在“帧移位部分”开始时是高电平信号，从而使得第四晶体管T4相应导通，并使得来自帧移位时钟信号端CLKs的高电平信号通过第四晶体管T4和前述导通的第五晶体管T5传输到扫描模块420的第三节点Q2处。
在图4所示的扫描模块420中，类似于图9所示的扫描模块920，Q2点的高电平将导通例如第十八晶体管T18，并使得第二电容C2开始充电。在来自帧移位时钟信号端CLKs的高电平信号结束之后，由于此时第三节点Q2依然保持高电平，且来自第一时钟信号端CLK1的第一时钟信号从低电平变为高电平，进而通过第二电容C2的自举作用将第三节点Q2的电位提升到更高，如图6中“M行Q2”所示。此外，由于没有来自下一级移位寄存器的扫描模块的复位信号，因此该高电位将保持到出现总复位信号Total Rs1为止。从而，第七晶体管T7在该第三节点Q2的高电位的作用下导通，使得输出端输出来自第一时钟信号端CLK1的第一时钟信号，从而得到如图6中“输出<M>”所示的信号输出。该输出可以例如作为如图2所示的第二栅极驱动信号G2。
此外，在与第M行不同的第N行的移位寄存器中，由于其感测模块的第一节点Q1并未像第M行的移位寄存器400中的感测模块410的第一节点Q1一样在“行移位部分”期间保持高电位，因此其在“帧移位部分”期间将始终保持低电位，如图6中“N行Q1”所示，进而使得其得到相应的第三点Q2低电位和输出端低电位，分别如图6中“N行Q2”和“输出<N>”所示。
类似地，在第二帧扫描期间，与第二随机时钟信号线CLKf2上的最后一个以虚线标出的高电平脉冲(更清楚地，可参见“随机脉冲”行的脉冲)相对应的移位寄存器可以是第N行移位寄存器。这里假定第M行移位寄存器和第N行移位寄存器分别是如图5中所示以相反方式连接随机时钟信号线CLKf1和CLKf2以及以相反方式连接时钟信号线CLK1和CLK2的移位寄存器。
与前面针对第M行移位寄存器的描述类似地，第N行移位寄存器的输出端输出来自第二时钟信号端CLK2的第二时钟信号，从而得到如图6中“输出<N>”所示的在第二帧期间的信号输出。该输出可以例如作为如图2所示的第二栅极驱动信号。
此外，在与第N行不同的第M行的移位寄存器中，由于其感测模块的第一节点Q1并未像第N行的移位寄存器中的感测模块的第一节点Q1一样在“行移位部分”期间保持高电位，因此其在“帧移位部分”期间将始终保持低电位，如图6中“M行Q1”所示，进而使得其得到相应的第三点Q2低电位和输出端低电位，分别如图6中“M行Q2”和“输出<M>”所示。
可见，如图6所示，在连续的两帧中，分别在第M行和第N行的移位寄存器中输出帧移位，从而实现了随机帧移位功能。
更一般地，结合图6所描述的驱动方法可以包括：由扫描模块420基于来自第一时钟信号端CLK1的第一时钟信号和来自第二时钟信号端CLK2的第二时钟信号来生成用于控制栅极驱动信号中的行移位部分的第一信号；由感测模块410基于来自第一随机时钟信号端CLKf1的第一随机时钟信号和来自第二随机时钟信号端CLKf2的第二随机时钟信号来生成用于控制栅极驱动信号中的帧移位部分的第二信号；以及由随机移位模块430基于来自帧移位时钟信号端CLKs的帧移位时钟信号、来自第一时钟信号端CLK1的第一时钟信号、来自第一随机时钟信号端CLKf1的第一随机时钟信号、来自输出使能端OE的输出使能信号、前述第一信号和前述第二信号来生成具有随机帧移位的栅极驱动信号。
图7是示出了根据本公开另一实施例的示例移位寄存器700的构造示意图。如图7所示，移位寄存器700可以包括感测模块710、扫描模块720和随机移位模块730。与图3相类似地，在一些实施例中，扫描模块720可被配置为生成用于控制栅极驱动信号中的行移位部分的第一信号。此外，在一些实施例中，感测模块710可被配置为生成用于控制该栅极驱动信号中的帧移位部分的第二信号。在一些实施例中，随机移位模块730可与扫描模块720和感测模块710分别电连接，并被配置为能够基于上述第一信号和第二信号来生成具有随机帧移位的栅极驱动信号。
类似地，感测模块710和/或扫描模块720可以采用任何已知或将来开发的移位寄存器设计。例如，这二者中的任一者或全部二者可以为已知的GIP移位寄存器单元，其可以根据时钟信号来提供标准的信号移位功能。此外，其也可以采用如下文中结合图9或图10所描述的具体示例构造，本公开不限于此。
此外，尽管图7中示出了各个模块与各条信号线之间的示例连接关系，但是本公开不限于此。事实上完全可以采用其它的连接关系，例如图3、图4、图8～图10等的连接关系。此外，鉴于第一时钟信号CLK1和第二时钟信号CLK2、第一随机时钟信号CLKf1和第二随机时钟信号CLKf2两两互为反相关系，因此实际上可以仅连接二者之一。例如，可以仅连接CLK1和CLKf1，而通过反相器等来生成CLK2和CLKf2，其它情况也类似成立。
图8是示出了根据本公开另一实施例的示例移位寄存器800的电路原理图。图8所示的移位寄存器800可以是图7所示的移位寄存器700的一个具体示例。由于上文指出的感测模块810和/或扫描模块820可以为现有的或将来开发的移位寄存器设计，因此图8并未示出这二者的具体电路，然而这并不影响本领域技术人员根据其余部分来合理选用这二者恰当的电路设计来实现期望的功能。
如图8所示，随机移位模块830可包括：级联输出控制子模块831、帧移位子模块833和输出子模块835。在一些实施例中，级联输出控制子模块831可与信号切换端SW、感测模块810的输出端、扫描模块820的输出端以及相邻移位寄存器的输入端或复位端连接，并被配置为在信号切换端SW的控制下，向相邻移位寄存器提供来自感测模块810的输出端和扫描模块820的输出端的输出信号，作为相邻移位寄存器的输入信号或复位信号。在一些实施例中，帧移位子模块833可与输出使能端OE、感测模块810的第一节点Q1和第二节点Qb1、帧移位时钟信号端CLKs、第一随机时钟信号端CLKf1、第一电压信号端LVGL和扫描模块820的第三节点Q2连接，并被配置为在输出使能端OE、第一节点Q1、第二节点Qb1、第一随机时钟信号端CLKf1、第一电压信号端LVGL的控制下，将来自帧移位时钟信号端CLKs的帧移位时钟信号传递至第三节点Q2。在一些实施例中，输出子模块835可与第一时钟信号端CLK1、扫描模块820的第三节点Q2和第四节点Qb2、第二电压信号端VGL和移位寄存器800的输出端连接，并被配置为在第三节点Q2、第四节点Qb2的控制下，将来自第一时钟信号端CLK1的第一时钟信号和来自第二电压信号端VGL的第二电压信号之一选择性地传递至移位寄存器800的输出端，作为移位寄存器800的输出信号。
在一些实施例中，级联输出控制子模块831可包括第一晶体管T1和第六晶体管T6。该第一晶体管T1的控制端与信号切换端SW连接，第一端可与感测模块810的输出端连接，以及第二端可与下一级移位寄存器的感测模块的输入端和/或上一级移位寄存器的感测模块的复位端连接。此外，第六晶体管T6的控制端可与信号切换端SW连接，第一端可与扫描模块820的输出端连接，以及第二端可与下一级移位寄存器的扫描模块的输入端和/或上一级移位寄存器的扫描模块的复位端连接。
此外，在一些实施例中，帧移位子模块833和输出子模块835可以与图4所示的帧移位子模块433和输出子模块435大体相同，这里就不再赘述。
与图4所示移位寄存器400不同的是，图8所示的移位寄存器800中的级联输出控制子模块831是通过单独的信号切换端SW的控制信号来控制的。换言之，在一些实施例中，当信号切换端SW和输出使能端OE提供反相信号时，则随机移位模块830可被配置为能够根据感测模块810输出的第一信号和扫描模块820输出的第二信号来生成具有随机帧移位的栅极驱动信号。更具体地，当图8中的信号切换端SW输出与输出使能端OE反相的信号时，其实质上就相当于图4所示的输出使能端OE加上反相器，从而使得图8所示的移位寄存器800能够实现与图4所示移位寄存器400相同的功能。
在另一些实施例中，当信号切换端SW始终输出高电平信号时，则随机移位模块830可被配置为能够根据感测模块810输出的第一信号和扫描模块820输出的第二信号来生成具有顺序帧移位的栅极驱动信号。更具体地，当图8中的信号切换端SW始终输出高电平信号时，感测模块810和扫描模块820的级联输出CR1<n>和CR2<n>将始终正常输出。此时配合第一随机时钟信号端CLKf1和/或第二随机时钟信号端CLKf2的时钟信号(例如，顺序出现的随机脉冲，此时也可以将其称为顺序脉冲)，可以使得移位寄存器800可以像正常移位寄存器一样输出具有顺序帧移位的栅极驱动信号。从而，通过调整信号切换端SW的输出信号，可以使得同一个移位寄存器可以既支持随机帧移位也支持顺序帧移位。
图9是示出了根据本公开又一实施例的示例移位寄存器900的电路原理图。如图9所示，移位寄存器900可以包括感测模块910、扫描模块920和随机移位模块930。为了方便读者阅读，除了被感测模块910和扫描模块920的虚线框所包括的部分之外，随机移位模块930包括图9中剩下的其他部分，例如第一晶体管T1～第八晶体管T8。
在一些实施例中，感测模块910可以包括第九晶体管T9～第十六晶体管T16以及第一电容C1。在一些实施例中，第九晶体管T9的控制端与来自上一级的移位寄存器的感测模块的级联输出CR1<n-1>连接，其第一端与第三电压信号端VGH连接，以及第二端与第一节点Q1连接。第九晶体管T9可构成感测模块910的输入子模块，其可被配置为在输入信号CR1<n-1>的控制下将第三电压信号(例如，高电平VGH)传输至第一节点Q1。
在一些实施例中，第十晶体管T10的控制端与第一节点Q1连接，其第一端与第一随机时钟信号端CLKf1连接，以及第二端与感测模块910的输出端连接。此外，在一些实施例中，第一电容C1的第一端与第一节点Q1连接，其第二端与感测模块910的输出端连接。第十晶体管T10和第一电容C1可以构成感测模块910的输出子模块，其可被配置为在第一节点Q1的控制下，将来自第一随机时钟信号端CLKf1的信号传输至感测模块910的输出端。
在一些实施例中，第十一晶体管T11的控制端与来自下一级的移位寄存器的感测模块的级联输出CR1<n+1>连接，其第一端与第一电压信号端LVGL连接，以及第二端与第一节点Q1连接。第十一晶体管T11可构成感测模块910的复位子模块，其可被配置为在输入信号CR1<n+1>的控制下将第一电压信号(例如，低电平LVGL)传输至第一节点Q1，以使得感测模块910复位。
在一些实施例中，第十二晶体管T12的控制端与总复位线Total_Rs1连接，其第一端与第一电压信号端LVGL连接，以及第二端与第一节点Q1连接。第十二晶体管T12可构成感测模块910的总复位子模块，其可被配置为在输入信号Total_Rs1的控制下将第一电压信号(例如，低电平LVGL)传输至第一节点Q1，以使得感测模块910复位。
在一些实施例中，第十三晶体管T13的控制端与感测模块910的第二节点Qb1连接，其第一端与第一电压信号端LVGL连接，以及第二端与感测模块910的输出端连接。第十三晶体管T13可构成感测模块910的输出下拉子模块，其可被配置为在第二节点Qb1的控制下将第一电压信号(例如，低电平LVGL)传输至感测模块910的输出端，以使得其输出低电平信号。
在一些实施例中，第十四晶体管T14的控制端与感测模块910的第二节点Qb1连接，其第一端与第一电压信号端LVGL连接，以及第二端与第一节点Q1连接。第十四晶体管T14可构成感测模块910的第一节点下拉子模块，其可被配置为在第二节点Qb1的控制下将第一电压信号(例如，低电平LVGL)传输至第一节点Q1，以使得在第二节点Qb1变为高电平的情况下，第一节点Q1保持低电平。
在一些实施例中，第十五晶体管T15的控制端与第一节点Q1连接，其第一端与第一电压信号端LVGL连接，以及第二端与第二节点Qb1连接。第十六晶体管T16的控制端和第一端与第三电压信号端VGH连接，以及第二端与第二节点Qb1连接。第十五晶体管T15和第十六晶体管T16可构成感测模块910的第二节点控制子模块，其可被配置为在第一节点Q1的控制下将第三电压信号(例如，高电平VGH)或第一电压信号(例如，低电平LVGL)之一选择性传输至第二节点Qb1，以使得在第一节点Q1为高电平的情况下，第二节点Qb1保持低电平，而在第一节点Q1为低电平的情况下，第二节点Qb1保持高电平。
从而，感测模块910的上述构造可以使得其实现移位功能。
在一些实施例中，扫描模块920可以包括第十七晶体管T17～第二十八晶体管T28以及第二电容C2。在一些实施例中，第十七晶体管T17的控制端与来自上一级的移位寄存器的扫描模块的级联输出CR2<n-1>连接，其第一端与第三电压信号端VGH连接，以及第二端与第三节点Q2连接。第十七晶体管T17可构成扫描模块920的输入子模块，其可被配置为在输入信号CR2<n-1>的控制下将第三电压信号(例如，高电平VGH)传输至第三节点Q2。
在一些实施例中，第十八晶体管T18的控制端与第三节点Q2连接，其第一端与第一时钟信号端CLK1连接，以及第二端与扫描模块920的输出端连接。此外，在一些实施例中，第二电容C2的第一端与第三节点Q2连接，其第二端与扫描模块920的输出端连接。第八晶体管T18和第二电容C2可以构成扫描模块920的输出子模块，其可被配置为在第三节点Q2的控制下，将来自第一时钟信号端CLK1的信号传输至扫描模块920的输出端。
在一些实施例中，第十九晶体管T19的控制端与来自下一级的移位寄存器的扫描模块的级联输出CR2<n+1>连接，其第一端与第一电压信号端LVGL连接，以及第二端与第三节点Q2连接。第二十晶体管T20的控制端也与来自下一级的移位寄存器的扫描模块的级联输出CR2<n+1>连接，其第一端与第二电压信号端VGL连接，以及第二端与移位寄存器900的输出端连接。第十九晶体管T19和第二十晶体管T20可构成扫描模块920的复位子模块，其可被配置为在输入信号CR2<n+1>的控制下将第一电压信号(例如，低电平LVGL)和第二电压信号(例如，低电平VGL)分别传输至第一节点Q2和移位寄存器900的输出端，以使得扫描模块920复位并使得移位寄存器900的整体输出为低电平。
在一些实施例中，第二十一晶体管T21的控制端与总复位线Total_Rs2连接(在一些实施例中，Total_Rs2和Total_Rs1可以是同一根线或提供相同工作时序的信号线)，其第一端与第一电压信号端LVGL连接，以及第二端与第三节点Q2连接。第二十二晶体管T22的控制端也与总复位线Total_Rs2连接，其第一端与第二电压信号端VGL连接，以及第二端与移位寄存器900的输出端连接。第二十一晶体管T21和第二十二晶体管T22可构成扫描模块920的总复位子模块，其可被配置为在输入信号Total_Rs2的控制下将第一电压信号(例如，低电平LVGL)和第二电压信号(例如，低电平VGL)分别传输至第三节点Q2和移位寄存器900的输出端，以使得扫描模块920复位并使得移位寄存器900的整体输出为低电平。
在一些实施例中，第二十三晶体管T23的控制端与扫描模块920的第四节点Qb2连接，其第一端与第一电压信号端LVGL连接，以及第二端与扫描模块920的输出端连接。第二十三晶体管T23可构成扫描模块920的输出下拉子模块，其可被配置为在第四节点Qb2的控制下将第一电压信号(例如，低电平LVGL)传输至扫描模块920的输出端，以使得其输出低电平信号。
在一些实施例中，第二十四晶体管T24的控制端与扫描模块920的第四节点Qb2连接，其第一端与第一电压信号端LVGL连接，以及第二端与第三节点Q2连接。第二十四晶体管T24可构成扫描模块920的第三节点下拉子模块，其可被配置为在第四节点Qb2的控制下将第一电压信号(例如，低电平LVGL)传输至第三节点Q2，以使得在第四节点Qb2变为高电平的情况下，第三节点Q2保持低电平。
在一些实施例中，第二十五晶体管T25的控制端和第一端与第一时钟信号端CLK1连接，以及第二端与第二十六晶体管T26的控制端连接。第二十六晶体管T26的第一端与第一时钟信号端CLK1连接，以及第二端与第四节点Qb2连接。第二十七晶体管T27的控制端与扫描模块920的输出端连接，其第一端与第二电压信号端VGL连接，以及第二端与第二十六晶体管T26的控制端连接。第二十八晶体管T28的控制端与扫描模块920的输出端连接，第一端与第一电压信号端LVGL连接，以及第二端与第四节点Qb2连接。第二十五晶体管T25、第二十六晶体管T26、第二十七晶体管T27和第二十八晶体管T28可构成扫描模块920的第四节点控制子模块，其可被配置为在第三节点Q2的控制下将第一时钟信号端CLK1的高电平时钟信号或第一电压信号(例如，低电平LVGL)之一选择性传输至第四节点Qb2，以使得在第三节点Q2为高电平的情况下，第四节点Qb2保持低电平，而在第三节点Q2为低电平的情况下，第四节点Qb2保持高电平。
从而，扫描模块920的上述构造可以使得其实现移位功能。
此外，在一些实施例中，移位寄存器900的随机移位模块930可包括如图4所示的随机移位模块430的构造。然而，在图9所示的实施例中，尽管同样采用第二晶体管T2和第三晶体管T3的标记，这两个晶体管实际上与图4所示的反相器在功能上是等价的，而省略了图4所示的第二晶体管T2和第三晶体管T3。即，在图9所示实施例中，当输出使能端OE为低电平时，第三晶体管T3关闭，使得第一晶体管T1的控制端上出现的是来自第三电压信号端VGH的经由导通的第二晶体管T2到达的高电平信号，从而使得感测模块910在图6所示的扫描时段期间正常输出级联输出CR1<n>。当输出使能端OE为高电平时，第三晶体管T3导通，使得第一晶体管T1的控制端上出现的是来自第一电压信号端LVGL的经由导通的第三晶体管T3到达的低电平信号，从而使得感测模块910在图6所示的消隐时段期间不输出级联输出CR1<n>。对于第六晶体管T6，同样如此。因此，在图9所示实施例中，级联输出控制子模块可以由第一晶体管T1、第二晶体管T2、第三晶体管T3和第六晶体管T6所构成，其实现了与结合图4所示相类似的功能。此外，图9所示的随机移位模块930的输出子模块与图4所示的随机移位模块430的帧移位子模块435的构成相同，这里不再赘述。
与图4所示实施例不同的是，图9所示的随机移位模块930的帧移位子模块仅由第四晶体管T4和第五晶体管T5构成。与图4中第四晶体管T4的控制端由第二晶体管T2和第三晶体管T3联合控制不同的是，图9中第四晶体管T4的控制端仅由感测模块910的输出端来控制。然而结合图6所示的时序图可以看出来，它们二者各自与第五晶体管T5的结合在功能上是等价的，这里不再赘述。
从而，图9所示的移位寄存器900与图4所示的移位寄存器400在功能上是等价的，都可以提供“随机帧移位”功能。
图10是示出了根据本公开再一实施例的示例移位寄存器1000的电路原理图。如图10所示，移位寄存器1000可以包括感测模块1010、扫描模块1020和随机移位模块1030。为了方便读者阅读，除了被感测模块1010和扫描模块1020的虚线框所包括的部分之外，随机移位模块1030包括图10中剩下的其他部分，例如第四晶体管T4、第五晶体管T5、第七晶体管T7和第八晶体管T8。此外，除非另行明确说明，否则在图10所示的移位寄存器1000中，具有与图9相同附图标记的晶体管和电容通常可具有与图9所示的晶体管和电容相同或相似的功能和/或连接关系，这里不再赘述。
与图9所示移位寄存器900相比，图10所示的移位寄存器1000将用于控制感测模块1010和扫描模块1020的级联输出CR1<n>和CR2<n>的两个晶体管，即第一晶体管T1和第六晶体管T6分别移动到感测模块1010和扫描模块1020内部输入端侧。换言之，将对级联输出CR1<n>和CR2<n>的控制从各个模块的输出端挪动到了下一级移位寄存器的相应模块的输入端处。从而，在例如图6所示的工作时序的情况下，再考虑到图7和图8中采用信号切换端SW的原理，可以看出图10所示的移位寄存器1000与图9所示移位寄存器900在功能上是等价的。
此外，为了用户理解方便，将图9中的感测模块910和扫描模块920中的第二节点控制子模块和第四节点控制子模块分别替换为图10中的反相器。在图6所示的时序图的情况下，它们实际上可以实现相同的功能，这里不再赘述其具体结构。
此外，在一些实施例中，输出使能端OE的周期可以为帧频，即其一个周期的时间长度可以与一帧的时间长度相同。此外，帧移位时钟信号端CLKs也可以采用该周期，其输出信号可同时作为第三节点Q2的充电信号，也可作为第三节点Q2的放电信号。
此外，本公开的一些实施例提供了一种栅极驱动电路(例如，栅极驱动电路500等)，包括多个级联的上述移位寄存器(例如，移位寄存器300、400、700、800、900和1000等)。
此外，本公开的一些实施例提供了一种显示装置。该显示装置可包括前述栅极驱动电路(例如，栅极驱动电路500等)。
通过采用根据本公开实施例的移位寄存器、栅极驱动电路等，可在采用外部补偿方案时产生所需的复合脉冲，实现对像素电路的正确驱动，从而使得OLED显示装置发光更为均匀、用户体验更好。
至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开的范围不局限于上述特定实施例，而应由所附权利要求所限定。
此外，在本文中被描述为通过纯硬件、纯软件和/或固件来实现的功能，也可以通过专用硬件、通用硬件与软件的结合等方式来实现。例如，被描述为通过专用硬件(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)来实现的功能，可以由通用硬件(例如，中央处理单元(CPU)、数字信号处理器(DSP))与软件的结合的方式来实现，反之亦然。

Claims (16)

1.一种移位寄存器，包括：
扫描模块，被配置为生成用于控制栅极驱动信号中的行移位部分的第一信号；
感测模块，被配置为生成用于控制所述栅极驱动信号中的帧移位部分的第二信号；以及
随机移位模块，与所述扫描模块和所述感测模块分别电连接，并被配置为能够基于所述第一信号和所述第二信号来生成具有随机帧移位的栅极驱动信号。
2.根据权利要求1所述的移位寄存器，其中，所述随机移位模块包括：
级联输出控制子模块，与输出使能端、所述感测模块的输出端、所述扫描模块的输出端以及相邻移位寄存器的输入端或复位端连接，并被配置为在所述输出使能端的控制下，向所述相邻移位寄存器提供来自所述感测模块的输出端和所述扫描模块的输出端的输出信号，作为所述相邻移位寄存器的输入信号或复位信号；
帧移位子模块，与所述输出使能端、所述感测模块的第一节点和第二节点、帧移位时钟信号端、第一随机时钟信号端、第一电压信号端和所述扫描模块的第三节点连接，并被配置为在所述输出使能端、所述第一节点、所述第二节点、所述第一随机时钟信号端、所述第一电压信号端的控制下，将来自所述帧移位时钟信号端的帧移位时钟信号传递至所述第三节点；以及
输出子模块，与所述第一时钟信号端、所述扫描模块的第三节点和第四节点、第二电压信号端和所述移位寄存器的输出端连接，并被配置为在所述第三节点、所述第四节点的控制下，将来自所述第一时钟信号端的第一时钟信号和来自所述第二电压信号端的第二电压信号之一选择性地传递至所述移位寄存器的输出端，作为所述移位寄存器的输出信号。
3.根据权利要求2所述的移位寄存器，其中，所述级联输出控制子模块包括反相器、第一晶体管和第六晶体管，
所述反相器的第一端与所述输出使能端连接，以及第二端与所述第一晶体管的控制端和所述第六晶体管的控制端连接；
所述第一晶体管的第一端与所述感测模块的输出端连接，以及第二端与下一级移位寄存器的感测模块的输入端和/或上一级移位寄存器的感测模块的复位端连接；以及
所述第六晶体管的第一端与所述扫描模块的输出端连接，以及第二端与下一级移位寄存器的扫描模块的输入端和/或上一级移位寄存器的扫描模块的复位端连接。
4.根据权利要求1所述的移位寄存器，其中，所述随机移位模块包括：
级联输出控制子模块，与信号切换端、所述感测模块的输出端、所述扫描模块的输出端以及相邻移位寄存器的输入端或复位端连接，并被配置为在所述信号切换端的控制下，向所述相邻移位寄存器提供来自所述感测模块的输出端和所述扫描模块的输出端的输出信号，作为所述相邻移位寄存器的输入信号或复位信号；
帧移位子模块，与输出使能端、所述感测模块的第一节点和第二节点、帧移位时钟信号端、第一随机时钟信号端、第一电压信号端和所述扫描模块的第三节点连接，并被配置为在所述输出使能端、所述第一节点、所述第二节点、所述第一随机时钟信号端、所述第一电压信号端的控制下，将来自所述帧移位时钟信号端的帧移位时钟信号传递至所述第三节点；以及
输出子模块，与所述第一时钟信号端、所述扫描模块的第三节点和第四节点、第二电压信号端和所述移位寄存器的输出端连接，并被配置为在所述第三节点、所述第四节点的控制下，将来自所述第一时钟信号端的第一时钟信号和来自所述第二电压信号端的第二电压信号之一选择性地传递至所述移位寄存器的输出端，作为所述移位寄存器的输出信号。
5.根据权利要求4所述的移位寄存器，其中，所述级联输出控制子模块包括第一晶体管和第六晶体管，
所述第一晶体管的控制端与信号切换端连接，第一端与所述感测模块的输出端连接，以及第二端与下一级移位寄存器的感测模块的输入端和/或上一级移位寄存器的感测模块的复位端连接；以及
所述第六晶体管的控制端与所述信号切换端连接，第一端与所述扫描模块的输出端连接，以及第二端与下一级移位寄存器的扫描模块的输入端和/或上一级移位寄存器的扫描模块的复位端连接。
6.根据权利要求2或4所述的移位寄存器，其中，所述帧移位子模块包括第二晶体管、第三晶体管、第四晶体管和第五晶体管，
所述第二晶体管的控制端与所述感测模块的第一节点连接，第一端与所述第一随机时钟信号端连接，以及第二端与所述第四晶体管的控制端连接；
所述第三晶体管的控制端与所述感测模块的第二节点连接，第一端与所述第一电压信号端连接，以及第二端与所述第四晶体管的控制端连接；
所述第四晶体管的第一端与所述帧移位时钟信号端连接，以及第二端与所述第五晶体管的第一端连接；以及
所述第五晶体管的控制端与所述输出使能端连接，以及第二端与所述扫描模块的第三节点连接。
7.根据权利要求2或4所述的移位寄存器，其中，所述输出子模块包括第七晶体管和第八晶体管，
所述第七晶体管的控制端与所述扫描模块的第三节点连接，第一端与第一时钟信号端连接，以及第二端与所述移位寄存器的输出端连接；以及
所述第八晶体管的控制端与所述扫描模块的第四节点连接，第一端与第二电压信号端连接，以及第二端与所述移位寄存器的输出端连接。
8.根据权利要求1所述的移位寄存器，其中，所述扫描模块和所述感测模块中与各自的输入端连接的子模块在信号切换端的控制下选择性接收输入信号，以及所述感测模块的输出端与下一级移位寄存器的感测模块的输入端和/或上一级移位寄存器的感测模块的复位端连接，以及所述扫描模块的输出端与下一级移位寄存器的扫描模块的输入端和/或上一级移位寄存器的扫描模块的复位端连接。
9.根据权利要求8所述的移位寄存器，其中，所述随机移位模块包括：
帧移位子模块，与输出使能端、所述感测模块的输出端、帧移位时钟信号端、和所述扫描模块的第三节点连接，并被配置为在所述输出使能端和所述感测模块的输出端的控制下，将来自所述帧移位时钟信号端的帧移位时钟信号传递至所述第三节点；以及
输出子模块，与所述第一时钟信号端、所述扫描模块的第三节点和第四节点、第二电压信号端和所述移位寄存器的输出端连接，并被配置为在所述第三节点和所述第四节点的控制下，将来自所述第一时钟信号端的第一时钟信号和来自所述第二电压信号端的第二电压信号之一选择性地传递至所述移位寄存器的输出端，作为所述移位寄存器的输出信号。
10.根据权利要求9所述的移位寄存器，其中，所述帧移位子模块包括第四晶体管和第五晶体管，
所述第四晶体管的控制端与所述感测模块的输出端连接，第一端与所述帧移位时钟信号端连接，以及第二端与所述第五晶体管的第一端连接；以及
所述第五晶体管的控制端与所述输出使能端连接，以及第二端与所述扫描模块的第三节点连接。
11.根据权利要求9所述的移位寄存器，其中，所述输出子模块包括第七晶体管和第八晶体管，
所述第七晶体管的控制端与所述扫描模块的第三节点连接，第一端与第一时钟信号端连接，以及第二端与所述移位寄存器的输出端连接；以及
所述第八晶体管的控制端与所述扫描模块的第四节点连接，第一端与第二电压信号端连接，以及第二端与所述移位寄存器的输出端连接。
12.根据权利要求5或8所述的移位寄存器，其中，当所述信号切换端和所述输出使能端提供反相信号时，所述随机移位模块被配置为能够根据所述第一信号和所述第二信号来生成具有随机帧移位的栅极驱动信号。
13.根据权利要求5或8所述的移位寄存器，其中，当所述信号切换端输出高电平信号时，所述随机移位模块被配置为能够根据所述第一信号和所述第二信号来生成具有顺序帧移位的栅极驱动信号。
14.一种栅极驱动电路，包括多个级联的根据权利要求1～13中任一项所述的移位寄存器。
15.一种显示装置，包括根据权利要求14所述的栅极驱动电路。
16.一种用于驱动根据权利要求1～13中任一项所述的移位寄存器的方法，包括：
由扫描模块基于来自第一时钟信号端的第一时钟信号和来自第二时钟信号端的第二时钟信号来生成用于控制栅极驱动信号中的行移位部分的第一信号；
由感测模块基于来自第一随机时钟信号端的第一随机时钟信号和来自第二随机时钟信号端的第二随机时钟信号来生成用于控制所述栅极驱动信号中的帧移位部分的第二信号；以及
由随机移位模块基于来自帧移位时钟信号端的帧移位时钟信号、来自第一时钟信号端的第一时钟信号、来自第一随机时钟信号端的第一随机时钟信号、来自输出使能端的输出使能信号、所述第一信号和所述第二信号来生成具有随机帧移位的栅极驱动信号。
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