CN110675803A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，可改善GOA单元内的电压的稳定性。一种移位寄存器单元，包括：电位控制子电路在上拉节点的高电平信号的控制下将第一电压信号端的高电平信号反馈至上拉节点以及将第二电压信号端的低电平信号传输至下拉节点，在上拉节点的低电平信号的控制下将第二电压信号端的低电平信号反馈至上拉节点以及将第一电压信号端的高电平信号传输至下拉节点；第一信号输入端控制信号输入子电路将第三电压信号端的信号传至上拉节点；上拉节点控制信号输出子电路将时钟信号端的信号传至信号输出端；下拉节点控制第一降噪子电路将第二电压信号端的信号传至信号输出端。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

随着对窄边框及低功耗的显示产品的要求越来越高，GOA(Gate Driver onArray，集成栅极驱动电路)使用越来越广泛，对GOA的性能要求也越来越高。然而，当GOA单元内的电压出现波动时，容易导致显示产品的显示效果下降。例如，对于TDDI(Touch andDisplay Driver Integration，触控与显示驱动器集成)产品，由于其GOA单元中的上拉节点的电位保持不住而发生漏电，导致显示出现横纹(如频率为120Hz)，并且，由于高温信赖性中TFT(Thin Film Transistor，薄膜晶体管)特性变化导致下拉节点的电位偏低而出现多输出等问题。

发明内容

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，可改善GOA单元内的电压的稳定性。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种移位寄存器单元，包括：信号输入子电路、信号输出子电路、第一降噪子电路以及电位控制子电路；所述电位控制子电路与上拉节点、第一电压信号端、第二电压信号端、以及下拉节点电连接；所述电位控制子电路被配置为在来自所述上拉节点的高电平信号的控制下，将来自所述第一电压信号端的高电平的第一电压信号反馈至所述上拉节点、以及将来自所述第二电压信号端的低电平的第二电压信号传输至所述下拉节点；并且，在来自所述上拉节点的低电平信号的控制下，将来自所述第二电压信号端的低电平的第二电压信号反馈至所述上拉节点、以及将来自所述第一电压信号端的高电平的第一电压信号传输至所述下拉节点；所述信号输入子电路与所述上拉节点、第一信号输入端、以及第三电压信号端电连接；所述信号输入子电路被配置为在来自所述第一信号输入端的第一信号的控制下，将来自所述第三电压信号端的第三电压信号传输至所述上拉节点；所述信号输出子电路与所述上拉节点、信号输出端、以及时钟信号端电连接；所述信号输出子电路被配置为在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述信号输出端；所述第一降噪子电路与所述下拉节点、所述信号输出端、以及所述第二电压信号端电连接；所述第一降噪子电路被配置为在来自所述下拉节点的信号的控制下，将来自所述第二电压信号端的第二电压信号传输至所述信号输出端。

在此基础上，可选的，所述移位寄存器单元还包括第二降噪子电路；所述第二降噪子电路与所述上拉节点、第二信号输入端、以及第四电压信号端电连接；所述第二降噪子电路被配置为在来自所述第二信号输入端的第二信号的控制下，将来自所述第四电压信号端的第四电压信号传输至所述上拉节点。

可选的，所述电位控制子电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；所述第一晶体管的栅极与所述上拉节点电连接，所述第一晶体管的第一极与所述第一电压信号端电连接，所述第一晶体管的第二极与所述下拉节点电连接；所述第二晶体管的栅极与所述下拉节点电连接，所述第二晶体管的第一极与所述第一电压信号端电连接，所述第二晶体管的第二极与所述上拉节点电连接；所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一极与所述第二电压信号端电连接，所述第三晶体管的第二极与所述下拉节点电连接；所述第四晶体管的栅极与所述下拉节点电连接，所述第四晶体管的第一极与所述第二电压信号端电连接，所述第四晶体管的第二极与所述上拉节点电连接；其中，所述第一晶体管和所述第二晶体管均为P型晶体管，所述第三晶体管和所述第四晶体管均为N型晶体管；或者，所述第一晶体管和所述第二晶体管均为N型晶体管，所述第三晶体管和所述第四晶体管均为P型晶体管。

可选的，所述信号输入子电路包括第五晶体管；所述第五晶体管的栅极与所述第一信号输入端电连接，所述第五晶体管的第一极与所述第三电压信号端电连接，所述第五晶体管的第二极与所述上拉节点电连接。

可选的，所述信号输出子电路包括第六晶体管和存储电容；所述第六晶体管的栅极与所述上拉节点电连接，所述第六晶体管的第一极与所述时钟信号端电连接，所述第六晶体管的第二极与所述信号输出端电连接；所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与所述信号输出端电连接。

可选的，所述第一降噪子电路包括第七晶体管；所述第七晶体管的栅极与所述下拉节点电连接，所述第七晶体管的第一极与所述第二电压信号端电连接，所述第七晶体管的第二极与所述信号输出端电连接。

可选的，所述第二降噪子电路包括第八晶体管；所述第八晶体管的栅极与所述第二信号输入端电连接，所述第八晶体管的第一极与所述第四电压信号端电连接，所述第八晶体管的第二极与所述上拉节点电连接。

第二方面，提供一种栅极驱动电路，包括多个级联的如上述的移位寄存器单元。

在此基础上，可选的，除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的信号输出端相连接；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的信号输出端相连接。

第三方面，提供一种显示装置，包括如上述的栅极驱动电路。

第四方面，提供一种如上述的移位寄存器单元的驱动方法，所述移位寄存器单元的驱动方法包括：在图像帧的输入阶段：信号输入子电路在来自第一信号输入端的第一信号的控制下，将来自第三电压信号端的高电平的第三电压信号传输至上拉节点；电位控制子电路在来自所述上拉节点的高电平的信号的控制下，将来自第二电压信号端的低电平的第二电压信号传输至下拉节点；同时，将来自第一电压信号端的高电平的第一电压信号反馈至所述上拉节点；在所述图像帧的输出阶段：信号输出子电路在来自所述上拉节点的信号的控制下，将来自时钟信号端的时钟信号传输至信号输出端；所述电位控制子电路在来自所述上拉节点的高电平的信号的控制下，将来自所述第二电压信号端的低电平的第二电压信号传输至所述下拉节点；同时，将来自所述第一电压信号端的高电平的第一电压信号反馈至所述上拉节点；在所述图像帧的复位阶段：第一降噪子电路在来自所述下拉节点的信号的控制下，将来自所述第二电压信号端的第二电压信号传输至所述信号输出端；所述电位控制子电路在来自所述上拉节点的低电平的信号的控制下，将来自所述第一电压信号端的高电平的第一电压信号传输至所述下拉节点；同时，将来自所述第二电压信号端的低电平的第二电压信号反馈至所述上拉节点。

综上所述，本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，包括：信号输入子电路、信号输出子电路、第一降噪子电路以及电位控制子电路。电位控制子电路与上拉节点、第一电压信号端、第二电压信号端、以及下拉节点电连接。信号输入子电路与上拉节点、第一信号输入端、以及第三电压信号端电连接。信号输出子电路与上拉节点、信号输出端、以及时钟信号端电连接。第一降噪子电路与下拉节点、信号输出端、以及第二电压信号端电连接。其中，电位控制子电路用于在来自上拉节点的高电平信号的控制下，将来自第一电压信号端的第一电压信号反馈至上拉节点、以及将来自第二电压信号端的低电平的第二电压信号传输至下拉节点。并且，在来自上拉节点的低电平信号的控制下，将来自第二电压信号端的低电平的第二电压信号反馈至上拉节点、以及将来自第一电压信号端的高电平的第一电压信号传输至下拉节点。信号输入子电路用于在来自第一信号输入端的第一信号的控制下，将来自第三电压信号端的第三电压信号传输至上拉节点。信号输出子电路用于在来自上拉节点的信号的控制下，将来自时钟信号端的时钟信号传输至信号输出端。第一降噪子电路用于在来自下拉节点的信号的控制下，将来自第二电压信号端的第二电压信号传输至信号输出端。因此，通过电位控制子电路可以在来自上拉节点的信号为高电平信号时，将上拉节点的电位保持为与第一电压信号的电位相同的高电位，下拉节点的电位保持为与第二电压信号的电位相同的低电位，在来自上拉节点的信号的为低电平信号时，将上拉节点的电位保持为与第二电压信号的电位相同的低电位，下拉节点的电位保持为与第一电压信号的电位相同的高电位，提高了上拉节点和下拉节点的电位的稳定性，从而避免因上拉节点或者下拉节点的电位不稳定而影响移位寄存器单元的输出的问题，提高了显示面板的显示效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种显示装置的结构示意图；

图2为本发明实施例提供的一种栅极驱动电路的结构示意图；

图3为本发明实施例提供的一种移位寄存器单元的结构示意图；

图4为图3中的移位寄存器单元的具体结构示意图；

图5为一种用于驱动如图4所示的移位寄存器单元的信号时序图；

图6为图4中的移位寄存器单元的一种驱动过程示意图；

图7为图4中的移位寄存器单元的另一种驱动过程示意图；

图8为图4中的移位寄存器单元的又一种驱动过程示意图；

图9为图4中的移位寄存器单元的又一种驱动过程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种显示装置，包括显示面板10。

如图1所示，该显示面板10包括显示区(active area，AA区)和周边区S，周边区S例如围绕AA区一圈设置。上述AA区包括多个亚像素P。

图1中以上述多个亚像素P呈阵列形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素，沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。亚像素P内设置有用于控制亚像素P进行显示的像素电路。该像素电路包括多个晶体管。

在此基础上，如图1所示，显示面板10还包括多根栅线(G1、G2……Gn)。可选的，同一行亚像素可以与一根栅线电连接。

基于此，在本发明的一些实施例中，如图1所示，上述的显示装置还包括设置于周边区S的栅极驱动电路20。

如图2所示，该栅极驱动电路20包括多个移位寄存器(SR1、SR2……SRn)。

每个移位寄存器的信号输出端Output与一根栅线连接，通过栅线向一行亚像素的每个亚像素中的至少一个晶体管的栅极提供栅极扫描信号。

在本发明的一些实施例中，移位寄存器单元包括与信号输出端Output电连接的信号输出子电路。

在此情况下，可选的，如图2所示，当多个移位寄存器依次级联时，除了第一级移位寄存器单元SR1以外，每一级移位寄存器单元的第一信号输入端IN1与其上一级移位寄存器单元的信号输出端Output相连接。除了最后一级移位寄存器单元SRn以外，每一级移位寄存器单元的第二信号输入端IN2与其下一级移位寄存器单元的信号输出端Output相连接。

需要说明的是，上述第一级移位寄存器单元SR1和最后一级移位寄存器单元SRn是相对的，根据栅极驱动电路20正向扫描和反向扫描而定。该栅极驱动电路20用于对栅线进行正向扫描时，根据栅线的扫描顺序，用于向第一根栅线提供扫描信号的移位寄存器单元，为第一级移位寄存器单元SR1；用于向最后一根栅线提供扫描信号的移位寄存器单元，为最后一级移位寄存器单元SRn。该栅极驱动电路20用于对栅线进行反向扫描时，根据栅线的扫描顺序，最后一根栅线先被输入扫描信号，因而，用于向最后一根栅线提供扫描信号的移位寄存器单元，为第一级移位寄存器单元SR1；用于向第一根栅线提供扫描信号的移位寄存器单元，为最后一级移位寄存器单元SRn。

在上述的基础上，可选的，如图2所示，第一级移位寄存器单元SR1的第一信号输入端IN1可以连接起始信号端STV，最后一级移位寄存器单元SRn的第二信号输入端IN2可以连接上述起始信号端STV。

其中，起始信号端STV用于输出起始信号，该栅极驱动电路20的第一级移位寄存器单元SR1在接收到上述起始信号后开始对栅线进行逐行扫描。

在此情况下，当起始信号端STV的起始信号输入第一级移位寄存器单元SR1的第一信号输入端IN1时，最后一级移位寄存器单元SRn的第二信号输入端IN2可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元SRn的进行复位。

此处，最后一级移位寄存器单元SRn的第二信号输入端IN2也可以单独设置初始化信号端，该初始化信号端可以向最后一级移位寄存器单元SRn的第二信号输入端IN2传输复位信号。

基于上述的描述，如图3所示，本发明实施例提供一种移位寄存器单元，包括：信号输入子电路21、信号输出子电路22、第一降噪子电路23以及电位控制子电路24。

电位控制子电路24与上拉节点PU、第一电压信号端VGH、第二电压信号端VGL、以及下拉节点PD电连接。

信号输入子电路21与上拉节点PU、第一信号输入端IN1、以及第三电压信号端VDD电连接。

信号输出子电路22与上拉节点PU、信号输出端Output、以及时钟信号端CLK电连接。

第一降噪子电路23与下拉节点PD、信号输出端Output、以及第二电压信号端VGL电连接。

其中，电位控制子电路24用于在来自上拉节点PU的高电平信号的控制下，将来自第一电压信号端VGH的第一电压信号反馈至上拉节点PU、以及将来自第二电压信号端的低电平的第二电压信号传输至下拉节点PD。并且，在来自上拉节点PU的低电平信号的控制下，将来自第二电压信号端的低电平的第二电压信号反馈至上拉节点PU、以及将来自第一电压信号端VGH的高电平的第一电压信号传输至下拉节点PD。

信号输入子电路21用于在来自第一信号输入端IN1的第一信号的控制下，将来自第三电压信号端VDD的第三电压信号传输至上拉节点PU。

信号输出子电路22用于在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至信号输出端Output。

第一降噪子电路23用于在来自下拉节点PD的信号的控制下，将来自第二电压信号端VGL的第二电压信号传输至信号输出端Output。

可以理解的是，在来自上拉节点PU的高电平信号的控制下，电位控制子电路24将来自第一电压信号端VGH的第一电压信号反馈至上拉节点PU、以及将来自第二电压信号端VGL的低电平的第二电压信号传输至下拉节点PD，使得上拉节点PU的电位可以保持为第一电压信号的电位，下拉节点PD的电位可以保持为第二电压信号的电位。在此基础上，可以避免因上拉节点PU或者下拉节点PD的电位不稳定而导致移位寄存器单元发生漏电，显示出现例如横纹等显示异常，从而提高显示面板的显示效果。

同样的，在来自上拉节点PU的低电平信号的控制下，电位控制子电路24将来自第二电压信号端的低电平的第二电压信号反馈至上拉节点PU、以及将来自第一电压信号端VGH的高电平的第一电压信号传输至下拉节点PD，使得上拉节点PU的电位可以保持为第二电压信号的电位，下拉节点PD的电位可以保持为第一电压信号的电位。在此基础上，可以避免因下拉节点PD的高电位保持不住，而导致显示产品在信赖性中易发生不良的问题，还可以避免因下拉节点PD的高电位保持不住影响上拉节点PU的低电位不稳定，导致移位寄存器单元出现多输出的问题，从而提高显示效果。

综上，本发明实施例提供一种移位寄存器单元，包括：信号输入子电路21、信号输出子电路22、第一降噪子电路23以及电位控制子电路24。电位控制子电路24与上拉节点PU、第一电压信号端VGH、第二电压信号端VGL、以及下拉节点PD电连接。信号输入子电路21与上拉节点PU、第一信号输入端IN1、以及第三电压信号端VDD电连接。信号输出子电路22与上拉节点PU、信号输出端Output、以及时钟信号端CLK电连接。第一降噪子电路23与下拉节点PD、信号输出端Output、以及第二电压信号端VGL电连接。其中，电位控制子电路24用于在来自上拉节点PU的高电平信号的控制下，将来自第一电压信号端VGH的第一电压信号反馈至上拉节点PU、以及将来自第二电压信号端的低电平的第二电压信号传输至下拉节点PD。并且，在来自上拉节点PU的低电平信号的控制下，将来自第二电压信号端的低电平的第二电压信号反馈至上拉节点PU、以及将来自第一电压信号端VGH的高电平的第一电压信号传输至下拉节点PD。信号输入子电路21用于在来自第一信号输入端IN1的第一信号的控制下，将来自第三电压信号端VDD的第三电压信号传输至上拉节点PU。信号输出子电路22用于在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至信号输出端Output。第一降噪子电路23用于在来自下拉节点PD的信号的控制下，将来自第二电压信号端VGL的第二电压信号传输至信号输出端Output。因此，通过电位控制子电路24可以在来自上拉节点PU的信号为高电平信号时，将上拉节点PU的电位保持为与第一电压信号的电位相同的高电位，下拉节点PD的电位保持为与第二电压信号的电位相同的低电位，在来自上拉节点PU的信号的为低电平信号时，将上拉节点PU的电位保持为与第二电压信号的电位相同的低电位，下拉节点PD的电位保持为与第一电压信号的电位相同的高电位，提高了上拉节点PU和下拉节点PD的电位的稳定性，从而避免因上拉节点PU或者下拉节点PD的电位不稳定而影响移位寄存器单元的输出的问题，提高了显示面板的显示效果。

在此基础上，在本发明的一些实施例中，如图3所示，移位寄存器单元还包括第二降噪子电路25。

第二降噪子电路25与上拉节点PU、第二信号输入端IN2、以及第四电压信号端VSS电连接。

第二降噪子电路25用于在来自第二信号输入端IN2的第二信号的控制下，将来自第四电压信号端VSS的第四电压信号传输至上拉节点PU。

可以理解的是，第二降噪子电路25可以在第二信号输入端IN2的控制下，将第四电压信号端VSS提供的低电平的第四电压信号传输至上拉节点PU，从而对上拉节点PU进行降噪，提高对移位寄存器单元的降噪效果。

需要说明的是，第三电压信号端VDD和第四电压信号端VSS可以输出交流信号，也可以输出直流信号，本领域技术人员可以根据实际情况进行设定。

具体地，在本发明的一些实施例中，如图4所示，电位控制子电路24包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。

第一晶体管M1的栅极与上拉节点PU电连接，第一晶体管M1的第一极与第一电压信号端VGH电连接，第一晶体管M1的第二极与下拉节点PD电连接。

第二晶体管M2的栅极与下拉节点PD电连接，第二晶体管M2的第一极与第一电压信号端IN1电连接，第二晶体管M2的第二极与上拉节点PU电连接。

第三晶体管M3的栅极与上拉节点PU电连接，第三晶体管M3的第一极与第二电压信号端VGL电连接，第三晶体管M3的第二极与下拉节点PD电连接。

第四晶体管M4的栅极与下拉节点PD电连接，第四晶体管M4的第一极与第二电压信号端VGL电连接，第四晶体管M4的第二极与上拉节点PU电连接。

其中，第一晶体管M1和第二晶体管M2均为P型晶体管，第三晶体管M3和第四晶体管M4均为N型晶体管。或者，第一晶体管M1和第二晶体管M2均为N型晶体管，第三晶体管M3和第四晶体管M4均为P型晶体管。在本发明的一些实施例中，如图4所示，信号输入子电路21包括第五晶体管M5。

第五晶体管M5的栅极与第一信号输入端IN1电连接，第五晶体管M5的第一极与第三电压信号端VDD电连接，第五晶体管M5的第二极与上拉节点PU电连接。

在本发明的一些实施例中，如图4所示，信号输出子电路22包括第六晶体管M6和存储电容C。

第六晶体管M6的栅极与上拉节点PU电连接，第六晶体管M6的第一极与时钟信号端CLK电连接，第六晶体管M6的第二极与信号输出端Output电连接。

存储电容C的第一极与上拉节点PU电连接，存储电容C的第二极与信号输出端Output电连接。

在本发明的一些实施例中，如图4所示，第一降噪子电路23包括第七晶体管M7。

第七晶体管M7的栅极与下拉节点PD电连接，第七晶体管M7的第一极与第二电压信号端VGL电连接，第七晶体管M7的第二极与信号输出端Output电连接。

在本发明的一些实施例中，如图4所示，第二降噪子电路25包括第八晶体管M8。

第八晶体管M8的栅极与第二信号输入端IN2电连接，第八晶体管M8的第一极与第四电压信号端VSS电连接，第八晶体管M8的第二极与上拉节点PU电连接。

需要说明的是，上述的晶体管除了第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4之外，第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8可以为N型晶体管，也可以为P型晶体管。并且，上述的可以为增强型晶体管，也可以为耗尽型晶体管；上述的N型晶体管可以采用非晶硅(a-Si)技术，也可以采用LTPS(Low TemperaturePoly-silicon，低温多晶硅)技术，上述的P型晶体管可以采用LTPS技术；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

此外，本发明以上述的第一晶体管M1和第二晶体管M2均为P型晶体管，第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8均为N型晶体管为例进行说明。

其中，本发明实施例是以第一电压信号端VGH和第三电压信号端VDD恒定输出高电平，第二电压信号端VGL和第四电压信号端VSS恒定输出低电平的情况进行说明。第一信号输入端IN1接收输入信号Input，第二信号输入端IN2接收复位信号Reset。其中“0”表示低电平，“1”表示高电平。

在此情况下，结合图5所示的信号时序图，对图4所示的移位寄存器单元在不同的阶段(P1～P5)的工作情况进行详细的举例说明。

需要说明的是，在一图像帧内，栅极驱动电路会从上至下或从下至上对栅线进行逐行扫描。以从上直下对栅线进行扫描为例，当对最后一行栅线扫描之后，栅极驱动电路需要从最后一行回到第一行，进入下一图像帧的扫描步骤。为了避免对显示造成影响，上述从最后一行回到第一行的这段时间，需要该栅极驱动电路中任意一个移位寄存器单元均无有效信号输出，这段时间为消隐时间(Blank)。即，在第一行栅线开始扫描之前，移位寄存器单元处于消隐阶段。

在图像帧的消隐阶段P1：Input＝0，Reset＝0，CLK＝0。

在此情况下，如图6所示，在第一信号输入端IN1输入的低电平的第一信号的控制下，第五晶体管M5截止。此时，上拉节点PU的电位为低电平。

由于来自上拉节点PU的信号为低电平信号，因此第一晶体管M1开启，将来自第一电压信号端VGH的高电平的第一电压信号传输至下拉节点PD，使得下拉节点PD的电位为高电平。并且，第四晶体管M4在来自下拉节点PD的高电平信号的控制下开启，将来自第二电压信号端VGL的低电平的第二电压信号反馈至上拉节点PU，使得上拉节点PU的电位可以保持在低电平。此时，第二晶体管M2和第三晶体管M3均截止。

在此情况下，由于在来自下拉节点PD的高电平信号的控制下，第七晶体管M7导通，将来自第二电压信号端VGL的低电平的第二电压信号传输至信号输出端Output，并且，第六晶体管M6在来自上拉节点PU的低电平信号的控制下，处于截止状态，因此，信号输出端Output的电位为低电平，即，信号输出端Output无有效信号输出，从而可以在上述消隐阶段内，可以对信号输出端Output持续进行降噪。从而可以有效避免噪声对显示效果造成的影响。

在图像帧的输入阶段P2：Input＝1，Reset＝0，CLK＝0。

在此情况下，如图7所示，由于来自第一信号输入端IN1的信号为高电平，因此，第五晶体管M5导通，从而将来自第三电压信号端VDD的高电平的第三电压信号传输至上拉节点PU，从而对上拉节点PU进行充电，使得该上拉节点PU的电位升高。

此时，存储电容C对传输至上拉节点PU的电压进行存储。并且，随着上拉节点PU的电位逐渐升高，使得第六晶体管M6在来自上拉节点PU的高电平信号的控制下导通，从而将时钟信号端CLK的低电平信号传输至信号输出端Output。

并且，在来自上拉节点PU的高电平信号的控制下，第三晶体管M3导通，第三晶体管M3将来自第二电压信号端VGL的低电平的第二电压信号传输至下拉节点PD，使得下拉节点PD的电位为低电平。此时，第二晶体管M2在电位为低电平的下拉节点PD的控制下导通，将来自第一电压信号端VGH的高电平的第一电压信号反馈至上拉节点PU，使得上拉节点PU的电位保持为高电平。在此情况下，实现了上拉节点PU从上一阶段的低电平变成本阶段的高电平的电平快速转换，以及下拉节点PD从上一阶段的高电平变成本阶段的低电平的电平快速转换。

此外，在来自上拉节点PU的高电平信号的控制下，第一晶体管M1截止，在来自下拉节点PD的低电平信号的控制下，第四晶体管M4和第七晶体管M7均截止，在来自第二信号输入端IN2的低电平信号的控制下，第八晶体管M8截止。

综上，在输入阶段P2，信号输出端Output输出低电平。

在图像帧的输出阶段P3：Input＝0，Reset＝0，CLK＝1。

在此情况下，如图8所示，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。电容C将输入阶段P1存储的高电平进行释放，以对上拉节点PU进行充电，从而使得第六晶体管M6保持开启状态。此时，时钟信号端CLK的高电平通过第六晶体管M6传输至信号输出端Output。

在此基础上，在第六晶体管M6自身的寄生电容的耦合作用下，上拉节点PU的电位会稍有升高，以维持第六晶体管M6仍处于导通的状态，从而使得时钟信号端CLK的高电平能够持续稳定的传输至信号输出端Output。

并且，在来自上拉节点PU的高电平信号的控制下，第三晶体管M3导通，第三晶体管M3将来自第二电压信号端VGL的低电平的第二电压信号传输至下拉节点PD，使得下拉节点PD的电位为低电平。第二晶体管M2在电位为低电平的下拉节点PD的控制下导通，将来自第一电压信号端VGH的高电平的第一电压信号反馈至上拉节点PU，使得上拉节点PU的电位保持为高电平。此时，上拉节点PU的高电平与第一电压信号的高电平一致，下拉节点PD的低电平与第二电压信号的低电平一致。

此外，在来自上拉节点PU的高电平信号的控制下，第一晶体管M1截止，在来自下拉节点PD的低电平信号的控制下，第四晶体管M4和第七晶体管M7均截止，在来自第二信号输入端IN2的低电平信号的控制下，第八晶体管M8截止。

综上，在输出阶段P3，信号输出端Output输出高电平。

在复位阶段P4：Input＝0，Reset＝1，CLK＝0。

在此情况下，如图9所示，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。在来自第二信号输入端IN2的高电平信号的控制下，第八晶体管M8导通，将来自第四电压信号端VSS的低电平的第四电压信号传输至上拉节点PU，使得上拉节点PU的电位为低电平，以对上拉节点PU进行复位。

在此基础上，在来自上拉节点PU的低电平信号的控制下，第一晶体管M1开启，将来自第一电压信号端VGH的高电平的第一电压信号传输至下拉节点PD，使得下拉节点PD的电位为高电平。在来自下拉节点PD的高电平信号的控制下，第四晶体管M4开启，将来自第二电压信号端VGL的低电平的第二电压信号反馈至上拉节点PU，使得上拉节点PU的电位保持在低电平。此时，上拉节点PU的低电平与第二电压信号的低电平一致，下拉节点PD的高电平与第一电压信号的高电平一致。

并且，在下拉节点PD的高电平信号的控制下，第七晶体管M7开启，将来自第二电压信号端VGL的低电平的第二电压信号传输至信号输出端Output，以对信号输出端Output进行复位。

此外，在来自上拉节点PU的低电平信号的控制下，第三晶体管M3和第六晶体管M6均截止，在来自下拉节点PD的高电平信号的控制下，第二晶体管M2截止。

综上，在复位阶段P4，信号输出端Output输出低电平。

在降噪阶段P5：Input＝0，Reset＝0。

在此情况下，参考图6，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。并且，在来自第二信号输入端IN2的低电平信号的控制下，第八晶体管M8均截止。

在此基础上，上拉节点PU的电位将保持上一时刻的低电平。

由于来自上拉节点PU的信号为低电平信号，因此第一晶体管M1开启，将来自第一电压信号端VGH的高电平的第一电压信号传输至下拉节点PD，使得下拉节点PD的电位为高电平。

并且，第四晶体管M4在来自下拉节点PD的高电平信号的控制下开启，将来自第二电压信号端VGL的低电平的第二电压信号反馈至上拉节点PU，使得上拉节点PU的电位可以保持在低电平，从而对上拉节点PU持续降噪。

此时，第二晶体管M2和第三晶体管M3均截止。

在此情况下，由于在来自下拉节点PD的高电平信号的控制下，第七晶体管M7导通，将来自第二电压信号端VGL的低电平的第二电压信号传输至信号输出端Output，并且，第六晶体管M6在来自上拉节点PU的低电平信号的控制下，处于截止状态，因此，信号输出端Output的电位为低电平，从而对信号输出端Output持续降噪。

综上，在降噪阶段P4，信号输出端Output输出低电平。

可以理解的是，图4中的电位控制子电路24中的第一晶体管M1和第二晶体管M2为P型晶体管，第三晶体管M3和第四晶体管M4为N型晶体管，可以看成两个反相器电路级联，其中，一个反相器电路为第一晶体管M1和第三晶体管M3组成，另一个反相器电路为第二晶体管M2和第四晶体管M4组成。

在此情况下，当上拉节点PU的高电平信号传输至由第一晶体管M1和第三晶体管M3组成的反相器，使得第一晶体管M1截止，第三晶体管M3开启，将第二电压信号端VGL的低电平信号传输至下拉节点PD和由第二晶体管M2和第四晶体管M4组成的反相器，使得第二晶体管M2开启，第四晶体管M4截止，将第一电压信号端VGH的高电平信号反馈至上拉节点PU，如此循环，可以使得上拉节点PU和下拉节点PD的电位可以保持稳定性。在此基础上，当上拉节点PU受到干扰使得其高电平的电位稍有下降，但仍可使第三晶体管M3开启时，电位控制子电路24可以将第一电压信号端VGH的高电平信号反馈至上拉节点PU，使得上拉节点PU的电位为高电平的第一电压信号的电位，从而使得上拉节点PU的电位保持稳定。

同样的，当上拉节点PU的低电平信号传输至由第一晶体管M1和第三晶体管M3组成的反相器，使得第一晶体管M1开启，第三晶体管M3截止，将第一电压信号端VGH的高电平信号传输至下拉节点PD和由第二晶体管M2和第四晶体管M4组成的反相器，使得第二晶体管M2截止，第四晶体管M4开启，将第二电压信号端VGL的低电平信号反馈至上拉节点PU，如此循环，可以使得上拉节点PU和下拉节点PD的电位可以保持稳定性。在此基础上，当上拉节点PU的低电平的电位稍有上升，但仍使得第一晶体管M1开启时，电位控制子电路24可以将第二电压信号端VGL的低电平信号反馈至上拉节点PU，使得上拉节点PU的电位为低电平的第二电压信号的电位，从而使得上拉节点PU的电位保持稳定。

因此，本发明中的移位寄存器单元，在上拉节点PU的信号为高电平信号的情况下，第三晶体管M3导通，将第二电压信号端VGL的低电平的第二电压信号传输至下拉节点PD，使得下拉节点PD的电位可以保持为与第二电压信号的电位相同的低电平，同时，第二晶体管M2在下拉节点PD的控制下导通，将第一电压信号端VGH的高电平的第一电压信号反馈至上拉节点PU，使得上拉节点PU的电位可以保持为与第一电压信号的电位相同的高电平。并且，在上拉节点PU的信号为低电平信号的情况下，第一晶体管M1导通，将第一电压信号端VGH的高电平的第一电压信号传输至下拉节点PD，使得下拉节点PD的电位保持为与第一电压信号的电位相同的高电平，同时，第四晶体管M4在下拉节点PD的控制下导通，将第二电压信号端VGL的低电平的第二电压信号反馈至上拉节点PU，使得上拉节点PU的电位保持为与第二电压信号的电位相同的低电平。

在此基础上，在上拉节点PU的电位为高电平的情况下，上拉节点PU一直保持为与第一电压信号的电位相同的高电平，下拉节点PD的电位一直保持为与第二电压信号的电位相同的低电平，在上拉节点PU的电位为低电平的情况下，上拉节点PU的电位一直保持为与第二电压信号的电位相同的低电平，下拉节点PD的电位一直保持为与第一电压信号的电位相同的高电平，提高了上拉节点PU和下拉节点PD的电位的稳定性，从而避免因上拉节点PU或者下拉节点PD的电位不稳定而影响移位寄存器单元的输出的问题，提高了显示面板的显示效果。

在上述的基础上，本发明实施例还提供一种移位寄存器单元的驱动方法，包括：

在如图5所示的图像帧的输入阶段P2：

信号输入子电路21在来自第一信号输入端IN1的第一信号的控制下，将来自第三电压信号端VDD的高电平的第三电压信号传输至上拉节点PU。

电位控制子电路24在来自上拉节点PU的高电平的信号的控制下，将来自第二电压信号端VGL的低电平的第二电压信号传输至下拉节点PD。同时，将来自第一电压信号端VGH的高电平的第一电压信号反馈至上拉节点PU。

在如图5所示的图像帧的输出阶段P3：

信号输出子电路22在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至信号输出端Output。

电位控制子电路24在来自上拉节点PU的高电平的信号的控制下，将来自第二电压信号端VGL的低电平的第二电压信号传输至下拉节点PD，同时，将来自第一电压信号端VGH的高电平的第一电压信号反馈至上拉节点PU。

在如图5所示的图像帧的复位阶段P3：

第一降噪子电路23在来自下拉节点PU的信号的控制下，将来自第二电压信号端VGL的第二电压信号传输至信号输出端Output。

电位控制子电路24在来自上拉节点PD的低电平的信号的控制下，将来自第一电压信号端VGH的高电平的第一电压信号传输至下拉节点PD，同时，将来自第二电压信号端VGL的低电平的第二电压信号反馈至上拉节点PU。

上述的移位寄存器单元的驱动方法具有与上述的移位寄存器单元相同的有益效果，因此不再赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种移位寄存器单元，其特征在于，包括：信号输入子电路、信号输出子电路、第一降噪子电路以及电位控制子电路；

所述电位控制子电路与上拉节点、第一电压信号端、第二电压信号端、以及下拉节点电连接；所述电位控制子电路被配置为在来自所述上拉节点的高电平信号的控制下，将来自所述第一电压信号端的高电平的第一电压信号反馈至所述上拉节点、以及将来自所述第二电压信号端的低电平的第二电压信号传输至所述下拉节点；并且，在来自所述上拉节点的低电平信号的控制下，将来自所述第二电压信号端的低电平的第二电压信号反馈至所述上拉节点、以及将来自所述第一电压信号端的高电平的第一电压信号传输至所述下拉节点；

所述信号输入子电路与所述上拉节点、第一信号输入端、以及第三电压信号端电连接；所述信号输入子电路被配置为在来自所述第一信号输入端的第一信号的控制下，将来自所述第三电压信号端的第三电压信号传输至所述上拉节点；

所述信号输出子电路与所述上拉节点、信号输出端、以及时钟信号端电连接；所述信号输出子电路被配置为在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述信号输出端；

所述第一降噪子电路与所述下拉节点、所述信号输出端、以及所述第二电压信号端电连接；所述第一降噪子电路被配置为在来自所述下拉节点的信号的控制下，将来自所述第二电压信号端的第二电压信号传输至所述信号输出端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二降噪子电路；

所述第二降噪子电路与所述上拉节点、第二信号输入端、以及第四电压信号端电连接；所述第二降噪子电路被配置为在来自所述第二信号输入端的第二信号的控制下，将来自所述第四电压信号端的第四电压信号传输至所述上拉节点。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述电位控制子电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；

所述第一晶体管的栅极与所述上拉节点电连接，所述第一晶体管的第一极与所述第一电压信号端电连接，所述第一晶体管的第二极与所述下拉节点电连接；

所述第二晶体管的栅极与所述下拉节点电连接，所述第二晶体管的第一极与所述第一电压信号端电连接，所述第二晶体管的第二极与所述上拉节点电连接；

所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一极与所述第二电压信号端电连接，所述第三晶体管的第二极与所述下拉节点电连接；

所述第四晶体管的栅极与所述下拉节点电连接，所述第四晶体管的第一极与所述第二电压信号端电连接，所述第四晶体管的第二极与所述上拉节点电连接；

其中，所述第一晶体管和所述第二晶体管均为P型晶体管，所述第三晶体管和所述第四晶体管均为N型晶体管；

或者，

所述第一晶体管和所述第二晶体管均为N型晶体管，所述第三晶体管和所述第四晶体管均为P型晶体管。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述信号输入子电路包括第五晶体管；

所述第五晶体管的栅极与所述第一信号输入端电连接，所述第五晶体管的第一极与所述第三电压信号端电连接，所述第五晶体管的第二极与所述上拉节点电连接；

和/或，

所述信号输出子电路包括第六晶体管和存储电容；所述第六晶体管的栅极与所述上拉节点电连接，所述第六晶体管的第一极与所述时钟信号端电连接，所述第六晶体管的第二极与所述信号输出端电连接；

所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与所述信号输出端电连接；

和/或，

所述第一降噪子电路包括第七晶体管；所述第七晶体管的栅极与所述下拉节点电连接，所述第七晶体管的第一极与所述第二电压信号端电连接，所述第七晶体管的第二极与所述信号输出端电连接。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二降噪子电路包括第八晶体管；

所述第八晶体管的栅极与所述第二信号输入端电连接，所述第八晶体管的第一极与所述第四电压信号端电连接，所述第八晶体管的第二极与所述上拉节点电连接。

6.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-5任一项所述的移位寄存器单元。

7.根据权利要求6所述的栅极驱动电路，其特征在于，除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的信号输出端相连接；

除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的信号输出端相连接。

8.一种显示装置，其特征在于，包括如权利要求6或7所述的栅极驱动电路。

9.一种如权利要求1-5任一项所述的移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元的驱动方法包括：

在图像帧的输入阶段：

信号输入子电路在来自第一信号输入端的第一信号的控制下，将来自第三电压信号端的高电平的第三电压信号传输至上拉节点；

电位控制子电路在来自所述上拉节点的高电平的信号的控制下，将来自第二电压信号端的低电平的第二电压信号传输至下拉节点；同时，将来自第一电压信号端的高电平的第一电压信号反馈至所述上拉节点；

在所述图像帧的输出阶段：

信号输出子电路在来自所述上拉节点的信号的控制下，将来自时钟信号端的时钟信号传输至信号输出端；

所述电位控制子电路在来自所述上拉节点的高电平的信号的控制下，将来自所述第二电压信号端的低电平的第二电压信号传输至所述下拉节点；同时，将来自所述第一电压信号端的高电平的第一电压信号反馈至所述上拉节点；

在所述图像帧的复位阶段：

第一降噪子电路在来自所述下拉节点的信号的控制下，将来自所述第二电压信号端的第二电压信号传输至所述信号输出端；

所述电位控制子电路在来自所述上拉节点的低电平的信号的控制下，将来自所述第一电压信号端的高电平的第一电压信号传输至所述下拉节点；同时，将来自所述第二电压信号端的低电平的第二电压信号反馈至所述上拉节点。

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