CN116805470A - 一种移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明提供了一种移位寄存器单元、栅极驱动电路及显示装置。移位寄存器单元包括输入模块、第一控制模块、第二控制模块、第一输出模块、第二输出模块、第一电容、第二电容和第三电容；其中，输入模块控制第一节点和第二节点的电位，第一控制模块控制第三节点的电位，第二控制模块控制第四节点的电位，第一电容，连接于所述第二节点和第二电压信号引线之间；第一节点和第二节点之间通过一开关管连接；第二电容，连接于第三节点和第二时钟信号引线之间；第三电容，连接于第四节点和第二电压信号引线之间。通过优化第一节点的输出波形，使移位寄存器单元的输出信号波形在高低电位转换时降低响应时间，及时关闭移位寄存器单元控制的像素电路。

Description

一种移位寄存器单元、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种一种移位寄存器单元、栅极驱动电路及显示装置。

背景技术

显示装置中不仅仅包括显示面板，还包括具有像素阵列的显示面板的显示进行控制的栅极驱动电路(也称行驱动电路)和源极驱动电路(也称为列驱动电路，SourceDriver)，显示面板采用逐行扫描的显示方式，其中栅极驱动电路用于产生扫描信号，使每一行像素依次导通，而源极驱动电路用于在一行像素导通时向其提供数据信号实现像素的显示。

栅极驱动电路中包括移位寄存器，该移位寄存器中包括多个级联的移位寄存器单元，其中每一级的移位寄存器单元通常主要由数个晶体管构成，通过向电路输入时钟信号以及输入信号(也就是起始脉冲信号)，在输出端输出电平信号。

图1示出了现有技术中的一种移位寄存器单元的示意图；图2示出了图1中的第一节点N1’在工作过程中的电压波形图，横坐标为时间，纵坐标为电压；图3示出了图1中移位寄存器单元的输出端输出的电压信号，横坐标为时间，纵坐标为电压。如图1所示，现有的移位寄存器单元包括晶体管T1’～T14’和电容C1’～C3’，其中形成节点N1’～N3’，信号VDD’、CKE2’、VEE’、CKE1’、STE’分别表示第二电压信号、第二时钟信号、第一电压信号、第一时钟信号、输入信号。根据图1至图3可得，在第一节点N1’的信号由高电平向低电平时，在第一电容C1’的作用下，会出现如图2的虚线框中出现的高低振荡的波形，而第一节点N1’出现的高低振荡会使输出端在输出高电平信号向低电平信号转变时，出现如图3中虚线框所示的台阶，台阶的出现可能导致移位寄存器输出信号仍为有效电平，使移位寄存器单元控制的像素电路不能及时关闭。

发明内容

针对现有技术中的问题，本发明的目的在于提供一种移位寄存器单元、栅极驱动电路及显示装置，优化移位寄存器单元输出信号的波形，降低输出信号高低电位转换时的响应时间，及时关闭移位寄存器单元控制的像素电路。

本发明实施例提供一种移位寄存器单元，包括：

输入模块，用于响应于第一时钟信号以将输入端的输入信号传输至第一节点和第二节点；

第一控制模块，用于响应于所述第一时钟信号，以将第一电压信号传输至第三节点；以及用于响应于所述输入端的信号，以将所述第一时钟信号传输至所述第三节点；

第二控制模块，用于响应于第二时钟信号，以将第一电压信号传输至第四节点；以及用于响应于所述第一节点的信号，以将第二电压信号传输至所述第四节点；

第一输出模块，用于响应于所述第四节点的信号，以将所述第二电压信号传输至输出端；

第二输出模块，用于响应于所述第一节点的信号，以将所述第一电压信号传输至所述输出端；

第一电容，连接于所述第二节点和第二电压信号引线之间；所述第一节点和所述第二节点之间通过一开关管连接；

第二电容，连接于所述第三节点和第二时钟信号引线之间；

第三电容，连接于所述第四节点和所述第二电压信号引线之间。

在一些实施例中，所述输入模块包括第一晶体管和第二晶体管，所述第一晶体管的控制端与第一时钟信号引线连接，所述第一晶体管的第一端与所述输入端连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接；

所述第二晶体管的控制端与第一电压信号引线连接，所述第二晶体管的第二端与所述第一节点连接。

在一些实施例中，所述输入模块还包括第三晶体管和第四晶体管，所述第三晶体管的控制端与所述第二时钟信号引线连接，所述第三晶体管的第一端与所述第二电压信号引线连接，所述第三晶体管的第二端与所述第四晶体管的第一端连接；

所述第四晶体管的控制端与所述第三节点连接，所述第四晶体管的第二端与所述第二晶体管的第一端连接。

在一些实施例中，所述输入模块还包括第五晶体管和第六晶体管，所述开关管为所述第六晶体管，所述第五晶体管的控制端与所述第一时钟信号引线连接，所述第五晶体管的第一端与所述输入端连接，所述第五晶体管的第二端与所述第二节点连接；

所述第六晶体管的控制端与所述第二节点连接，所述第六晶体管的第一端与所述第二节点连接，所述第六晶体管的第二端与所述第一节点连接。

在一些实施例中，所述输入模块还包括第七晶体管，所述第七晶体管的控制端与所述第一电压信号引线连接，所述第七晶体管的第一端与所述第五晶体管的第二端连接，所述第七晶体管的第二端与所述第二节点连接。

在一些实施例中，所述输入模块还包括第八晶体管，所述第八晶体管的控制端与所述第三节点连接，所述第八晶体管的第一端与所述第二电压信号引线连接，所述第八晶体管的第二端与所述第一电容的第一端连接。

在一些实施例中，所述输入模块还包括第九晶体管，所述第九晶体管的控制端与所述第二节点连接，所述第九晶体管的第一端与所述第二时钟信号引线连接，所述第九晶体管的第二端与所述第一电容的第一端连接。

在一些实施例中，所述第一控制模块包括第十晶体管，所述第十晶体管的控制端与所述第一时钟信号引线连接，所述第十晶体管的第一端与所述第一电压信号引线连接，所述第十晶体管的第二端与所述第三节点连接。

在一些实施例中，所述第一控制模块还包括第十一晶体管，所述第十一晶体管的控制端与所述输入端连接，所述第十一晶体管的第一端与所述第一时钟信号引线连接，所述第十一晶体管的第二端与所述第三节点连接。

在一些实施例中，所述第一控制模块还包括第十二晶体管，所述第十二晶体管的控制端与所述第一电压信号引线连接，所述第十二晶体管的第一端与所述第三节点连接，所述第十二晶体管的第二端与所述第二电容的第二端连接。

在一些实施例中，所述第二控制模块包括第十三晶体管和第十四晶体管，所述第十三晶体管的控制端与所述第二电容的第一端且与所述第二时钟信号引线连接，所述第十三晶体管的第一端与所述第一电压信号引线连接，所述第十三晶体管的第二端与所述第十四晶体管的第一端连接；所述第十四晶体管的控制端与所述第二电容的第二端连接，所述第十四晶体管的第二端与所述第四节点连接。

在一些实施例中，所述第二控制模块还包括第十五晶体管，所述第十五晶体管的控制端与所述第一节点连接，所述第十五晶体管的第一端与所述第二电压信号引线连接，所述第十五晶体管的第二端与所述第四节点连接。

在一些实施例中，所述第一输出模块包括第十六晶体管，所述第十六晶体管的控制端与所述第四节点连接，所述第十六晶体管的第一端与所述第二电压信号引线连接，所述第十六晶体管的第二端与所述输出端连接；

所述第二输出模块包括第十七晶体管，所述第十七晶体管的控制端与所述第一节点连接，所述第十七晶体管的第一端与第一电压信号引线连接，所述第十七晶体管的第二端与所述输出端连接。

本发明实施例还提供了一种栅极驱动电路，包括如上所述的移位寄存器单元。

本发明实施例还提供了一种显示装置，包括如上所述的栅极驱动电路。

本发明所提供的一种移位寄存器单元、栅极驱动电路及显示装置具有如下优点：

移位寄存器单元包括输入模块、第一控制模块、第二控制模块、第一输出模块、第二输出模块、第一电容、第二电容和第三电容；其中，输入模块控制第一节点和第二节点的电位，第一控制模块控制第三节点的电位，第二控制模块控制第四节点的电位，第一电容，连接于所述第二节点和第二电压信号引线之间；第一节点和第二节点之间通过一开关管连接；第二电容，连接于第三节点和第二时钟信号引线之间；第三电容，连接于第四节点和第二电压信号引线之间。通过优化第一节点的输出波形，使移位寄存器单元的输出信号波形在高低电位转换时降低响应时间，及时关闭移位寄存器单元控制的像素电路。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1是现有技术中的一种移位寄存器单元的示意图；

图2是图1中的移位寄存器单元的第一节点N1’的电压波形图；

图3是图1中的移位寄存器单元的输出端输出的电压波形图；

图4是本发明一实施例提供的移位寄存器单元的示意图；

图5是本发明一实施例提供的移位寄存器单元的时序图；

图6至图11是本发明一实施例的移位寄存器单元在第一步Step1至第六步Step工作时其内部的电路通断示意图；

图12是本发明一实施例的移位寄存器单元的第一节点N1的电压输出波形图；

图13是本发明一实施例的移位寄存器单元的输出端输出的电压波形图；

图14是本发明一实施例的栅极驱动电路的示意图；

图15是本发明一实施例的栅极驱动电路输出的波形图；

图16是本发明另一实施例的移位寄存器单元的示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。说明书中的“或”、“或者”均可能表示“和”或者“或”。

在本申请的表示中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的表示意指结合该实施例或示例表示的具体特征、结构、材料或者特点包括于本申请的至少一个实施例或示例中。而且，表示的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本申请中表示的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于表示目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的表示中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的器件。按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以P型晶体管进行说明的。本发明实施例中的控制端为源极，第一端为源极，第二端为漏极，当P型晶体管的栅极输入低电平时，源漏极导通。在此处需要说明的是，本发明实施例中以所有晶体管为采用P型晶体管为例，则工作电平是指P型晶体管开启工作的有效电平，即低电平，非工作电平则指高电平。

为解决现有技术的问题，本发明提供了一种移位寄存器单元，如图4所示，所述移位寄存器单元包括：

输入模块，用于响应于第一时钟信号CKE1以将输入端的输入信号STE传输至第一节点N1和第二节点N2；

第一控制模块，用于响应于所述第一时钟信号CKE1，以将第一电压信号VEE传输至第三节点N3；以及用于响应于所述输入端的信号，以将所述第一时钟信号CKE1传输至所述第三节点N3；

第二控制模块，用于响应于第二时钟信号CKE2，以将第一电压信号VEE传输至第四节点N4；以及用于响应于所述第一节点N1的信号，以将第二电压信号VDD传输至所述第四节点N4；

第一输出模块，用于响应于所述第四节点N4的信号，以将所述第二电压信号VDD传输至输出端；

第二输出模块，用于响应于所述第一节点N1的信号，以将所述第一电压信号VEE传输至所述输出端；

第一电容C1，连接于所述第二节点N2和第二电压信号引线之间；所述第一节点N1和所述第二节点N2之间通过一开关管连接；

第二电容C2，连接于所述第三节点N3和第二时钟信号引线之间；

第三电容C3，连接于所述第四节点N4和所述第二电压信号引线之间。

请继续参阅图4，具体地，所述输入模块包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1的控制端与第一时钟信号引线连接，所述第一晶体管T1的第一端与所述输入端连接，所述第一晶体管T1的第二端与所述第二晶体管T2的第一端连接；

所述第二晶体管T2的控制端与第一电压信号引线连接，所述第二晶体管T2的第二端与所述第一节点N1连接。

所述输入模块还包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3的控制端与所述第二时钟信号引线连接，所述第三晶体管T3的第一端与所述第二电压信号引线连接，所述第三晶体管T3的第二端与所述第四晶体管T4的第一端连接；所述第四晶体管T4的控制端与所述第三节点N3连接，所述第四晶体管T4的第二端与所述第二晶体管T2的第一端连接。

所述输入模块还包括第五晶体管T5和第六晶体管T6，所述开关管为所述第六晶体管T6，所述第五晶体管T5的控制端与所述第一时钟信号引线连接，所述第五晶体管T5的第一端与所述输入端连接，所述第五晶体管T5的第二端与所述第二节点N2连接；所述第六晶体管T6的控制端与所述第二节点N2连接，所述第六晶体管T6的第一端与所述第二节点N2连接，所述第六晶体管T6的第二端与所述第一节点N1连接。

所述输入模块还包括第七晶体管T7，所述第七晶体管T7的控制端与所述第一电压信号引线连接，所述第七晶体管T7的第一端与所述第五晶体管T5的第二端连接，所述第七晶体管T7的第二端与所述第二节点N2连接。

所述输入模块还包括第八晶体管T8，所述第八晶体管T8的控制端与所述第三节点N3连接，所述第八晶体管T8的第一端与所述第二电压信号引线连接，所述第八晶体管T8的第二端与所述第一电容的第一端连接。

所述输入模块还包括第九晶体管T9，所述第九晶体管T9的控制端与所述第二节点N2连接，所述第九晶体管T9的第一端与所述第二时钟信号引线连接，所述第九晶体管T9的第二端与所述第一电容的第一端连接。

所述第一控制模块包括第十晶体管T10，所述第十晶体管T10的控制端与所述第一时钟信号引线连接，所述第十晶体管T10的第一端与所述第一电压信号引线连接，所述第十晶体管T10的第二端与所述第三节点N3连接。

所述第一控制模块还包括第十一晶体管，所述第十一晶体管T11的控制端与所述输入端连接，所述第十一晶体管T11的第一端与所述第一时钟信号引线连接，所述第十一晶体管T11的第二端与所述第三节点N3连接。

所述第一控制模块还包括第十二晶体管T12，所述第十二晶体管T12的控制端与所述第一电压信号引线连接，所述第十二晶体管T12的第一端与所述第三节点N3连接，所述第十二晶体管T12的第二端与所述第二电容的第二端连接。

所述第二控制模块包括第十三晶体管T13和第十四晶体管T14，所述第十三晶体管T13的控制端与所述第二电容的第一端且与所述第二时钟信号引线连接，所述第十三晶体管T13的第一端与所述第一电压信号引线连接，所述第十三晶体管T13的第二端与所述第十四晶体管T14的第一端连接；所述第十四晶体管T14的控制端与所述第二电容的第二端连接，所述第十四晶体管T14的第二端与所述第四节点连接。

所述第二控制模块还包括第十五晶体管T15，所述第十五晶体管T15的控制端与所述第一节点N1连接，所述第十五晶体管T15的第一端与所述第二电压信号引线连接，所述第十五晶体管T15的第二端与所述第四节点连接。

所述第一输出模块包括第十六晶体管T16，所述第十六晶体管T16的控制端与所述第四节点连接，所述第十六晶体管T16的第一端与所述第二电压信号引线连接，所述第十六晶体管T16的第二端与所述输出端连接；

所述第二输出模块包括第十七晶体管T17，所述第十七晶体管T17的控制端与所述第一节点N1连接，所述第十七晶体管T17的第一端与第一电压信号引线连接，所述第十七晶体管T17的第二端与所述输出端连接。

图5示出了本发明一实施例提供的移位寄存器单元的时序图。结合图4对本发明实施例提供的移位寄存器单元的工作原理进行解释说明。需要说明的是，为方便理解，附图中高电平信号用“H”表示，低电平用“L”表示。

图6示出了在第一步Step1工作时移位寄存器单元内电路控制通断的示意图。如图6所示，在Step1工作期间，输入信号STE为高电平，第一时钟信号CKE1为低电平，第二时钟信号CKE2为高电平，第一电压信号VEE为持续低电平信号，第二电压信号VDD为持续高电平信号。在输入信号STE为高电平作用下，第十一晶体管T11关闭；在第一时钟信号CKE1为低电平作用下，第一晶体管T1、第五晶体管T5及第十晶体管T10导通；在第一电压信号VEE的低电平作用下，第二晶体管T2、第七晶体管T7及第十二晶体管T12为持续导通，下述各阶段对第二晶体管T2、第七晶体管T7及第十二晶体管T12的导通原因不再进行说明。输入信号STE通过第一晶体管T1和第二晶体管T2传输至第一节点N1，第一节点N1此时为高电平，在第一节点N1为高电平作用下，第十五晶体管T15及第十七晶体管T17关闭。输入信号STE通过第五晶体管T5及第七晶体管T7传输至第二节点N2，此时第二节点N2为高电平；在第二节点N2的高电平作用下，第六晶体管T6及第九晶体管T9关闭。第一电压信号VEE通过第十晶体管T10传输至第三节点N3，且通过第十二晶体管T12传输至第二电容C2的第二端，此时第二电容C2的第二端为低电平信号。在第三节点N3为低电平作用下，第四晶体管T4、第八晶体管T8及第十四晶体管T14导通；第二电压信号VDD通过第八晶体管T8传输至第一电容C1的第一端。在第二时钟信号CKE2为高电平作用下，第三晶体管T3及第十三晶体管T13关闭，第二时钟信号CKE2传输至第二电容C2的第一端，此时第二电容C2进行充电，第二电容C2的第一端为高电平，第二电容C2的第二端为低电平。第四节点N4此时无新电平信号传输，第四节点N4的电位保持与前一时刻相同的高电平信号，第十六晶体管T16保持为关闭状态。因此，在Step1工作期间，第十六晶体管T16和第十七晶体管T17关闭，移位寄存器单元的输出端输出保持前一刻输出的低电平信号。

图7示出了在第一步Step2工作时移位寄存器单元内电路控制通断的示意图。如图7所示，在Step2工作期间，输入信号STE为高电平，第一时钟信号CKE1为高电平，第二时钟信号CKE2为低电平，第一电压信号VEE为持续低电平信号，第二电压信号VDD为持续高电平信号，则第一晶体管T1、第五晶体管T5、第十晶体管T10及第十一晶体管T11关闭，第三晶体管T3及第十三晶体管T13导通。在第二电容C2作用下，第十四晶体管T14导通，第三节点N3的信号为低电平，则第四晶体管及第八晶体管T8导通。第二电压信号VDD通过第八晶体管T8传输至第一电容C1的第一端，第二电压信号VDD通过第三晶体管T3、第四晶体管T4及第二晶体管T2传输至第一节点N1，第一节点N1的信号为高电平VDD，则第十五晶体管T15、第十七晶体管T17关闭。第一电压信号VEE通过第十三晶体管T13、第十四晶体管T14传输至第四节点N4，第四节点N4的电位为低电平的VEE，且第三电容C3进行充电。在第四节点N4的低电平信号作用下，第十六晶体管T16导通，第二电压信号VDD通过第十六晶体管T16传输至输出端，输出信号Eout为高电平的VDD。因此，在Step2工作期间，移位寄存器单元的输出端输出高电平的第二电压信号VDD。

图8示出了在第三步Step3工作时移位寄存器单元内电路控制通断的示意图。如图8所示，在Step3工作期间，输入信号STE为高电平，第一时钟信号CKE1为低电平，第二时钟信号CKE2为高电平，则第一晶体管、第五晶体管T5、第十晶体管T10导通，第十一晶体管T11、第十三晶体管T13关闭。输入信号STE通过第一晶体管T1和第二晶体管T2向第一节点N1传输，此时第一节点N1的信号为高电平，第十五晶体管T15、第十七晶体管T17关闭。输入信号STE通过第五晶体管T5及第七晶体管T7向第二节点N2传输，此时第二节点N2的信号为高电平，则第六晶体管T6及第九晶体管T9关闭。第一电压信号VEE通过第十晶体管T10及第十二晶体管T12传输至第二电容C2的第二端，且第二电容C2进行充电，第三节点N3的信号为低电位，进而第四晶体管T4和第八晶体管T8导通。第二电压信号VDD通过第八晶体管T8传输至第一电容C1的第一端。在第三电容C3作用下，第四节点N4依然为低电平，则第十六晶体管T16导通，第二电压信号VDD通过第十六晶体管T16传输至输出端，此时输出端输出高电平信号VDD。

图9示出了在第四步Step4工作时移位寄存器单元内电路控制通断的示意图。如图9所示，在Step4工作期间，输入信号STE为高电平，第一时钟信号CKE1为高电平，第二时钟信号CKE2为低电平。在第四步Step4与第二步Step2工作原理相同，移位寄存器单元内电路通断情况一致，此处不再赘述。因此，在Step4工作期间，第十六晶体管T16导通，移位寄存器单元的输出端输出高电平的第二电压信号VDD。

图10示出了在第五步Step5工作时移位寄存器单元内电路控制通断的示意图。如图10所示，在Step5工作期间，输入信号STE为低电平，第一时钟信号CKE1为低电平，第二时钟信号CKE2为高电平，则第一晶体管T1、第五晶体管T5、第七晶体管T7、第十晶体管T10、第十一晶体管T11导通，第三晶体管T3、第十三晶体管T13关闭。输入信号STE通过第一晶体管T1和第二晶体管T2传输至第一节点N1，第一节点N1此时为低电平。在第一节点N1为低电平作用下，第十五晶体管T15及第十七晶体管T17导通。第二电压信号VDD通过第十五晶体管T15传输至第四节点N4，在第四节点N4为高电平信号VDD作用下，第十六晶体管T16关闭。输入信号STE通过第五晶体管T5、第七晶体管T7传输至第二节点N2，第二节点N2为低电平信号，且第六晶体管T6、第九晶体管T9在第二节点N2作用下导通，此时第二节点N2通过第六晶体管T6可向第一节点N1传输信号，第二时钟信号CKE2通过第九晶体管T9向第一电容C1的第一端传输。第一电压信号VEE通过第十晶体管T10、第十二晶体管T12传输至第二电容C2的第二端，第二电容C2的第二端与第三节点N3连接，此时第三节点N3为低电平，在第三节点N3为低电平作用下，第四晶体管T4、第八晶体管T8导通，第二电压信号VDD通过第八晶体管T8向第一电容C1的第一端传输。第二电容C2在第二时钟信号引线和第三节点N3作用下进行充电；第一电容C1在第二节点N2及第二时钟信号CKE2、第二电压信号VDD作用下，第一电容C1进行充电。在第五步Step工作下，第一电压信号VEE通过第十七晶体管T17传输至输出端，输出端的信号Eout输出为低电平信号VEE。第一节点N1通过第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6及第七晶体管T7导通，且由Step4工作步骤的高电平转变为Step5工作步骤的低电平；在第一节点N1的低电平作用下，使第十七晶体管T17导通，输出信号Eout由Step4时的高电平转为Step5时的低电平，因第十七晶体管T17与第一节点N1存在寄生电容，当输出信号Eout由高电平转为低电平，通过电容的耦合效应，使第一节点N1电位耦合至更低电平，约(Vgh-Vgl)，此时Vgs _T17＜＜Vth _T17，Vds _T17接近0V，输出信号Eout输出VEE低电平，解决现有技术中此处输出台阶问题。

图11示出了在第六步Step6工作时移位寄存器单元的工作等效图。此时刻下，第一时钟信号CKE1为高电平信号，第二时钟信号CKE2为低电平信号，输入信号STE为低电平信号，则第一晶体管T1、第五晶体管T5、第十晶体管T10关闭，第十一晶体管T11、第十三晶体管T13导通。此时刻下，第一时钟信号CKE1通过第十一晶体管T11传输至第三节点N3，通过第十二晶体管T12传输至第二电容C2的第二端，此时第三节点N3的信号为高电平信号，则第四晶体管T4、第八晶体管T8及第十四晶体管T14关闭。在第二时钟信号CKE2和第三节点N3作用下，第二电容C2进行充电。在第一电容C1的作用下，第二节点N2的信号为低电平，第九晶体管T9、第六晶体管T6导通，第二时钟信号CKE2通过第九晶体管T9传输至第一电容C1的第一端，在电容耦合作用下，第二节点N2的电位会进一步降低，且第二节点N2电位通过第六晶体管T6传输至第一节点N1，且第十七晶体管T17导通。因此，在第六步Step，第一电压信号VEE通过第十七晶体管T17传输至输出端，输出端的信号Eout输出为低电平信号VEE。在第一电容C1作用下，第二节点N2的电位进行下拉，第六晶体管T6导通会使第一节点N1与第二节点N2进行电位平衡，在第二节点N2作用下，第一节点N1的电位会进行进一步下拉，且随时间不断下降，电位逐步进行下降。

移位寄存器单元在之后的工作步骤重复第五步Step5和第六步Step6，此处不再赘述，直至输入信号STE出现高电位，重新进入下一轮进行Step1工作步骤。

为进一步探究本发明实施例提供的移位寄存器单元取得的技术效果，利用仿真实验测试第一节点N1在工作时的电压波形图。图12示出了第一节点N1在工作时的电压波形图。如图12所示，在移位寄存器单元输出由高电平信号向低电平信号转换时(图12中所示的虚线框)，无明显高低振荡波形出现，为持续低电位波形。

进一步地，图13示出了本发明实施例提供的移位寄存器单元的输出端输出的电压波形图。如图13所示，输出信号在进行高电位向低电位转换时，无明显台阶出现。因此，本发明提供的移位寄存器单元可降低高低电位转换的响应时间，及时关闭移位寄存器单元控制的像素电路，使像素电路控制的像素单元充放电均匀。

具体地，图14中以4个级联的移位寄存器单元为例，第一级移位寄存器单元SR1的输入端in的输入信号STE为起始脉冲信号；第一级移位寄存器单元SR1的输出端out的输出信号Eout1作为第二级移位寄存器单元SR2的输入信号，第一级移位寄存器单元SR1的输出端out与第二级移位寄存器单元SR2的输入端in连接；第二级移位寄存器单元SR2的输出信号Eout2作为第三级移位寄存器单元SR3的输入信号，第二级移位寄存器单元SR2的输出端out与第三级移位寄存器单元SR3的输入端in连接；第三级移位寄存器单元SR3的输出信号Eout3作为第四级移位寄存器单元SR4的输入信号，第三级移位寄存器单元SR3的输出端out与第四级移位寄存器单元SR4的输入端in连接…以此重复，形成栅极驱动电路。

如图14所示，所述栅极驱动电路中还包括一时钟信号发生单元(图中未示出)，所述时钟信号发生单元用于生成第一时钟信号CKE1和第二时钟信号CKE2。具体地，所述第一级移位寄存器单元SR1中的第一时钟信号CKE1和第二时钟信号CKE2分别为时钟信号发生单元生成的第一时钟信号CKE1和第二时钟信号CKE2；第二级移位寄存器单元SR2中的第一时钟信号CKE1和第二时钟信号CKE2分别为时钟信号单元生成的第二时钟信号CKE2和第一时钟信号CKE1；第三级移位寄存器单元SR3中的第一时钟信号CKE1和第二时钟信号CKE2分别为时钟信号单元生成的第一时钟信号CKE1和第二时钟信号CKE2；第四级移位寄存器单元SR4中的第一时钟信号CKE1和第二时钟信号CKE2分别为时钟信号单元生成的第二时钟信号CKE1和第一时钟信号CKE2；以此类推，第n级移位寄存器单元SRn中的第一时钟信号CKE1与第二时钟信号CKE2分别为时钟信号单元生成的第一时钟信号CKE1和第二时钟信号CKE2；第(n+1)级移位寄存器单元中SRn+1的第一时钟信号CKE1和第二时钟信号CKE2分别为时钟信号发生单元生成的第二时钟信号CKE2以及第一时钟信号CKE1。

图15示出了图14所示的栅极驱动电路中的四级移位寄存器单元的输出信号波形图，如图15所示，四级移位寄存器单元的电压波形输出正常且有效输出，在进行高低电位转换时无明显台阶出现，降低了高低电位转换响应时间，使移位寄存器单元控制的像素电路可及时关闭，提高像素电路控制的像素单元充放电的均匀性。

本发明实施例还提供了一种显示装置，包括如上所述的栅极驱动电路，并以此移位寄存器单元中输出的信号逐行开启显示装置中的栅极扫描线，即各移位寄存器单元的输出信号端输出的信号即为各行像素单元的栅极扫描线信号。进一步地，该显示装置还包括源极驱动电路，用于在栅极扫描线打开时向相应的像素单元提供数据电压。

如图16所示，本发明另一实施例提供的一种移位寄存器单元。与图4所示的移位寄存单元相比，图16中的移位寄存器单元取消了晶体管T3和第四晶体管T4，但可实现与图4实施例中的移位寄存器单元相同的技术效果，但由于移位寄存器单元中晶体管数量的减少，缩小了电路布图面积，进而可减小显示屏体边框的大小，实现显示装置的窄边框效果。

本发明所提供的一种移位寄存器单元、栅极驱动电路及显示装置具有如下优点：

通过优化第一节点的输出波形，使移位寄存器单元的输出信号波形在高低电位转换时降低响应时间，及时关闭移位寄存器单元控制的像素电路。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (15)

1.一种移位寄存器单元，其特征在于，包括：

输入模块，用于响应于第一时钟信号以将输入端的输入信号传输至第一节点和第二节点；

第一控制模块，用于响应于所述第一时钟信号，以将第一电压信号传输至第三节点；以及用于响应于所述输入端的信号，以将所述第一时钟信号传输至所述第三节点；

第二控制模块，用于响应于第二时钟信号，以将第一电压信号传输至第四节点；以及用于响应于所述第一节点的信号，以将第二电压信号传输至所述第四节点；

第一输出模块，用于响应于所述第四节点的信号，以将所述第二电压信号传输至输出端；

第二输出模块，用于响应于所述第一节点的信号，以将所述第一电压信号传输至所述输出端；

第一电容，连接于所述第二节点和第二电压信号引线之间；所述第一节点和所述第二节点之间通过一开关管连接；

第二电容，连接于所述第三节点和第二时钟信号引线之间；

第三电容，连接于所述第四节点和所述第二电压信号引线之间。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一晶体管和第二晶体管，所述第一晶体管的控制端与第一时钟信号引线连接，所述第一晶体管的第一端与所述输入端连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接；

所述第二晶体管的控制端与第一电压信号引线连接，所述第二晶体管的第二端与所述第一节点连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输入模块还包括第三晶体管和第四晶体管，所述第三晶体管的控制端与所述第二时钟信号引线连接，所述第三晶体管的第一端与所述第二电压信号引线连接，所述第三晶体管的第二端与所述第四晶体管的第一端连接；

所述第四晶体管的控制端与所述第三节点连接，所述第四晶体管的第二端与所述第二晶体管的第一端连接。

4.根据权利要求2所述的移位寄存器单元，其特征在于，所述输入模块还包括第五晶体管和第六晶体管，所述开关管为所述第六晶体管，所述第五晶体管的控制端与所述第一时钟信号引线连接，所述第五晶体管的第一端与所述输入端连接，所述第五晶体管的第二端与所述第二节点连接；

所述第六晶体管的控制端与所述第二节点连接，所述第六晶体管的第一端与所述第二节点连接，所述第六晶体管的第二端与所述第一节点连接。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述输入模块还包括第七晶体管，所述第七晶体管的控制端与所述第一电压信号引线连接，所述第七晶体管的第一端与所述第五晶体管的第二端连接，所述第七晶体管的第二端与所述第二节点连接。

6.根据权利要求4所述的移位寄存器单元，其特征在于，所述输入模块还包括第八晶体管，所述第八晶体管的控制端与所述第三节点连接，所述第八晶体管的第一端与所述第二电压信号引线连接，所述第八晶体管的第二端与所述第一电容的第一端连接。

7.根据权利要求6所述的移位寄存器单元，其特征在于，所述输入模块还包括第九晶体管，所述第九晶体管的控制端与所述第二节点连接，所述第九晶体管的第一端与所述第二时钟信号引线连接，所述第九晶体管的第二端与所述第一电容的第一端连接。

8.根据权利要求6所述的移位寄存器单元，其特征在于，所述第一控制模块包括第十晶体管，所述第十晶体管的控制端与所述第一时钟信号引线连接，所述第十晶体管的第一端与所述第一电压信号引线连接，所述第十晶体管的第二端与所述第三节点连接。

9.根据权利要求8所述的移位寄存器单元，其特征在于，所述第一控制模块还包括第十一晶体管，所述第十一晶体管的控制端与所述输入端连接，所述第十一晶体管的第一端与所述第一时钟信号引线连接，所述第十一晶体管的第二端与所述第三节点连接。

10.根据权利要求9所述的移位寄存器单元，其特征在于，所述第一控制模块还包括第十二晶体管，所述第十二晶体管的控制端与所述第一电压信号引线连接，所述第十二晶体管的第一端与所述第三节点连接，所述第十二晶体管的第二端与所述第二电容的第二端连接。

11.根据权利要求9所述的移位寄存器单元，其特征在于，所述第二控制模块包括第十三晶体管和第十四晶体管，所述第十三晶体管的控制端与所述第二电容的第一端且与所述第二时钟信号引线连接，所述第十三晶体管的第一端与所述第一电压信号引线连接，所述第十三晶体管的第二端与所述第十四晶体管的第一端连接；所述第十四晶体管的控制端与所述第二电容的第二端连接，所述第十四晶体管的第二端与所述第四节点连接。

12.根据权利要求11所述的移位寄存器单元，其特征在于，所述第二控制模块还包括第十五晶体管，所述第十五晶体管的控制端与所述第一节点连接，所述第十五晶体管的第一端与所述第二电压信号引线连接，所述第十五晶体管的第二端与所述第四节点连接。

13.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出模块包括第十六晶体管，所述第十六晶体管的控制端与所述第四节点连接，所述第十六晶体管的第一端与所述第二电压信号引线连接，所述第十六晶体管的第二端与所述输出端连接；

所述第二输出模块包括第十七晶体管，所述第十七晶体管的控制端与所述第一节点连接，所述第十七晶体管的第一端与第一电压信号引线连接，所述第十七晶体管的第二端与所述输出端连接。

14.一种栅极驱动电路，其特征在于，包括如权利要求1-13任一项所述的移位寄存器单元。

15.一种显示装置，其特征在于，包括如权利要求14所述的栅极驱动电路。