WO2019080626A1 - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

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樊君
李付强
张寒
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京东方科技集团股份有限公司
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Definitions

  • the present application provides a shift register unit, a driving method, a gate driving circuit, and a display device.
  • a shift register unit comprising:
  • a gate of the first transistor is connected to the pull-up node, a first pole of the first transistor is connected to the ith clock signal terminal, and a second pole of the first transistor and the ith output End connection.
  • a gate of the second transistor is connected to the first power terminal, a first pole of the second transistor is connected to the pull-up node, and a second pole of the second transistor is opposite to the first transistor Gate connection.
  • One end of the first capacitor is connected to a gate of the first transistor, and the other end of the first capacitor is connected to a second pole of the first transistor.
  • the input circuit further includes: a second capacitor;
  • One end of the second capacitor is connected to the pull-up node, and the other end of the second capacitor is connected to the second power terminal.
  • a gate of the sixth transistor is connected to the pull-up node, a first pole of the sixth transistor is connected to a second power terminal, and a second pole of the sixth transistor is connected to the pull-down node;
  • FIG. 7 is a schematic structural diagram of a gate driving circuit according to an embodiment of the present application.
  • FIG. 8 is a timing diagram of a driving process of another shift register unit according to an embodiment of the present application.
  • the first pull-down sub-circuit 301 is respectively connected to the pull-down node PD, the second power supply terminal VGL and the pull-up node PUCN, and the first pull-down sub-circuit 301 is configured to provide the second pull-up node PUCN under the control of the pull-down node PD. Power signal.
  • the shift register unit provided by the embodiment of the present application includes an output circuit, and each output circuit can provide an ith clock signal to the ith output terminal under the control of the pull-up node, due to the shift.
  • the register unit can drive the N rows of pixel units through the signals output by the N output circuits, and each shift register unit can only drive one row of pixel units, which can be reduced by using the shift register unit provided by the embodiment of the present application.
  • the number of shift register units required in the gate driving circuit can effectively reduce the layout area occupied by the gate driving circuit in the display device, which is advantageous for the implementation of the ultra-narrow bezel.
  • step 502 in the ith output stage of the N output stages, the ith clock signal of the ith clock signal end of the N clock signal ends is the first potential, and the pull-up node maintains the first potential, and the control of the pull-up node
  • the ith output circuit supplies an ith clock signal to the ith output, where i is an integer greater than 0 and less than or equal to N.
  • the eleventh transistor M11 when the discharge circuit 50 includes the eleventh transistor M11, the eleventh transistor M11 is turned on under the control of the discharge control signal at the first potential, and at this time, the second power terminal can pass the The eleventh transistor M11 supplies a third power signal at an effective potential to the pull-down node PD, so that the pull-down node PD operates to discharge the display panel.
  • the gate driving circuit shown in FIG. 7 includes M shift register units, which are: a first stage shift register unit GOA1, a second stage shift register unit GOA2, The third stage shift register unit GOA3, ..., the M-1th stage shift register unit GOA M-1 and the Mth stage shift register unit GOA M.
  • the gate drive circuit may be provided with eight clock signal terminals, and the eight clock signal terminals respectively output clock signals CK1 to CK8, as shown in FIG.
  • Each of the eight clock signals has a duty ratio of one eighth, and can sequentially output a high level clock signal.
  • the clock signal input to the first clock signal terminal CLK1 of the first stage shift register unit GOA1 may be CK1
  • the clock signal input to the second clock signal terminal CLK2 may be CK2
  • the first reset clock signal terminal RST1 The input clock signal can be CK3, and the clock signal input by the second reset clock signal terminal RST2 can be CK8.
  • the clock signals CK8, CK1, CK2, and CK3 are sequentially at a high level.
  • the clock signal input to the first clock signal terminal CLK1 of the second stage shift register unit GOA2 may be CK3, the clock signal input by the second clock signal terminal CLK2 may be CK4, and the clock signal input by the first reset clock signal terminal RST1 may be For CK5, the clock signal input to the second reset clock signal terminal RST2 may be CK2.
  • the clock signals CK2, CK3, CK4, and CK5 are sequentially at a high level.
  • the embodiment of the present application provides a display device, which may include a gate driving circuit as shown in FIG. 7.
  • the display device can be: liquid crystal panel, electronic paper, organic light emitting diode (English: Organic Light-Emitting Diode, OLED) panel, mobile phone, tablet computer, television, display, notebook computer, digital photo frame, navigator, etc. A product or part that has a display function.

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Abstract

一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括：输入电路(10)，用于向上拉节点(PUCN)提供来自第一控制信号端(CN)的第一控制信号；N个输出电路，其中第i个输出电路(40)，用于向第i输出端(OUTi)提供来自第i时钟信号端(CLKi)的第i时钟信号；下拉控制电路(20)，用于向下拉节点(PD)提供来自第一电源端(VGH)的第一电源信号，以及向下拉节点(PD)提供来自第二电源端(VGL)的第二电源信号；以及，下拉电路(30)，用于分别向每个输出端和上拉节点(PUCN)提供第二电源信号。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置
本申请要求于2017年10月27日提交中国国家知识产权局、申请号为201711024210.4、发明名称为“移位寄存器单元、驱动方法、栅极驱动电路及显示装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
背景技术
显示装置在显示图像时，需要利用栅极驱动电路(英文：Gate Driver on Array；简称：GOA)对像素单元进行扫描。栅极驱动电路(也称移位寄存器)包括多个级联的移位寄存器单元。每个移位寄存器单元对应一行像素单元。由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。
但随着显示装置中像素数目的提高，栅极驱动电路在一帧时间内所需扫描的行数增加，以及对超窄边框显示装置的需求，这就要求移位寄存器单元的版图面积要更小。
发明内容
本申请提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
按照本申请的一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：
输入电路，分别与第一输入信号端、第一控制信号端和上拉节点连接，用于在来自所述第一输入信号端的输入信号的控制下，向所述上拉节点提供来自所述第一控制信号端的第一控制信号；
N个输出电路，其中第i个输出电路分别与N个时钟信号端中的第i时钟信号端、所述上拉节点和N个输出端中的第i输出端连接，用于在所述上拉节点的控制下，向所述第i输出端提供来自所述第i时钟信号端的第i时钟信号，其 中，所述N个输出端中每个输出端与一条栅线连接，所述N为大于或等于2的整数，所述i为大于0且小于等于N的整数；
下拉控制电路，分别与所述第一控制信号端、第一复位时钟信号端、第一电源端、第二电源端、所述上拉节点和下拉节点连接，用于在所述第一控制信号和来自所述第一复位时钟信号端的第一复位时钟信号的控制下，向所述下拉节点提供来自所述第一电源端的第一电源信号，以及在所述上拉节点的控制下，向所述下拉节点提供来自所述第二电源端的第二电源信号；以及，
下拉电路，分别与所述第二电源端、每个输出端、所述上拉节点和下拉节点连接，用于在所述下拉节点的控制下，分别向每个输出端和所述上拉节点提供所述第二电源信号。
可选地，所述第i个输出电路包括：第一晶体管；
所述第一晶体管的栅极与所述上拉节点连接，所述第一晶体管的第一极与所述第i时钟信号端连接，所述第一晶体管的第二极与所述第i输出端连接。
可选地，所述第i个输出电路还包括：第二晶体管；
所述第二晶体管的栅极与所述第一电源端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第一晶体管的栅极连接。
可选地，所述第i个输出电路还包括：第一电容器；
所述第一电容器的一端与所述第一晶体管的栅极连接，所述第一电容器的另一端与所述第一晶体管的第二极连接。
可选地，所述输入电路包括：第三晶体管；
所述第三晶体管的栅极与所述第一输入信号端连接，所述第三晶体管的第一极与所述第一控制信号端连接，所述第三晶体管的第二极与所述上拉节点连接。
可选地，所述输入电路还包括：第二电容器；
所述第二电容器的一端与所述上拉节点连接，所述第二电容器的另一端与所述第二电源端连接。
可选地，所述输入电路还与第二输入信号端和第二控制信号端连接；
所述输入电路还包括：第四晶体管；
所述第四晶体管的栅极与所述第二输入信号端连接，所述第四晶体管的第一极与所述第二控制信号端连接，所述第四晶体管的第二极与所述上拉节点连 接。
可选地，所述下拉控制电路包括：第五晶体管、第六晶体管和第七晶体管；
所述第五晶体管的栅极与所述第一控制信号端连接，所述第五晶体管的第一极与所述第一复位时钟信号端连接，所述第五晶体管的第二极与所述第七晶体管的栅极连接；
所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第一极与第二电源端连接，所述第六晶体管的第二极与所述下拉节点连接；
所述第七晶体管的第一极与第一电源端连接，所述第七晶体管的第二极与所述下拉节点连接；
可选地，所述下拉控制电路还包括：第三电容器；所述第三电容器的一端与所述下拉节点连接，所述第三电容器的另一端与所述第二电源端连接。
可选地，所述下拉控制电路还与第二复位时钟信号端和第二控制信号端连接；
所述下拉控制电路还包括：第八晶体管；
所述第八晶体管的栅极与所述第二控制信号端连接，所述第八晶体管的第一极与所述第二复位时钟信号端连接，所述第八晶体管的第二极与所述第七晶体管的栅极连接。
可选地，所述下拉电路包括：
第一下拉子电路，分别与所述下拉节点，所述第二电源端和所述上拉节点连接，用于在所述下拉节点的控制下，向所述上拉节点提供所述第二电源信号；
N个第二下拉子电路，其中第i个第二下拉子电路分别与所述下拉节点，所述第二电源端和所述第i输出端连接，用于在所述下拉节点的控制下，向所述第i输出端提供所述第二电源信号。
可选地，所述第一下拉子电路包括：第九晶体管，所述第九晶体管的栅极与所述下拉节点连接，所述第九晶体管的第一极与所述第二电源端连接，所述第九晶体管的第二极与所述上拉节点连接；
可选地，所述N个第二下拉子电路中，第i个第二下拉子电路包括：第十晶体管，所述第十晶体管的栅极与所述下拉节点连接，所述第十晶体管的第一极与所述第二电源端连接，所述第十晶体管的第二极与所述第i输出端连接。
可选地，所述移位寄存器单元还包括：
放电电路，分别与放电控制端、所述下拉节点和所述第二电源端连接，所述放电电路用于在来自所述放电控制端的放电控制信号的控制下，向所述下拉节点提供来自所述第二电源端的第三电源信号，所述第三电源信号的电位为第一电位。
按照本申请的另一方面，提供一种移位寄存器单元的驱动方法，所述移位寄存器单元包括：输入电路、下拉控制电路、下拉电路和N个输出电路，所述N为大于或等于2的整数；
所述方法包括：
在充电阶段中，第一控制信号端的第一控制信号为第一电位，第一输入信号端的输入信号为第一电位，在所述输入信号的控制下，由所述输入电路向上拉节点提供所述第一控制信号；
在N个输出阶段中的第i输出阶段中，N个时钟信号端中第i时钟信号端的第i时钟信号为第一电位，所述上拉节点保持第一电位，在所述上拉节点的控制下，第i个输出电路第i输出端提供所述第i时钟信号，所述i为大于0且小于等于N的整数；
在降噪阶段中，所述第一控制信号为第一电位，第一复位时钟信号端的第一复位时钟信号为第一电位，在所述第一复位时钟信号和所述第一控制信号的控制下，所述下拉控制电路向下拉节点提供来自第一电源端的第一电源信号，在所述下拉节点的控制下，所述下拉电路分别向所述上拉节点和每个输出端提供来自第二电源端的第二电源信号。
可选地，所述移位寄存器单元还包括：放电电路，所述方法还包括：
在放电阶段中，放电控制端的放电控制信号为第一电位，第二电源端的第三电源信号为第一电位，在所述放电控制信号的控制下，所述放电电路向所述下拉节点提供所述第三电源信号，所述第三电源信号为第一电位。
按照本申请的另一方面，提供一种栅极驱动电路，所述栅极驱动电路包括M个级联的移位寄存器单元，所述M为大于1的整数；所述移位寄存器单元包括：
输入电路，分别与第一输入信号端、第一控制信号端和上拉节点连接，用于在来自所述第一输入信号端的输入信号的控制下，向所述上拉节点提供来自所述第一控制信号端的第一控制信号；
N个输出电路，其中第i个输出电路分别与N个时钟信号端中的第i时钟信号端、所述上拉节点和N个输出端中的第i输出端连接，用于在所述上拉节点的控制下，向所述第i输出端提供来自所述第i时钟信号端的第i时钟信号，其中，所述N个输出端中每个输出端与一条栅线连接，所述N为大于或等于2的整数，所述i为大于0且小于等于N的整数；
下拉控制电路，分别与所述第一控制信号端、第一复位时钟信号端、第一电源端、第二电源端、所述上拉节点和下拉节点连接，用于在所述第一控制信号和来自所述第一复位时钟信号端的第一复位时钟信号的控制下，向所述下拉节点提供来自所述第一电源端的第一电源信号，以及在所述上拉节点的控制下，向所述下拉节点提供来自所述第二电源端的第二电源信号；以及，
下拉电路，分别与所述第二电源端、每个输出端、所述上拉节点和下拉节点连接，用于在所述下拉节点的控制下，分别向每个输出端和所述上拉节点提供所述第二电源信号；
所述M个移位寄存器单元中，第j个移位寄存器单元的第N输出端与第j+1个移位寄存器单元的第一输入信号端连接，所述j为小于M的正整数。
可选地，所述M个移位寄存器单元包括两组移位寄存器单元，所述两组移位寄存器单元分别设置在显示面板相对的两侧。
可选地，在所述M个移位寄存器单元中，第2×p-1个移位寄存单元设置在所述显示面板的第一侧，第2×p个移位寄存单元设置在所述显示面板的第二侧，所述第一侧和所述第二侧为所述显示面板相对的两侧，所述p为不大于所述M/2的正整数。
按照本申请的另一方面，提供一种显示装置，所述显示装置包括第三方面所述的栅极驱动电路。
按照本申请的另一方面，提供了一种存储介质，所述存储介质内存储有计算机程序，所述计算机程序被处理器执行时实现第二方面所述的移位寄存器单元的驱动方法。
附图说明
图1是本申请实施例提供的一种移位寄存器单元的结构示意图；
图2是本申请实施例提供的另一种移位寄存器单元的结构示意图；
图3是本申请实施例提供的又一种移位寄存器单元的结构示意图；
图4是本申请实施例提供的再一种移位寄存器单元的结构示意图；
图5是本申请实施例提供的一种移位寄存器单元的驱动方法的流程图；
图6是本申请实施例提供的一种移位寄存器单元的驱动过程的时序图；
图7是本申请实施例提供的一种栅极驱动电路的结构示意图；
图8是本申请实施例提供的另一种移位寄存器单元的驱动过程的时序图。
具体实施方式
为使本申请的原理和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本申请的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本申请实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本申请各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。
在本申请下述实施例中，以各晶体管为N型晶体管，且第一电位相对于第二电位为高电位为例进行说明。
如发明人已知的，有一种移位寄存器单元，它通常通过多个晶体管和电容器来控制电路输出信号的电位的高低。
然而，由于该移位寄存器单元通常通过多个晶体管和电容器来控制电路输出信号的电位的高低，导致该移位寄存器单元所包括的元件较多，使得栅极驱动电路在显示装置中所占用的版图面积较大。
在本申请的一些实施例中，提供了一种移位寄存器单元。图1是本申请实施例提供的一种移位寄存器单元的结构示意图。参考图1，该移位寄存器单 元可以包括：输入电路10、下拉控制电路20、下拉电路30和N个输出电路40。其中，N为大于或等于2的整数。
如图1所示，输入电路10、下拉控制电路20、下拉电路30和N个输出电路40，N为大于或等于2的整数。
输入电路10分别与第一输入信号端STV1、第一控制信号端CN和上拉节点PUCN连接。该输入电路10用于在来自第一输入信号端STV1的输入信号的控制下，向上拉节点PUCN提供来自第一控制信号端CN的第一控制信号。例如：当输入信号的电位和第一控制信号的电位均处于第一电位时，该输入电路10在该处于第一电位的输入信号的控制下，向上拉节点PUCN提供处于第一电位的第一控制信号，以对该上拉节点PUCN充电。
N个输出电路40中，第i个输出电路40分别与N个时钟信号端中第i时钟信号端CLKi、上拉节点PUCN和N个输出端中第i输出端OUTi连接。第i个输出电路40用于在上拉节点PUCN的控制下，向第i输出端OUTi提供来自第i时钟信号端CLKi的第i时钟信号，且N个输出端中每个输出端与一条栅线连接，用于向显示面板提供栅极驱动信号，i为大于0且小于等于N的整数。例如：当第i时钟信号端CLKi的第i时钟信号为第一电位，上拉节点PUCN为第一电位时，第i个输出电路在该处于第一电位的上拉节点PUCN的控制下，向第i输出端OUTi提供处于第一电位的第i时钟信号，使第i个输出电路通过栅线向显示面板提供栅极驱动信号。
下拉控制电路20分别与第一控制信号端CN、第一复位时钟信号端RST1、第一电源端VGH、第二电源端VGL、上拉节点PUCN和下拉节点PD连接。下拉控制电路20用于在第一控制信号和来自第一复位时钟信号端RST1的第一复位时钟信号的控制下，向下拉节点PD提供来自第一电源端VGH的第一电源信号，以及在上拉节点PUCN的控制下，向下拉节点PD提供来自第二电源端VGL的第二电源信号。例如，当第一控制信号为第一电位，第一复位时钟信号端RST1输出的第一复位时钟信号为第一电位，来自第一电源端VGH的第一电源信号为第一电位，下拉控制电路20在该处于第一电位的第一复位时钟信号和该处于有效电位的第一控制信号的控制下，向下拉节点PD提供该处于第一电位的第一电源信号。可选的，该第一电源端VGH可以为直流电源端。
下拉电路30分别与第二电源端VGL、每个输出端、上拉节点PUCN和下 拉节点PD连接。下拉电路30用于在下拉节点PD的控制下，分别向每个输出端和上拉节点PUCN提供第二电源信号。例如：当下拉节点PD处于第一电位，第二电源信号处于第二电位时，下拉电路30在该处于第二电位的下拉节点PD的控制下，分别向每个输出端和上拉节点PUCN提供第二电源信号，以对每个输出端和上拉节点PUCN进行降噪。
N个时钟信号端和第一复位时钟信号端RST1可以依次输出处于第一电位的时钟信号。
综上所述，本申请实施例提供的移位寄存器单元中包括N个输出电路，且每个输出电路可以在上拉节点的控制下，向第i输出端提供第i时钟信号，由于该移位寄存器单元能够分别通过该N个输出电路输出的信号驱动N行像素单元，相对于相关技术，每个移位寄存器单元只能驱动一行像素单元，采用本申请实施例提供的移位寄存器单元可以减少栅极驱动电路中所需的移位寄存器单元的个数，进而可以有效减少栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。
图2示出本申请实施例提供的另一种移位寄存器单元的结构示意图。如图2所示，输入电路10还可以与第二输入信号端STV2和第二控制信号端CNB连接，以便于栅极驱动电路既能够工作在正扫模式下又能够工作在反扫模式下。当第一控制信号端CN输出的第一控制信号为第一电位，且第二控制信号端CNB输出的第二控制信号为第二电位时，栅极驱动电路工作在正扫模式下；当第一控制信号端CN输出的第一控制信号为第二电位，且第二控制信号端CNB输出的第二控制信号为第一电位时，栅极驱动电路工作在反扫模式下。
请继续参考图2，该移位寄存器单元还可以包括：放电电路50。该放电电路50分别与放电控制端EN、下拉节点PD和第二电源端VGL连接，用于在来自放电控制端EN的放电控制信号的控制下，向下拉节点PD提供来自第二电源端VGL的第三电源信号。该第三电源信号为第一电位第二电源端VGL输出的信号的电位可调。当需要对显示面板放电时，可将该第二电源端VGL输出的信号的电位调节为第一电位，以得到该第三电源信号。当不需对显示面板放电时，可将该第二电源端VGL输出的信号的电位调节为第二电位，以得到该第二电源信号。
图3是本申请实施例提供的另一种移位寄存器单元的结构示意图。如图3 所示，第i个输出电路40可以包括：第一晶体管M1。
第一晶体管M1的栅极与上拉节点PUCN连接，第一晶体管M1的第一极与第i时钟信号端CLKi连接，第一晶体管M1的第二极与第i输出端OUTi连接。该多个输出电路40的设置，使一个移位寄存器单元能够驱动多行像素，进而减少栅极驱动电路中元件的数量。
图4是本申请实施例提供的又一种移位寄存器单元的结构示意图，如图4所示，第i个输出电路40还可以包括：第二晶体管M2。
第二晶体管M2的栅极与第一电源端VGH连接，第二晶体管M2的第一极与上拉节点PUCN连接，第二晶体管M2的第二极与第一晶体管M1的栅极连接。该第二晶体管M2用于保证输出电路40输出的电压的稳定性。也即是，该第一晶体管M1的栅极可以通过第二晶体管M2与上拉节点PUCN连接。
可选地，如图4所示，第i个输出电路40还可以包括：第一电容器C1。该第一电容器C1的一端与第一晶体管M1的栅极连接，两者连接的节点为子上拉节点PUi，第一电容器C1的另一端与第一晶体管M1的第二极连接。由于电容的耦合效应，该第一电容器C1能够在第i时钟信号端的第i时钟信号为第一电位时，进一步提高第一晶体管M1的栅极的电压，使第一晶体管M1在该第i时钟信号为第一电位的过程中始终保持开启状态，从而保证该第i个输出电路40的稳定输出。
请参考图3和图4，输入电路10可以包括：第三晶体管M3。该第三晶体管M3的栅极与第一输入信号端STV1连接，第三晶体管M3的第一极与第一控制信号端CN连接，第三晶体管M3的第二极与上拉节点PUCN连接。
如图4所示，输入电路10还可以包括：第二电容器C2。第二电容器C2的一端与上拉节点PUCN连接，第二电容器C2的另一端与第二电源端VGL连接。该第二电容器C2用于稳定上拉节点PUCN的电压。
此外，如图4所示，输入电路10还与第二输入信号端STV2和第二控制信号端CNB连接。相应的，输入电路10还可以包括：第四晶体管M4。
该第四晶体管M4的栅极与第二输入信号端STV2连接，第四晶体管M4的第一极与第二控制信号端CNB连接，第四晶体管M4的第二极与上拉节点PUCN连接。当第一控制信号端CN输出的第一控制信号为第二电位，且第二控制信号端CNB输出的第二控制信号为第一电位时，该结构用于控制栅极驱动电路工作 在反扫模式下，因此，该结构保证了栅极驱动电路既能够工作在正扫模式下又能够工作在反扫模式下。
请继续参考图3和图4，下拉控制电路20包括：第五晶体管M5、第六晶体管M6、第七晶体管M7和第三电容器C3。
该第五晶体管M5的栅极与第一控制信号端CN连接，第五晶体管M5的第一极与第一复位时钟信号端RST1连接，第五晶体管M5的第二极与第七晶体管M7的栅极连接。
该第六晶体管M6的栅极与上拉节点PUCN连接，第六晶体管M6的第一极与第二电源端VGL连接，第六晶体管M6的第二极与下拉节点PD连接。
该第七晶体管M7的第一极与第一电源端VGH连接，第七晶体管M7的第二极与下拉节点PD连接。
该第三电容器C3的一端与下拉节点PD连接，第三电容器C3的另一端与第二电源端VGL连接。该第三电容器C3用于稳定下拉节点PD的电压。
进一步地，如图4所示，下拉控制电路20还与第二复位时钟信号端RST2和第二控制信号端CNB连接。相应地，下拉控制电路20还包括：第八晶体管M8。
该第八晶体管M8的栅极与第二控制信号端CNB连接，第八晶体管M8的第一极与第二复位时钟信号端RST2连接，第八晶体管M8的第二极与第七晶体管M7的栅极连接。其中，该第二复位时钟信号端RST2、N个时钟信号端和第一复位时钟信号端RST1可以依次输出处于第一电位的时钟信号。
请继续参考图3和图4，下拉电路30可以包括：第一下拉子电路301和N个第二下拉子电路302。
第一下拉子电路301分别与下拉节点PD，第二电源端VGL和上拉节点PUCN连接，该第一下拉子电路301用于在下拉节点PD的控制下，向上拉节点PUCN提供第二电源信号。
N个第二下拉子电路302中的第i个第二下拉子电路分别与下拉节点PD，第二电源端VGL和第i输出端OUTi连接。该第i个第二下拉子电路用于在下拉节点PD的控制下，向第i输出端OUTi提供第二电源信号。该N个第二下拉子电路的设置能够保证对N个输出端的降噪作用。
其中，第一下拉子电路可以包括：第九晶体管M9，该第九晶体管M9的栅 极与下拉节点PD连接，第九晶体管M9的第一极与第二电源端VGL连接，第九晶体管M9的第二极与上拉节点PUCN连接。
N个第二下拉子电路302中，第i个第二下拉子电路可以包括：第十晶体管M10，第十晶体管M10的栅极与下拉节点PD连接，第十晶体管M10的第一极与第二电源端VGL连接，第十晶体管M10的第二极与第i输出端OUTi连接。
请继续参考图4，该放电电路50可以包括：第十一晶体管M11，该第十一晶体管M11的栅极与放电控制端EN连接，第十一晶体管M11的第一极与第二电源端VGL连接，第十一晶体管M11的第二极与下拉节点PD连接。显示面板的放电过程中，该第二电源端VGL输出处于第一电位的第三电源信号，在放电控制端EN输出的放电控制信号的控制下，第十一晶体管M11开启，该放电电路50能够通过该第十一晶体管M11向下拉节点PD提供该处于第一电位的第三电源信号，使下拉电路30开始工作，对上拉节点PUCN和各个输出端进行降噪，以便于显示面板上的所有行像素均处于暗态，实现对显示面板的放电。例如：可以在显示面板异常断电时，或者，在完成一帧图像的扫描后，控制放电控制端EN输出处于第一电位的放电控制信号，使下拉电路30开始工作，以实现对显示面板的放电。
综上所述，本申请实施例提供的移位寄存器单元中包括个输出电路，且每个输出电路可以在上拉节点的控制下，向第i输出端提供第i时钟信号，由于该移位寄存器单元能够分别通过该N个输出电路输出的信号驱动N行像素单元，相对于相关技术，每个移位寄存器单元只能驱动一行像素单元，采用本申请实施例提供的移位寄存器单元可以减少栅极驱动电路中所需的移位寄存器单元的个数，进而可以有效减少栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。
图5是本申请实施例提供的一种移位寄存器单元的驱动方法的流程图。该方法可以用于驱动如图1至图4任一所示的移位寄存器单元。参考图1，该移位寄存器单元单元可以包括：输入电路10、下拉控制电路20、下拉电路30和N个输出电路40。该方法可以包括：在充电阶段、N个输出阶段和降噪阶段的工作过程，具体如下：
在步骤501中，充电阶段中，第一控制信号端的第一控制信号为第一 电位，第一输入信号端的输入信号为第一电位，在输入信号的控制下，由输入电路向上拉节点提供第一控制信号。
在步骤502中，N个输出阶段的第i输出阶段中，N个时钟信号端中第i时钟信号端的第i时钟信号为第一电位，上拉节点保持第一电位，在上拉节点的控制下，第i个输出电路向第i输出端提供第i时钟信号，i为大于0且小于等于N的整数。
在步骤503中，降噪阶段中，第一控制信号为第一电位，第一复位时钟信号端的第一复位时钟信号为第一电位，在第一复位时钟信号和第一控制信号的控制下，下拉控制电路向下拉节点提供来自第一电源端的第一电源信号，在下拉节点的控制下，下拉电路分别向上拉节点和每个输出端提供来自第二电源端的第二电源信号。
其中，N个时钟信号端和第一复位时钟信号端依次输出处于第一电位的时钟信号，第一电源信号为第一电位，第二电源信号为第二电位。
可选地，该移位寄存器单元的驱动方法还可以包括：在步骤501和步骤502中，下拉控制电路在上拉节点的控制下，向下拉节点提供来自第二电源端的第二电源信号。
此外，该移位寄存器单元的驱动方法还可以包括：放电阶段。在放电阶段中，放电控制端的放电控制信号为第一电位，第二电源端的第三电源信号为第一电位，放电电路在放电控制信号的控制下，向下拉节点提供第三电源信号，该第三电源信号为第一电位。下拉节点在该第三电源信号的控制下，该下拉节点的电位变为第一电位，下拉电路在该处于第一电位的下拉节点的控制下开始工作，对上拉节点和各个输出端进行降噪，进而对显示面板进行放电。例如，如图4所示，当放电电路50包括第十一晶体管M11时，该第十一晶体管M11在处于第一电位的放电控制信号的控制下开启，此时，第二电源端可通过该第十一晶体管M11向下拉节点PD提供处于有效电位的第三电源信号，使得下拉节点PD工作，进而对显示面板进行放电。
综上所述，本申请实施例提供的移位寄存器单元的驱动方法，该驱动方法可以包括充电阶段、N个输出阶段和降噪阶段，移位寄存器单元在该N个输出阶段中每个输出阶段输出的信号可以驱动一行像素单元，相比于相关技术中移位寄存器单元的驱动方法中，对每个移位寄存器单元进行驱动时，移位寄存器 单元输出的信号驱动一行像素单元，采用本申请实施例提供的移位寄存器单元的驱动方法，对每个移位寄存器单元进行驱动时，移位寄存器单元输出的信号可以驱动N行像素单元，该移位寄存器单元的驱动方法的驱动效率较高。
图6是本申请实施例提供的一种移位寄存器单元的驱动过程的时序图。以图4所示的移位寄存器单元中包括两个输出电路40，且第一控制信号持续为高电平(例如可以为8V)，第二控制信号持续为低电平(例如可以为-8V)，以该移位寄存器单元中的各晶体管为N型晶体管，且每个移位寄存器单元与4个时钟信号端连接为例，详细介绍本申请实施例提供的移位寄存器单元的驱动原理。
参考图6，充电阶段t1中，第一控制信号端CN输出的第一控制信号为高电平，第一输入信号端STV1输出的输入信号为高电平，所有时钟信号端的时钟信号均为低电平，此时，第三晶体管M3开启，第一控制信号端CN通过该第三晶体管M3向上拉节点PUCN输出第一控制信号，为该上拉节点PUCN充电。进一步的，由于第一电源端VGH输出的第一电源信号为高电平，且第二晶体管M2的栅极与第一电源端VGH连接，第二晶体管M2开启，上拉节点PUCN通过第一输出电路中的第二晶体管M2向第一子上拉节点PU1提供信号，通过第二输出电路中的第二晶体管M2向第二子上拉节点PU2提供信号，为第一子上拉节点PU1和第二子上拉节点PU2充电，使其电位均有一定程度的升高，该两个输出电路中的第一晶体管M1开启，第一时钟信号端CLK1向第一输出端OUT1提供处于第二电位的第一时钟信号CK1，第二时钟信号端CLK2向第二输出端OUT2提供处于第二电位的第二时钟信号CK2。由于上拉节点PUCN为高电平，可以使得第六晶体管M6开启，第二电源端VGL通过该第六晶体管M6向下拉节点PD提供处于低电平的第二电源信号，从而使得下拉电路30中的各晶体管关断。
第一输出阶段t2中，第一时钟信号端CLK1输出的第一时钟信号CK1为高电平，其他时钟信号端的时钟信号为低电平，上拉节点PUCN保持为高电平。由于在充电阶段t1中，第一子上拉节点PU1有一定程度的升高，在其控制下第一晶体管M1微开启，第一时钟信号端CLK1向第一晶体管M1的第二级提供第一时钟信号CK1。当该第一时钟信号CK1在第一输出阶段t2跳变至高电平后，由于第一电容器C的耦合效应，第一子上拉节点 PU1的电平会随着第一晶体管M1的第二级电平的升高而进一步升高，使第一子上拉节点PU1的电平与上拉节点PUCN的电平相等。此时，第一晶体管M1完全开启，第一时钟信号端CLK1向该第一输出端OUT1提供处于高电平的第一时钟信号CK1，以驱动显示面板中的像素单元。
第二输出阶段t3中，第二时钟信号端CLK2输出的第二时钟信号CK2为高电平，其他时钟信号端的时钟信号为低电平，上拉节点PUCN保持为高电平。由于在充电阶段t1中，第二子上拉节点PU2有一定程度的升高，在其控制下第一晶体管M1微开启，第二时钟信号端CLK2向第一晶体管M1的第二级输出第二时钟信号CK2。当该第二时钟信号CK2在第二输出阶段t3跳变至高电平后，由于第一电容器C的耦合效应，第二子上拉节点PU2的电平会随着第一晶体管M1的第二级电平的升高而进一步升高，使第二子上拉节点PU2的电平与上拉节点PUCN的电平相等。此时，第一晶体管M1完全开启，第二时钟信号端CLK2向第二输出端OUT2提供处于高电平的第二时钟信号CK2，以驱动显示面板中的像素单元。
第一输出阶段t2和第二输出阶段t3中，由于上拉节点PUCN为高电平，可以使得第六晶体管M6开启，使第二电源端VGL向下拉节点PD提供处于低电平的第二电源信号，从而使得下拉电路30中的各晶体管关断，避免对上拉节点PUCN、第一输出端OUT1以及第二输出端OUT2的电平造成影响，保证了移位寄存器单元输出信号的稳定性。
此外，在第一输出阶段t2和第二输出阶段t3中，第一子上拉节点PU1的电平和第二子上拉节点PU2的电平在进一步升高后，其电平与上拉节点PUCN的电平相等，使得每个第二晶体管M2的第一极和第二极的电平均为高电平，可以避免第二晶体管M2的漏电流影响上拉节点PUCN的电平，进一步保证了移位寄存器单元输出信号的稳定性。
需要说明的是，在上述第一输出阶段t2和第二输出阶段t3，由于第一晶体管M1具有较宽的沟道，该第一晶体管M1也有一定的耦合效应，因此，即使移位寄存器单元中未设置第一电容器C1，第一子上拉节点PU1和第二子上拉节点PU2的电平也会随着第一晶体管M1的第二级电平的升高而进一步的升高。
在降噪阶段t4中，第一控制信号端CN输出的第一控制信号为高电平，第一电源端VGH输出的第一电源信号为高电平，第一复位时钟信号端 RST1输出的第一复位时钟信号CK3为高电平，其他时钟信号端的时钟信号为低电平，在处于高电平的第一控制信号的控制下，第五晶体管M5开启，第一复位时钟信号端RST1通过第五晶体管M5向第七晶体管M7的栅极提供处于高电平的第一复位时钟信号CK3，使得第七晶体管M7开启，第一电源端VGH通过第七晶体管M7向下拉节点PD提供处于高电平的第一电源信号，第九晶体管M9和第十晶体管M10在该下拉节点PD的驱动下开启，此时第二电源端VGL可以分别向上拉节点PUCN、第一输出端OUT1和第二输出端OUT2提供处于低电平的第二电源信号，从而对上拉节点PUCN、第一输出端OUT1和第二输出端OUT2进行降噪。
从图6可以看出，上拉节点PUCN的电位在降噪阶段即会被拉低，即上拉节点PUCN的电位只需保持三个时钟信号的脉冲时长，而相关技术中，上拉节点的电压在下一级移位寄存器单元单元输出时才会被拉低，相对于相关技术，本申请实施例中的移位寄存器单元的驱动方法减小了上拉节点PUCN的电位的保持时长，可以避免显示面板上的一些顽固不良的发生，保证了产品的质量。
在实际应用中，该各个电源端和信号端的信号的具体电平值可以根据实际电路需要进行调整，例如，第一电源信号的电平可以为8V，第二电源信号的电平可以为-8V，每个时钟信号的高电平也可以为8V，本申请实施例对此不做限定。
需要说明的是，在上述实施例中，均是以上述晶体管为N型晶体管，且第一电位为相对于该第二电位高电位为例进行的说明。当然，上述晶体管还可以采用P型晶体管，当上述晶体管采用P型晶体管时，该第一电位相对于该第二电位可以为低电位，且该各个信号端的电位变化可以与图6所示的电位变化相反。
综上所述，本申请实施例提供的移位寄存器单元的驱动方法，该驱动方法可以包括充电阶段、N个输出阶段和降噪阶段，移位寄存器单元在该N个输出阶段中每个输出阶段输出的信号可以驱动一行像素单元，相比于相关技术中移位寄存器单元的驱动方法中，对每个移位寄存器单元进行驱动时，移位寄存器单元输出的信号驱动一行像素单元，采用本申请实施例提供的移位寄存器单元的驱动方法，对每个移位寄存器单元进行驱动时，移位寄存器单元输出的信号可以驱动N行像素单元，该移位寄存器单元的驱动方法的驱动效率较高。
图7示出了本申请实施例提供的一种栅极驱动电路，如图7所示，该栅极驱动电路可以包括M个级联的移位寄存器单元00，其中，M为大于1的整数，且每个移位寄存器单元00可以为如图1至图4任一所示的移位寄存器单元。该M个移位寄存器单元中，第j个移位寄存器单元的第N输出端与第j+1个移位寄存器单元的第一输入信号端STV1连接，j为小于M的正整数。
该M个移位寄存器单元可以包括两组移位寄存器单元，两组移位寄存器单元分别设置在显示面板相对的两侧。例如：可以将该M个移位寄存器单元中，第一级移位寄存器单元、第三级移位寄存器单元、第五级移位寄存器单元等奇数级移位寄存器单元设置在显示面板的第一侧(例如左侧)，即第2×p-1个移位寄存单元设置在所述显示面板的第一侧。将该M个移位寄存器单元中，第二级移位寄存器单元、第四级移位寄存器单元、第六级移位寄存器单元等偶数级移位寄存器单元设置在显示面板的第二侧(例如右侧)，即第2×p个移位寄存单元设置在所述显示面板的第二侧，该第一侧和第二侧所显示面板相对的两侧，且该p为不大于M/2的正整数。将两组移位寄存器单元分别设置在显示面板相对的两侧，能够减小显示面板上元件的布局密度，且保证TFT在显示装置中的设置呈现出较均匀的状态，改善显示面板的局部发热情况。
并且，当将奇数级移位寄存器单元设置在显示面板的第一侧，将偶数级移位寄存器单元设置在显示面板的第二侧时，在该M个移位寄存器单元中，第j个移位寄存器单元的第N输出端可以通过栅线与第j+1个移位寄存器单元的第一输入信号端STV1连接，进而减少显示面板中的布线。
需要说明的是，图7所示的栅极驱动电路包括M个移位寄存器单元，该M个移位寄存器单元分别为：第一级移位寄存器单元GOA1、第二级移位寄存器单元GOA2、第三级移位寄存器单元GOA3、...、第M-1级移位寄存器单元GOA M-1和第M级移位寄存器单元GOA M。在正扫模式下，GOA1、GOA2、GOA3、...、GOA M-1和GOA M依次输出栅极驱动信号，且第j级移位寄存器单元的第N输出端与第j+1级移位寄存器单元的第一输入信号端STV1连接，j为小于M的正整数；在反扫模式下，GOA M、GOA M-1、...、GOA3、GOA2和GOA1依次输出栅极驱动信号，且第k级移位寄存器单元的第一输出端与第k-1级移位寄存器单元的第二输入信号端STV2连接，k为大于1且小于等于M的正整数。
当M个移位寄存器单元工作在正扫模式下时，每个移位寄存器单元中与N 个输出电路40对应的N个时钟信号端，从第一时钟信号端至第N时钟信号端依次输出处于第一电位的时钟信号，使第一输出电路40至第N输出电路40依次输出栅极驱动信号；当M个移位寄存器单元工作在反扫模式下时，每个移位寄存器单元中与N个输出电路40对应的N个时钟信号端，从第N时钟信号端至第一时钟信号端依次输出处于第一电位的时钟信号，使第N输出电路40至第一输出电路40依次输出栅极驱动信号。
综上所述，本申请实施例提供的栅极驱动电路M个移位寄存器单元中，第j个移位寄存器单元的第N输出端与第j+1个移位寄存器单元的第一输入信号端STV1连接，使上一级移位寄存器单元的输出作为下一级移位寄存器单元的输入信号，能够有效较少输入信号端的数量，进而降低移位寄存器单元的驱动功耗，且有利于超窄边框的实现。
进一步地，当移位寄存器单元中包括两个输出电路时，栅极驱动电路中可以设置有8个时钟信号端，该8个时钟信号端分别输出时钟信号CK1至CK8，如图6所示，该8个时钟信号中每个时钟信号的占空比均为八分之一，并且可以依次输出高电平的时钟信号。请参考图7，第一级移位寄存器单元GOA1的第一时钟信号端CLK1中输入的时钟信号可以为CK1，第二时钟信号端CLK2输入的时钟信号可以为CK2，第一复位时钟信号端RST1输入的时钟信号可以为CK3，第二复位时钟信号端RST2输入的时钟信号可以为CK8。如图6所示，时钟信号CK8、CK1、CK2和CK3依次为高电平。第二级移位寄存器单元GOA2的第一时钟信号端CLK1中输入的时钟信号可以为CK3，第二时钟信号端CLK2输入的时钟信号可以为CK4，第一复位时钟信号端RST1输入的时钟信号可以为CK5，第二复位时钟信号端RST2输入的时钟信号可以为CK2。时钟信号CK2、CK3、CK4和CK5依次为高电平。第三级移位寄存器单元GOA3的第一时钟信号端CLK1中输入的时钟信号可以为CK5，第二时钟信号端CLK2输入的时钟信号可以为CK6，第一复位时钟信号端RST1输入的时钟信号可以为CK7，第二复位时钟信号端RST2输入的时钟信号可以为CK4。时钟信号CK4、CK5、CK6和CK7依次为高电平。第四级移位寄存器单元GOA4的第一时钟信号端CLK1中输入的时钟信号可以为CK7，第二时钟信号端CLK2输入的时钟信号可以为CK8，第一复位时钟信号端RST1输入的时钟信号可以为CK1，第二复位时钟信号端RST2输入的时钟信号可以为CK6。时钟信号CK6、CK7、CK8和 CK1依次为高电平。该栅极驱动电路可以以4个移位寄存器单元为单位，重复以上连接。
可替换地，栅极驱动电路中也可以仅设置有4个时钟信号端，该4个时钟信号端分别输出时钟信号CK1至CK4。如图8所示，该4个时钟信号中每个时钟信号的占空比均为四分之一，并且可以依次为高电平的时钟信号。示例地，第一级移位寄存器单元GOA1的第一时钟信号端CLK1中输入的时钟信号可以为CK1，第二时钟信号端CLK2输入的时钟信号可以为CK2，第一复位时钟信号端RST1输入的时钟信号可以为CK3；第二级移位寄存器单元GOA2的第一时钟信号端CLK1中输入的时钟信号可以为CK3，第二时钟信号端CLK2输入的时钟信号可以为CK4，第一复位时钟信号端RST1输入的时钟信号可以为CK1。该栅极驱动电路可以以2个移位寄存器单元为单位重复以上连接。这样，可以减少时钟信号端的数量，进而降低显示面板的成本。
需要说明的是，根据实际需要，栅极驱动电路中还可以设置16个时钟信号端，本申请实施例对此不做限定。
本申请实施例提供一种显示装置，该显示装置可以包括如图7所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、有机发光二极管(英文：Organic Light-Emitting Diode，简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本申请实施例还提供了一种存储介质，该存储介质内存储有计算机程序，计算机程序被处理器执行时实现本申请实施例提供的移位寄存器单元的驱动方法。
以上所述仅为本申请的示例性实施例，并不用以限制本申请的范围，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请所附权利要求的保护范围之内。

Claims (20)

  1. 一种移位寄存器单元，所述移位寄存器单元包括：
    输入电路，分别与第一输入信号端、第一控制信号端和上拉节点连接，用于在来自所述第一输入信号端的输入信号的控制下，向所述上拉节点提供来自所述第一控制信号端的第一控制信号；
    N个输出电路，其中第i个输出电路分别与N个时钟信号端中的第i时钟信号端、所述上拉节点和N个输出端中的第i输出端连接，用于在所述上拉节点的控制下，向所述第i输出端提供来自所述第i时钟信号端的第i时钟信号，其中，所述N个输出端中每个输出端与一条栅线连接，所述N为大于或等于2的整数，所述i为大于0且小于等于N的整数；
    下拉控制电路，分别与所述第一控制信号端、第一复位时钟信号端、第一电源端、第二电源端、所述上拉节点和下拉节点连接，用于在所述第一控制信号和来自所述第一复位时钟信号端的第一复位时钟信号的控制下，向所述下拉节点提供来自所述第一电源端的第一电源信号，以及在所述上拉节点的控制下，向所述下拉节点提供来自所述第二电源端的第二电源信号；以及，
    下拉电路，分别与所述第二电源端、每个输出端、所述上拉节点和下拉节点连接，用于在所述下拉节点的控制下，分别向每个输出端和所述上拉节点提供所述第二电源信号。
  2. 根据权利要求1所述的移位寄存器单元，其中，所述第i个输出电路包括：第一晶体管；
    所述第一晶体管的栅极与所述上拉节点连接，所述第一晶体管的第一极与所述第i时钟信号端连接，所述第一晶体管的第二极与所述第i输出端连接。
  3. 根据权利要求2所述的移位寄存器单元，其中，所述第i个输出电路还包括：第二晶体管；
    所述第二晶体管的栅极与所述第一电源端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第一晶体管的栅极连接。
  4. 根据权利要求2所述的移位寄存器单元，其中，所述第i个输出电路还 包括：第一电容器；
    所述第一电容器的一端与所述第一晶体管的栅极连接，所述第一电容器的另一端与所述第一晶体管的第二极连接。
  5. 根据权利要求1至4任一所述的移位寄存器单元，其中，所述输入电路包括：第三晶体管；
    所述第三晶体管的栅极与所述第一输入信号端连接，所述第三晶体管的第一极与所述第一控制信号端连接，所述第三晶体管的第二极与所述上拉节点连接。
  6. 根据权利要求5所述的移位寄存器单元，其中，所述输入电路还包括：第二电容器；
    所述第二电容器的一端与所述上拉节点连接，所述第二电容器的另一端与所述第二电源端连接。
  7. 根据权利要求5所述的移位寄存器单元，其中，所述输入电路还与第二输入信号端和第二控制信号端连接；
    所述输入电路还包括：第四晶体管；
    所述第四晶体管的栅极与所述第二输入信号端连接，所述第四晶体管的第一极与所述第二控制信号端连接，所述第四晶体管的第二极与所述上拉节点连接。
  8. 根据权利要求1至4任一所述的移位寄存器单元，其中，所述下拉控制电路包括：第五晶体管、第六晶体管和第七晶体管；
    所述第五晶体管的栅极与所述第一控制信号端连接，所述第五晶体管的第一极与所述第一复位时钟信号端连接，所述第五晶体管的第二极与所述第七晶体管的栅极连接；
    所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第一极与所述第二电源端连接，所述第六晶体管的第二极与所述下拉节点连接；
    所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述下拉节点连接。
  9. 根据权利要求8所述的移位寄存器单元，其中，所述下拉控制电路还包括：第三电容器；
    所述第三电容器的一端与所述下拉节点连接，所述第三电容器的另一端与所述第二电源端连接。
  10. 根据权利要求8所述的移位寄存器单元，其中，所述下拉控制电路还与第二复位时钟信号端和第二控制信号端连接；
    所述下拉控制电路还包括：第八晶体管；
    所述第八晶体管的栅极与所述第二控制信号端连接，所述第八晶体管的第一极与所述第二复位时钟信号端连接，所述第八晶体管的第二极与所述第七晶体管的栅极连接。
  11. 根据权利要求1至4任一所述的移位寄存器单元，其中，所述下拉电路包括：
    第一下拉子电路，分别与所述下拉节点，所述第二电源端和所述上拉节点连接，用于在所述下拉节点的控制下，向所述上拉节点提供所述第二电源信号；
    N个第二下拉子电路，其中第i个第二下拉子电路分别与所述下拉节点，所述第二电源端和所述第i输出端连接，用于在所述下拉节点的控制下，向所述第i输出端提供所述第二电源信号。
  12. 根据权利要求11所述的移位寄存器单元，其中，
    所述第一下拉子电路包括：第九晶体管，所述第九晶体管的栅极与所述下拉节点连接，所述第九晶体管的第一极与所述第二电源端连接，所述第九晶体管的第二极与所述上拉节点连接。
  13. 根据权利要求11所述的移位寄存器单元，其中，
    所述N个第二下拉子电路中，第i个第二下拉子电路包括：第十晶体管，所述第十晶体管的栅极与所述下拉节点连接，所述第十晶体管的第一极与所述第二电源端连接，所述第十晶体管的第二极与所述第i输出端连接。
  14. 根据权利要求1至4任一所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    放电电路，分别与放电控制端、所述下拉节点和所述第二电源端连接，用于在来自所述放电控制端的放电控制信号的控制下，向所述下拉节点提供来自所述第二电源端的第三电源信号。
  15. 一种移位寄存器单元的驱动方法，所述移位寄存器单元包括：输入电路、下拉控制电路、下拉电路和N个输出电路，所述N为大于或等于2的整数；
    所述方法包括：
    在充电阶段中，第一控制信号端的第一控制信号为第一电位，第一输入信号端的输入信号为第一电位，在所述输入信号的控制下，由所述输入电路向上拉节点提供所述第一控制信号；
    在N个输出阶段中的第i输出阶段中，N个时钟信号端中第i时钟信号端的第i时钟信号为第一电位，所述上拉节点保持第一电位，在所述上拉节点的控制下，第i个输出电路第i输出端提供所述第i时钟信号，所述i为大于0且小于等于N的整数；
    在降噪阶段中，所述第一控制信号为第一电位，第一复位时钟信号端的第一复位时钟信号为第一电位，在所述第一复位时钟信号和所述第一控制信号的控制下，所述下拉控制电路向下拉节点提供来自第一电源端的第一电源信号，在所述下拉节点的控制下，所述下拉电路分别向所述上拉节点和每个输出端提供来自第二电源端的第二电源信号。
  16. 根据权利要求15所述的方法，其中，所述移位寄存器单元还包括：放电电路，所述方法还包括：
    在放电阶段中，放电控制端的放电控制信号为第一电位，第二电源端的第三电源信号为第一电位，在所述放电控制信号的控制下，所述放电电路向所述下拉节点提供所述第三电源信号，所述第三电源信号为第一电位。
  17. 一种栅极驱动电路，其中，所述栅极驱动电路包括M个级联的移位寄存器单元，所述M为大于1的整数；所述移位寄存器单元包括：
    输入电路，分别与第一输入信号端、第一控制信号端和上拉节点连接，用 于在来自所述第一输入信号端的输入信号的控制下，向所述上拉节点提供来自所述第一控制信号端的第一控制信号；
    N个输出电路，其中第i个输出电路分别与N个时钟信号端中的第i时钟信号端、所述上拉节点和N个输出端中的第i输出端连接，用于在所述上拉节点的控制下，向所述第i输出端提供来自所述第i时钟信号端的第i时钟信号，其中，所述N个输出端中每个输出端与一条栅线连接，所述N为大于或等于2的整数，所述i为大于0且小于等于N的整数；
    下拉控制电路，分别与所述第一控制信号端、第一复位时钟信号端、第一电源端、第二电源端、所述上拉节点和下拉节点连接，用于在所述第一控制信号和来自所述第一复位时钟信号端的第一复位时钟信号的控制下，向所述下拉节点提供来自所述第一电源端的第一电源信号，以及在所述上拉节点的控制下，向所述下拉节点提供来自所述第二电源端的第二电源信号；以及，
    下拉电路，分别与所述第二电源端、每个输出端、所述上拉节点和下拉节点连接，用于在所述下拉节点的控制下，分别向每个输出端和所述上拉节点提供所述第二电源信号；
    所述M个移位寄存器单元中，第j个移位寄存器单元的第N输出端与第j+1个移位寄存器单元的第一输入信号端连接，所述j为小于M的正整数。
  18. 根据权利要求17所述的栅极驱动电路，其中，所述M个移位寄存器单元包括两组移位寄存器单元，所述两组移位寄存器单元分别设置在显示面板相对的两侧。
  19. 根据权利要求18所述的栅极驱动电路，其中，在所述M个移位寄存器单元中，第2×p-1个移位寄存单元设置在所述显示面板的第一侧，第2×p个移位寄存单元设置在所述显示面板的第二侧，所述第一侧和所述第二侧为所述显示面板相对的两侧，所述p为不大于所述M/2的正整数。
  20. 一种显示装置，其中，所述显示装置包括权利要求18或19所述的栅极驱动电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802422A (zh) * 2021-01-29 2021-05-14 云谷（固安）科技有限公司 移位寄存器、栅极驱动电路和显示面板

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107564458A (zh) * 2017-10-27 2018-01-09 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN108389539B (zh) 2018-03-15 2020-06-16 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN108288460B (zh) * 2018-04-26 2021-01-26 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN108682396B (zh) * 2018-06-13 2020-05-15 北京大学深圳研究生院 移位寄存器以及栅极驱动装置
TWI688942B (zh) * 2018-06-14 2020-03-21 友達光電股份有限公司 閘極驅動裝置
CN108877721B (zh) * 2018-07-26 2020-07-24 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN109064993B (zh) * 2018-11-06 2020-01-21 合肥京东方光电科技有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN109599144B (zh) 2018-11-29 2020-12-11 合肥鑫晟光电科技有限公司 移位寄存单元、栅极驱动电路、显示装置及驱动方法
CN109410825B (zh) * 2019-01-04 2020-11-13 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路及其驱动方法和显示装置
CN112470208A (zh) * 2019-03-28 2021-03-09 京东方科技集团股份有限公司 栅极驱动单元、方法、栅极驱动电路、显示面板和装置
CN110136653B (zh) * 2019-05-29 2022-05-13 合肥京东方卓印科技有限公司 移位寄存器、栅极驱动电路及显示装置
CN114586089A (zh) * 2020-09-28 2022-06-03 京东方科技集团股份有限公司 移位寄存器及驱动方法、发光控制驱动电路、显示装置
CN113113071A (zh) * 2021-04-13 2021-07-13 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN113763866B (zh) * 2021-10-27 2023-12-22 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120038609A1 (en) * 2010-08-11 2012-02-16 Samsung Mobile Display Co., Ltd. Driver and Display Device Using the Same
US20160267871A1 (en) * 2015-03-09 2016-09-15 Samsung Display Co, Ltd. Data integrated circuit and display device including the same
CN107068077A (zh) * 2017-01-03 2017-08-18 京东方科技集团股份有限公司 阵列基板行驱动单元、装置、驱动方法及显示装置
CN107170411A (zh) * 2017-05-12 2017-09-15 京东方科技集团股份有限公司 Goa单元、goa电路、显示驱动电路和显示装置
CN107564458A (zh) * 2017-10-27 2018-01-09 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102056674B1 (ko) * 2013-06-28 2019-12-17 엘지디스플레이 주식회사 게이트 쉬프트 레지스터 및 그의 구동 방법
CN103366704B (zh) * 2013-07-10 2015-08-19 京东方科技集团股份有限公司 一种移位寄存器单元及栅极驱动电路、显示装置
CN103400558B (zh) 2013-07-31 2015-09-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN104078017B (zh) * 2014-06-23 2016-05-11 合肥京东方光电科技有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN104571710B (zh) 2015-01-21 2017-08-25 京东方科技集团股份有限公司 一种触控电路、触控面板及显示装置
CN105096865B (zh) 2015-08-06 2018-09-07 京东方科技集团股份有限公司 移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置
CN105047168B (zh) * 2015-09-01 2018-01-09 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及显示装置
CN105047172A (zh) * 2015-09-15 2015-11-11 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示屏及其驱动方法
CN105427830A (zh) * 2016-01-12 2016-03-23 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN105590612B (zh) 2016-03-22 2018-01-16 京东方科技集团股份有限公司 一种移位寄存器及驱动方法、栅极驱动电路和显示装置
CN105869566B (zh) * 2016-06-21 2019-12-03 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN106023943A (zh) * 2016-08-02 2016-10-12 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN106601175A (zh) 2017-01-09 2017-04-26 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN106991958B (zh) * 2017-06-09 2020-07-17 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN108182905B (zh) * 2018-03-27 2021-03-30 京东方科技集团股份有限公司 开关电路、控制单元、显示装置、栅极驱动电路及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120038609A1 (en) * 2010-08-11 2012-02-16 Samsung Mobile Display Co., Ltd. Driver and Display Device Using the Same
US20160267871A1 (en) * 2015-03-09 2016-09-15 Samsung Display Co, Ltd. Data integrated circuit and display device including the same
CN107068077A (zh) * 2017-01-03 2017-08-18 京东方科技集团股份有限公司 阵列基板行驱动单元、装置、驱动方法及显示装置
CN107170411A (zh) * 2017-05-12 2017-09-15 京东方科技集团股份有限公司 Goa单元、goa电路、显示驱动电路和显示装置
CN107564458A (zh) * 2017-10-27 2018-01-09 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802422A (zh) * 2021-01-29 2021-05-14 云谷（固安）科技有限公司 移位寄存器、栅极驱动电路和显示面板
CN112802422B (zh) * 2021-01-29 2022-06-10 云谷（固安）科技有限公司 移位寄存器、栅极驱动电路和显示面板
US11893922B2 (en) 2021-01-29 2024-02-06 Yungu (Gu'an) Technology Co., Ltd. Shift register, gate drive circuit and display panel

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