CN115622389A - 电荷泵电路和存储器 - Google Patents

Abstract

本公开提供了一种电荷泵电路和存储器，涉及存储器技术领域。其中，电荷泵电路包括：多级串联的电荷泵，每级电荷泵包括电压输入端、电压输出端和第一信号输入端和第二信号输入端；时钟驱动电路，包括与多级串联的电荷泵逐一对应连接的多个时钟模块，时钟模块包括第一信号输出端和第二信号输出端，第一信号输出端与第一信号输入端连接，第二信号输出端与第二信号输入端连接，时钟模块向对应的电荷泵输出时钟驱动信号，并被配置为相对相邻的前一个时钟模块延时输出时钟驱动信号，延时的相位差处于指定延时范围区间。通过本公开的技术方案，通过配置前后级电荷泵的时钟驱动信号之间产生时钟延时，在提高电荷泵的输出电压时，能够不产生额外功耗。

Description

电荷泵电路和存储器

技术领域

本公开涉及存储器技术领域，尤其涉及一种电荷泵电路和一种存储器。

背景技术

闪存(Flash)存储器的各种操作(例如，编程操作，擦除操作)需要高于电源电压的操作电压，因此通常采用电荷泵电路实现升压。

相关技术中，如图1所示的多级电荷泵电路，时钟信号Clock经过时钟模块102处理处理后输出两个反相信号Clk和Clkb，并分别输入每级电荷泵中(包括第一级电荷泵104、第二级电荷泵106和第三级电荷泵108)，输入电压Vin输入到第一级电荷泵104中，通过两个反相信号Clk和Clkb控制电荷泵，对boosting电容充放电，进而实现对输出电压Vout的升压。

在图1所示的电荷泵电路中，多级电荷泵电路中的每级使用相同的一对时钟信号Clk和Clkb，奇数级的电荷泵的第一信号输入端接收时钟信号Clk，偶数级的电荷泵的第二信号输入端接收时钟信号Clkb，偶数级的电荷泵的第一信号输入端接收时钟信号Clkb，偶数级的电荷泵的第二信号输入端接收时钟信号Clk。在不改变器件参数的情况下，如果需要进一步提高电荷泵的输出电压只能通过增加时钟信号的频率，而这种方式这会产生额外功耗。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种电荷泵电路和存储器，至少在一定程度上克服由于相关技术中在提高电荷泵的输出电压时会产生额外功耗的问题。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一个方面，提供一种电荷泵电路，包括：多级串联的电荷泵，每级所述电荷泵包括电压输入端、电压输出端和第一信号输入端和第二信号输入端；时钟驱动电路，包括与所述多级串联的电荷泵逐一对应连接的多个时钟模块，所述时钟模块包括第一信号输出端和第二信号输出端，所述第一信号输出端与所述第一信号输入端连接，所述第二信号输出端与所述第二信号输入端连接，所述时钟模块用于向对应的所述电荷泵输出时钟驱动信号；其中，所述时钟模块被配置为相对相邻的前一个所述时钟模块延时输出所述时钟驱动信号，延时的相位差大于或等于1/5个时钟周期，并小于或等于1/4时钟周期。

在本公开的一个实施例中，多个所述时钟模块包括相连的第一时钟模块和至少一个第二时钟模块，所述第一时钟模块与所述多级串联的电荷泵中的第一级电荷泵连接；所述第二时钟模块包括延时单元，所述延时单元用于将前端输入的所述时钟驱动信号延时输出，以配置所述相位差。

在本公开的一个实施例中，所述至少一个第二时钟模块与所述第一时钟模块串联，并且在所述第二时钟模块具有多个时，多个所述第二时钟模块串联，其中，每个所述第二时钟模块具有相同结构的所述延时单元，以依次配置出所述延时的相位差。

在本公开的一个实施例中，所述至少一个第二时钟模块与所述第一时钟模块并联，并且在所述第二时钟模块具有多个时，多个所述第二时钟并联，其中，每个所述第二时钟模块具有不同结构的所述延时单元，以使所述延时单元的输出相位依次增大所述延时的相位差。

在本公开的一个实施例中，所述延时单元包括：反相器链，所述反相器链的输入端与相邻的前一个所述时钟模块连接，所述反相器链的输出端用于延时输出所述时钟驱动信号；配置模块，与所述反相器链连接，用于配置所述延时的相位差。

在本公开的一个实施例中，所述配置模块包括：多个MOS管，与所述反相器链中的每个反相器逐一对应连接，所述MOS管的栅极与所述反相器的输出端对应连接，所述MOS管的源极、所述MOS管的漏极和所述MOS管的衬底都连接至源极电源电压，其中，通过调节所述源极电源电压配置所述延时的相位差。

在本公开的一个实施例中，所述反相器链包括依次串联的第一反相器、第二反相器、第三反相器和第四反相器，所述配置模块包括电阻和第一电容，所述电阻串联在所述第二反相器和所述第三反相器之间；所述第一电容的一端连接至所述第一反相器和所述第二反相器之间，所述第一电容的另一端连接至电阻和所述第三反相器之间，其中，基于所述电阻和所述第一电容配置所述延时的相位差。

在本公开的一个实施例中，所述第一时钟模块包括第五反相器、第一与非门和第二与非门，所述延时单元包括并行的第一延时单元和第二延时单元，其中，所述第五反相器的输入端和所述第一与非门的第一输入端接收原始时钟信号；所述第一与非门的第二输入端连接至所述第二与非门的输出端，所述第一与非门的输出端用于输出正向时钟驱动信号，并与相连的所述第二时钟模块的第一延时单元连接；所述第二与非门的第一输入端连接至所述第五反相器的输出端，所述第二与非门的第二输入端与所述第一与非门的输出端连接，所述第二与非门的输出端用于输出反相时钟驱动信号，并与相连的所述第二时钟模块的第二延时单元连接。

在本公开的一个实施例中，所述时钟模块还包括并行的第一缓冲器和第二缓冲器，在所述第一时钟模块中，所述第一缓冲器的输入端与所述第一与非门的输出端连接，所述第一缓冲器的输出端与所述第一级电荷泵的第一信号端连接，所述第二缓冲器的输入端与所述第二与非门的输出端连接，所述第二缓冲器的输出端与所述第一级电荷泵的第二信号端连接；在所述第二时钟模块中，所述第一缓冲器的输入端与所述第一延时单元的输出端连接，所述第一缓冲器的输出端输出所述正向时钟驱动信号；所述第二缓冲器的输入端与所述第二延时单元的输出端连接，所述第二缓冲器的输出端输出所述反相时钟驱动信号。

在本公开的一个实施例中，所述电荷泵包括第一N型MOS管、第二N型MOS管、第一P型MOS管和第二P型MOS管、第二电容和第三电容，其中，所述第一N型MOS管的源极和所述第二N型MOS管的源极与所述电压输入端连接，所述第一P型MOS管的源极和所述第二P型MOS管的源极与所述电压输入端连接；所述第一N型MOS管的漏极、所述第一P型MOS管的漏极、所述第二N型MOS管的栅极和第二P型MOS管的栅与所述第二电容的第一端连接，所述第二N型MOS管的漏极、所述第二P型MOS管的漏极、所述第一N型MOS管的栅极和所述第一P型MOS管的栅与所述第三电容的第一端连接；所述第二电容的第二端为所述第一信号输入端，所述第三电容的第二端为所述第二信号输入端。

根据本公开的另一个方面，提供一种存储器，包括上述任意一项技术方案所述的电荷泵电路。

本公开的实施例所提供的电荷泵电路方案，包括多级串联的电荷泵，每个电荷泵对应连接有提供时钟驱动信号的时钟模块，沿电荷转移方向，每个时钟模块输出的时钟驱动信号被配置为相对于前一时钟模块输出的时钟驱动信号产生时钟延时，以通过时钟延时延长对每个电荷泵中的电容充电的时长，进而能够提升电荷泵之间电荷传递的效率，进一步地，通过将时钟延时限定在指定的延时范围内，能够保证电荷在每一级电荷泵之间的传递性能，从而能够在不提高时钟驱动信号的时钟频率以及不增大电荷泵电容的前提下，提高电荷泵电路的输出电压和输出电流，也就是说，通过配置前后级电荷泵的时钟驱动信号之间产生时钟延时，在提高电荷泵的输出电压时，能够不产生额外功耗。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出相关技术中电荷泵电路的结构示意图；

图2示出本公开实施例中一种电荷泵电路中的多级串联的电荷泵的结构示意图；

图3示出本公开实施例中一种电荷泵电路中的时钟驱动电路的示意图；

图4示出本公开实施例中一种电荷泵电路中的时钟驱动电路的结构示意图；

图5示出本公开实施例中一种电荷泵电路中的时钟驱动电路中的延时单元的示意图；

图6示出本公开实施例中另一种电荷泵电路中的时钟驱动电路中的延时单元的示意图；

图7示出本公开实施例中另一种电荷泵电路中的多级串联的电荷泵的结构示意图；

图8示出相关技术中的电荷泵电路与本公开中的电荷泵电路中的传输信号曲线对比示意图；

图9示出本公开实施例中电荷泵的输出电压和输出电流的关系曲线图。

图10示出相关技术中的电荷泵电路与本公开中的电荷泵电路中的输出电流的对比示意图。

其中，图1至图6中的附图标记说明如下：

102时钟模块，104第一级电荷泵，106第二级电荷泵，108第三级电荷泵，20多级串联的电荷泵，30时钟驱动电路，clk第一信号输出端，clkb第二信号输出端，302第一时钟模块，304第二时钟模块，U1第一与非门，U2第一与非门，3042第一延时单元，3044第二延时单元，X1第一反相器，X2第二反相器，X3第三反相器，X4第四反相器，X5第五反相器。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

为了便于理解，下面首先对本申请涉及到的几个名词进行解释。

电荷泵(charge pump)是一种DC-DC变换器(DC-DC converter)，采用电容为储能元件。本申请实施例提供的方案涉及电荷泵电路以及时钟信号处理等技术，具体通过如下实施例进行说明。

根据本公开的一个实施例的电荷泵电路，包括多级串联的电荷泵20和时钟驱动电路30。

在多级串联的电荷泵20中，每级电荷泵包括电压输入端、电压输出端和第一信号输入端和第二信号输入端。

其中，多级电荷泵具体为2级或2级以上，并且多级串联的电荷泵至少包括第一级电荷泵和末级电荷泵，第一级电荷泵的电压输入端用于接收初始电压，末级电荷泵的电压输出端用于输出目标电压。

具体地，如图2所示，多级串联的电荷泵包括第一级电荷泵、第二级电荷泵和末级电荷泵，第一级电荷泵包括第一N型MOS管MN1、第二N型MOS管MN2、第一P型MOS管MP1和第二P型MOS管MP2、第二电容Cb1和第三电容Cb2，其中，第一N型MOS管MN1的源极和第二N型MOS管MN2的源极与电压输入端连接，第一P型MOS管MP1的源极和第二P型MOS管MP2的源极与电压输入端连接；第一N型MOS管MN1的漏极、第一P型MOS管MP1的漏极、第二N型MOS管MN2的栅极和第二P型MOS管MP2的栅与第二电容Cb1的第一端连接，第二N型MOS管MN2的漏极、第二P型MOS管MP2的漏极、第一N型MOS管MN1的栅极和第一P型MOS管MP1的栅与第三电容Cb2的第一端连接；第二电容Cb1的第二端为第一信号输入端，第三电容Cb2的第二端为第二信号输入端。

第二级电荷泵包括第一N型MOS管MN3、第二N型MOS管MN4、第一P型MOS管MP3和第二P型MOS管MP4、第二电容Cb1和第三电容Cb2，其中，第一N型MOS管MN3的源极和第二N型MOS管MN4的源极与电压输入端连接，第一P型MOS管MP3的源极和第二P型MOS管MP4的源极与电压输入端连接；第一N型MOS管MN3的漏极、第一P型MOS管MP3的漏极、第二N型MOS管MN4的栅极和第二P型MOS管MP4的栅与第二电容Cb1的第一端连接，第二N型MOS管MN4的漏极、第二P型MOS管MP4的漏极、第一N型MOS管MN3的栅极和第一P型MOS管MP3的栅与第三电容Cb2的第一端连接；第二电容Cb1的第二端为第一信号输入端，第三电容Cb2的第二端为第二信号输入端。

末级电荷泵包括第一N型MOS管MN5、第二N型MOS管MN6、第一P型MOS管MP5和第二P型MOS管MP6、第二电容Cb1和第三电容Cb2，其中，第一N型MOS管MN5的源极和第二N型MOS管MN6的源极与电压输入端连接，第一P型MOS管MP5的源极和第二P型MOS管MP6的源极与电压输入端连接；第一N型MOS管MN5的漏极、第一P型MOS管MP5的漏极、第二N型MOS管MN6的栅极和第二P型MOS管MP6的栅与第二电容Cb1的第一端连接，第二N型MOS管MN6的漏极、第二P型MOS管MP6的漏极、第一N型MOS管MN5的栅极和第一P型MOS管MP5的栅与第三电容Cb2的第一端连接；第二电容Cb1的第二端为第一信号输入端，第三电容Cb2的第二端为第二信号输入端。

时钟驱动电路30包括与多级串联的电荷泵逐一对应连接的多个时钟模块，每个时钟模块包括第一信号输出端clk和第二信号输出端clkb，第一信号输出端与对应电荷泵的第一信号输入端连接，第二信号输出端与对应电荷泵的第二信号输入端连接，时钟模块用于向对应的电荷泵输出时钟驱动信号。每个时钟模块提供的一对时钟信号是反相的时钟信号，即每个时钟模块提供的一对时钟信号的相位差为半个周期，即180度。多个时钟模块的时钟信号具有相同的周期和占空比，例如50％的占空比。相邻两个时钟模块的对应时钟信号具有延时，相位差大于或等于1/5个时钟周期，并小于或等于1/4时钟周期。

本领域的技术人员能够理解的是，时钟驱动电路中的多个时钟模块可以为具有两两连接关系的一体结构的电路，也可以为多个时钟模块相互独立的分体结构的电路。

在一些实施例中，时钟驱动电路的多个时钟模块级联设置，多个时钟模块与多级电荷泵逐一对应设置。前一级时钟模块输出的时钟信号作为下一级时钟模块的输入信号。例如，第一级时钟模块接收振荡器产生的原始时钟信号Clock，产生时钟驱动信号Clk0和Clk0b，第二级时钟模块接收时钟驱动信号Clk0和Clk0b，产生时钟驱动信号Clk1和Clk1b。

具体地，如图3所示，多级串联的电荷泵包括第一级电荷泵、第二级电荷泵和第三电荷泵(末级电荷泵)，对应的时钟驱动电路30包括第一时钟模块302、第二时钟模块304a和第二时钟模块304b。时钟模块被配置为相对前一级时钟模块延时输出时钟驱动信号，延时的相位差大于或等于1/5个时钟周期，并小于或等于1/4时钟周期。

例如，第二时钟模块304a的驱动信号Clk1比第一时钟模块302的时钟驱动信号Clk0延迟预定相位差，第二时钟模块304a的驱动信号Clkb1比第一时钟模块302的时钟驱动信号Clkb0延迟预定相位差，预定相位差大于或等于1/5个时钟周期，并小于或等于1/4时钟周期。通过限定大于或等于1/5个时钟周期，并小于或等于1/4时钟周期的延时范围，该延时范围的限定能够保证电荷泵电路具有较优的转移性能。

另外，本领域的技术人员还能够理解的是，在时钟电路中具有两个以上的时钟模块时，相对相邻的前一个时钟模块延时输出时钟驱动信号，可以只有一组相邻的时钟模块具有时钟延时，也可以为沿电荷转移方向相邻的时钟模块之间一次产生时钟延时，优选第二种。

在该实施例中，在多级串联的电荷泵电路中，每个电荷泵对应连接有提供时钟驱动信号的时钟模块，沿电荷转移方向，每个时钟模块输出的时钟驱动信号被配置为相对于前一时钟模块输出的时钟驱动信号产生时钟延时，以通过时钟延时延长对每个电荷泵中的电容充电的时长，进而能够提升电荷泵之间电荷传递的效率，进一步地，通过将时钟延时限定在指定的延时范围内，能够保证电荷在每一级电荷泵之间的传递性能，从而能够在不提高时钟驱动信号的时钟频率以及不增大电荷泵电容的前提下，提高电荷泵电路的输出电压和输出电流，也就是说，通过配置前后级电荷泵的时钟驱动信号之间产生时钟延时，在提高电荷泵的输出电压时，能够不产生额外功耗。

在本公开的一个实施例中，多个时钟模块包括相连的第一时钟模块302和至少一个第二时钟模块，第一时钟模块302与多级串联的电荷泵中的第一级电荷泵连接；第二时钟模块包括延时单元，延时单元用于将输入的时钟驱动信号延时输出，以配置相位差。

在该实施例中，通过在除与第一级电荷泵连接的第一时钟模块之外的其它第二时钟模块中设置延时单元，以通过延时单元调节输出的时钟驱动信号的时序，实现相对于前一时钟模块输出延时的时钟驱动模块，进而实现通过设置延时单元输出相对延时的时钟驱动信号，以基于相对延时的时钟驱动信号控制对电荷泵中的电容即第二电容和第三电容充放电，从而在不增加电路功耗的前提下，得到更大的输出电压。

在本公开的一个实施例中，作为时钟电路的一种设置方式，如图3所示，在时钟电路中，至少一个第二时钟模块与第一时钟模块302串联，并且在第二时钟模块具有多个时，多个第二时钟模块304串联，其中，每个第二时钟模块具有相同结构的延时单元，以依次配置出延时的相位差。

在该实施例中，时钟电路中的多个时钟模块串联设置，通过在与非第一级的电荷泵相连的第二时钟模块中设置相同的延时单元，以实现下一时钟模块相对上一时钟模块均能够产生相同的延时相位差，一方面，该时钟电路的配置方式简单可靠，设置成本低，另一方面，也有利于保证相邻的两个电荷泵之间电荷的传递性能。

具体的，时钟模块分别输出第一信号和第二信号，第一信号和第二信号为反相的时钟信号，前一时钟模块的第一信号输出端连接至后一时钟模块的第一信号输入端，前一时钟模块的第二信号输出端连接至后一时钟模块的第二信号输入端。

如图4所示，第一时钟模块302和后续的多个第二时钟模块304串联设置。

在一些实施例中，时钟电路包括第一时钟模块和多个第二时钟模块，多个第二时钟并联，多个第二时钟模块的输入端都连接第一时钟模块的输出端。其中，每个第二时钟模块具有不同延时的延时单元，以使多个第二时钟模块的输出具有不同延迟的时钟驱动信号。例如，时钟电路包括两个并联的第二时钟模块，其中一个第二时钟模块输出具有预定延迟的时钟驱动信号，另一个第二时钟模块输出具有2倍预定延迟的时钟驱动信号，预定延迟为大于或等于1/5个时钟周期，并小于或等于1/4时钟周期。

在该实施例中，时钟电路中的多个时钟模块还可以并联设置，通过在与非第一级的电荷泵相连的第二时钟模块中设置具有不同延迟的延时单元，也能够实现下一时钟模块相对上一时钟模块均能够产生相同的延时相位差，该时钟电路的配置方式更加灵活。

在本公开的一个实施例中，延时单元包括多个反相器和配置模块，多个反相器组成反相器链。配置模块例如包括多个电容。配置模块还可以是由电阻和电容组成的RC延迟电路。

具体的，反相器链的输入端与相邻的前一个时钟模块连接，反相器链的输出端用于延时输出时钟驱动信号，配置模块与反相器链连接，用于配置延时的相位差。

在一些实施例中，电容通过MOS管实现，MOS管的源极，漏极和衬底都连接低电平电压Vss，例如接地。如图5所示，第二时钟模块304a包括第一延时单元3042和第二延时单元3044。以第一延时单元3042为例，第一延时单元3042中包括n个反相器，即反相器X1至反相器Xn，相应地，还设置有n个MOS管，即MOS1至MOSn，具体地，MOS管的栅极与反相器的输出端对应连接，MOS管的源极、MOS管的漏极和MOS管的衬底都连接至低电平电压Vss。

具体地，在多个MOS管中，P型MOS管和N型MOS管交替设置，一方面，该延时单元有利于保证配置延时的相位差的可靠性，另一方面，时钟驱动信号的延时相位差具有可调性，因此在延时范围区间内能够灵活配置具体的延时的相位差。

而在延时单元的另一种可实施的结构中，如图6所示，将反相器链设置为包括依次串联的第一反相器X1、第二反相器X2、第三反相器X3和第四反相器X4的结构，相应地，与其适配的配置模块包括：电阻R和第一电容C，电阻R串联在第二反相器X2和第三反相器X3之间；第一电容C的一端连接至第一反相器X1X和第二反相器X2之间，第一电容C的另一端连接至电阻R和第三反相器X3之间，其中，基于电阻R和第一电容C配置延时的相位差。

在该实施例中，通过电阻和第一电容配合，构造反相器链的配置模块，延时的相位差由电阻和第一电容生成的时间常数T决定，其中，T＝RC，因此，电阻和第一电容的值越大，时钟驱动信号的延时时间越长，该延时模块的设置方式，结构相对简单，制备成本低，并且只要电阻和第一电容确定之后，延时相位差也就随之确定。

在本公开的一个实施例中，如图4所示，第一时钟模块302接收原始时钟信号Clock，产生两个非交叠的反相信号clk0和clk0b。第一时钟模块可以不包括前述的延时单元。具体地，第一时钟模块302包括第五反相器X5、第一与非门U1和第二与非门U2。第五反相器X5的输入端和第一与非门U1的第一输入端接收原始时钟信号Clock；第一与非门U1的第二输入端连接至第二与非门U2的输出端；第二与非门U2的第一输入端连接至第五反相器X5的输出端，第二与非门U2的第二输入端与第一与非门U1的输出端连接。第一与非门U1的输出端连接缓冲器，缓冲器输出时钟驱动信号clk0。第二与非门U2的输出端连接缓冲器，缓冲器输出时钟驱动信号clk0b。或者，第一与非门U1的输出端连接反相器，反相器输出时钟驱动信号clk0b。第二与非门U2的输出端连接反相器，反相器输出时钟驱动信号clk0。时钟驱动信号clk0和clk0b提供到第一级电荷泵。第二时钟模块302a包括第一延时单元3042和第二延时单元3044。第一延时单元3042的输入端连接第一与非门U1的输出端，第二延时单元3044的输入端连接第二与非门U2的输出端。第二时钟模块302a的第一延时单元3042的输出端连接第二时钟模块304b的第一延时单元3042的输入端，第二时钟模块302a的第二延时单元3044的输出端连接第二时钟模块304b的第二延时单元3044的输入端。

在该实施例中，通过设置第一时钟模块302，第一时钟模块302的输入端接收原始时钟信号，原始时钟信号分为两路，一路输入至第一与非门U1，另一路经过第五反相器X5实现相位翻转后输入到第二与非门U2，然后分别输出两路反相的时钟驱动信号。

如图4所示，时钟驱动信号clk0和clk0b输入至第二时钟模块304a中，以分别经过对应的第一延时单元3042和第二延时单元3044实现相位延时输出。

下面结合图7至图10进一步描述本公开的实施例的电荷泵电路的改进效果。

如图7所示，电荷泵电路包括两级的电荷泵，第一级电荷泵包括第一N型MOS管MN1、第二N型MOS管MN2、第一P型MOS管MP1和第二P型MOS管MP2、第二电容Cb1和第三电容Cb2，其中，第一N型MOS管MN1的源极和第二N型MOS管MN2的源极与电压输入端连接，第一P型MOS管MP1的源极和第二P型MOS管MP2的源极与电压输入端连接；第一N型MOS管MN1的漏极、第一P型MOS管MP1的漏极、第二N型MOS管MN2的栅极和第二P型MOS管MP2的栅与第二电容Cb1的第一端连接，并将连接点记为A点，第二N型MOS管MN2的漏极、第二P型MOS管MP2的漏极、第一N型MOS管MN1的栅极和第一P型MOS管MP1的栅极与第三电容Cb2的第一端连接，并将连接点记为B点；第二电容Cb1的第二端为第一信号输入端，接收Clk0b信号，第三电容Cb2的第二端接收Clk0信号，第二电容Cb1和第三电容Cb2通过接收反相的时钟驱动信号Clk0和Clk0b，实现第一级电荷泵的充放电。

第一级电荷泵和第二级电荷泵的连接点记为C点，第二级电荷泵包括第一N型MOS管MN3、第二N型MOS管MN4、第一P型MOS管MP3和第二P型MOS管MP4、第二电容Cb3和第三电容Cb4，其中，第一N型MOS管MN3的源极和第二N型MOS管MN4的源极与电压输入端连接，第一P型MOS管MP3的源极和第二P型MOS管MP4的源极与电压输入端连接；第一N型MOS管MN3的漏极、第一P型MOS管MP3的漏极、第二N型MOS管MN4的栅极和第二P型MOS管MP4的栅与第二电容Cb1的第一端连接，并将连接点记为D点，第二N型MOS管MN4的漏极、第二P型MOS管MP4的漏极、第一N型MOS管MN3的栅极和第一P型MOS管MP3的栅极与第三电容Cb2的第一端连接，并将连接点记为E点；第二电容Cb3的第二端为第一信号输入端，接收Clk1信号，第三电容Cb4的第二端为第二信号输入端，接收Clk1b信号。

如图7所示，在Clk0b为低电平时，MN2和MP1导通，电荷从Vin传输至第二电容Cb1，而由于第二级电荷泵的Clk1信号和Clk1b信号相对Clk0信号和Clk0b信号存在相位延迟，因此在两个电荷泵的连接处C点具有较大的电压波动，即在C点进行电荷堆积，如图8所示，波形图组1示出了相关技术中的时钟驱动信号和电荷泵电路中各标记点的电压示意图，波形图组2示出了本公开中的时钟驱动信号和电荷泵电路中各标记点的电压示意图，如波形图组1所示，Clk0’信号和Clk1’信号相位相同，Clk0b’信号和Clk1b’信号相位相同，如波形图组2所示，Clk1信号相对于Clk0信号具有相位延迟，由于在C点进行电荷堆积，因此波形图组2中的D点和E点相对波形图组1中的D点和E点得到更大的电压值，相应地，在电压输出的F点，波形图组2相对波形图组1，输出的电压提高了ΔV，从而在不调整电容参数，不增加时钟频率的前提下，实现了更高的电压输出。

由图9可知，电荷泵的输出电压和输出电流成反比的线性关系。因此在输出电流值不变的情况下，本公开使用的电荷泵电路能够提高输出电压，或者说，在输出电压值不变的情况下，本公开使用的电荷泵电路能够提高输出电流。

如图10所示，当前曲线为相关技术中的电荷泵电路的输出电流曲线，目标曲线为本公开使用的电荷泵电路的输出电流曲线，在输出电流I不变的情况下，本公开使用的电荷泵电路能够降低时钟驱动信号的时钟频率。

根据本公开的实施例的存储器，包括上述任意一项实施例所述的电荷泵电路。存储器例如是非易失性存储器，例如闪存。闪存包括NAND闪存，NOR闪存。电荷泵电路用于为存储器提供各种操作中使用的电压，例如编程操作中施加到字线的编程电压，擦除操作中施加到衬底的擦除电压。

本公开提供的电荷泵电路和存储器，电荷泵电路包括多级串联的电荷泵，每个电荷泵对应连接有提供时钟驱动信号的时钟模块，沿电荷转移方向，每个时钟模块输出的时钟驱动信号被配置为相对于前一时钟模块输出的时钟驱动信号产生时钟延时，以通过时钟延时延长对每个电荷泵中的电容充电的时长，进而能够提升电荷泵之间电荷传递的效率，进一步地，通过将时钟延时限定在指定的延时范围内，能够保证电荷在每一级电荷泵之间的传递性能，从而能够在不提高时钟驱动信号的时钟频率以及不增大电荷泵电容的前提下，提高电荷泵电路的输出电压和输出电流，也就是说，通过配置前后级电荷泵的时钟驱动信号之间产生时钟延时，提高了电荷泵电路的驱动能力，进而能够提升使用该电荷泵电路的存储器的性能。

在本申请中，术语“第一”、“第二”、“第三”仅用于描述的目的，而不能理解为指示或暗示相对重要性；术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

本申请的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或单元必须具有特定的方向、以特定的方位构造和操作，因此，不能理解为对本申请的限制。

在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (11)

1.一种电荷泵电路，其特征在于，包括：

多级串联的电荷泵，每级所述电荷泵包括电压输入端、电压输出端和第一信号输入端和第二信号输入端；

时钟驱动电路，包括与所述多级串联的电荷泵逐一对应连接的多个时钟模块，所述时钟模块包括第一信号输出端和第二信号输出端，所述第一信号输出端与所述第一信号输入端连接，所述第二信号输出端与所述第二信号输入端连接，所述时钟模块用于向对应的所述电荷泵输出时钟驱动信号；

其中，所述时钟模块被配置为相对相邻的前一个所述时钟模块延时输出所述时钟驱动信号，延时的相位差大于或等于1/5个时钟周期，并小于或等于1/4时钟周期。

2.根据权利要求1所述的电荷泵电路，其特征在于，

多个所述时钟模块包括相连的第一时钟模块和至少一个第二时钟模块，所述第一时钟模块与所述多级串联的电荷泵中的第一级电荷泵连接；

所述第二时钟模块包括延时单元，所述延时单元用于将前端输入的所述时钟驱动信号延时输出，以配置所述相位差。

3.根据权利要求2所述的电荷泵电路，其特征在于，

所述至少一个第二时钟模块与所述第一时钟模块串联，并且在所述第二时钟模块具有多个时，多个所述第二时钟模块串联，

其中，每个所述第二时钟模块具有相同结构的所述延时单元，以依次配置出所述延时的相位差。

4.根据权利要求2所述的电荷泵电路，其特征在于，

所述至少一个第二时钟模块与所述第一时钟模块并联，并且在所述第二时钟模块具有多个时，多个所述第二时钟并联，

其中，每个所述第二时钟模块具有不同结构的所述延时单元，以使所述延时单元的输出相位依次增大所述延时的相位差。

5.根据权利要求3或4所述的电荷泵电路，其特征在于，所述延时单元包括：

反相器链，所述反相器链的输入端与相邻的前一个所述时钟模块连接，所述反相器链的输出端用于延时输出所述时钟驱动信号；

配置模块，与所述反相器链连接，用于配置所述延时的相位差。

6.根据权利要求5所述的电荷泵电路，其特征在于，所述配置模块包括：

多个MOS管，与所述反相器链中的每个反相器逐一对应连接，所述MOS管的栅极与所述反相器的输出端对应连接，所述MOS管的源极、所述MOS管的漏极和所述MOS管的衬底都连接至源极电源电压，

其中，通过调节所述源极电源电压配置所述延时的相位差。

7.根据权利要求5所述的电荷泵电路，其特征在于，所述反相器链包括依次串联的第一反相器、第二反相器、第三反相器和第四反相器，所述配置模块包括电阻和第一电容，

所述电阻串联在所述第二反相器和所述第三反相器之间；

所述第一电容的一端连接至所述第一反相器和所述第二反相器之间，所述第一电容的另一端连接至电阻和所述第三反相器之间，

其中，基于所述电阻和所述第一电容配置所述延时的相位差。

8.根据权利要求2至4中任一项所述的电荷泵电路，其特征在于，所述第一时钟模块包括第五反相器、第一与非门和第二与非门，所述延时单元包括并行的第一延时单元和第二延时单元，其中，

所述第五反相器的输入端和所述第一与非门的第一输入端接收原始时钟信号；

所述第一与非门的第二输入端连接至所述第二与非门的输出端，所述第一与非门的输出端用于输出正向时钟驱动信号，并与相连的所述第二时钟模块的第一延时单元连接；

所述第一与非门的第一输入端连接至所述第五反相器的输出端，所述第二与非门的第二输入端与所述第一与非门的输出端连接，所述第二与非门的输出端用于输出反相时钟驱动信号，并与相连的所述第二时钟模块的第二延时单元连接。

9.根据权利要求8所述的电荷泵电路，其特征在于，所述时钟模块还包括并行的第一缓冲器和第二缓冲器，

在所述第一时钟模块中，所述第一缓冲器的输入端与所述第一与非门的输出端连接，所述第一缓冲器的输出端与所述第一级电荷泵的第一信号端连接，所述第二缓冲器的输入端与所述第二与非门的输出端连接，所述第二缓冲器的输出端与所述第一级电荷泵的第二信号端连接；

在所述第二时钟模块中，所述第一缓冲器的输入端与所述第一延时单元的输出端连接，所述第一缓冲器的输出端输出所述正向时钟驱动信号；

所述第二缓冲器的输入端与所述第二延时单元的输出端连接，所述第二缓冲器的输出端输出所述反相时钟驱动信号。

10.根据权利要求1至4中任一项所述的电荷泵电路，其特征在于，所述电荷泵包括第一N型MOS管、第二N型MOS管、第一P型MOS管和第二P型MOS管、第二电容和第三电容，其中，

所述第一N型MOS管的源极和所述第二N型MOS管的源极与所述电压输入端连接，所述第一P型MOS管的源极和所述第二P型MOS管的源极与所述电压输入端连接；

所述第一N型MOS管的漏极、所述第一P型MOS管的漏极、所述第二N型MOS管的栅极和第二P型MOS管的栅与所述第二电容的第一端连接，所述第二N型MOS管的漏极、所述第二P型MOS管的漏极、所述第一N型MOS管的栅极和所述第一P型MOS管的栅与所述第三电容的第一端连接；

所述第二电容的第二端为所述第一信号输入端，所述第三电容的第二端为所述第二信号输入端。

11.一种存储器，其特征在于，包括：

如权利要求1至10中任一项所述的电荷泵电路。

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