WO2002045174A1 - Dispositif a semi-conducteur - Google Patents

Dispositif a semi-conducteur Download PDF

Info

Publication number
WO2002045174A1
WO2002045174A1 PCT/JP2001/010267 JP0110267W WO0245174A1 WO 2002045174 A1 WO2002045174 A1 WO 2002045174A1 JP 0110267 W JP0110267 W JP 0110267W WO 0245174 A1 WO0245174 A1 WO 0245174A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
well
bias voltage
substrate
conductor
Prior art date
Application number
PCT/JP2001/010267
Other languages
English (en)
French (fr)
Inventor
Koichi Matsumoto
Original Assignee
Sony Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corporation filed Critical Sony Corporation
Publication of WO2002045174A1 publication Critical patent/WO2002045174A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021—Modifications of threshold
    • H03K19/0027—Modifications of threshold in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Definitions

  • the present invention provides a MOS-type semiconductor device formed using an SOI substrate, which controls a threshold voltage by applying a bias voltage to a supporting substrate below a buried oxide film, thereby reducing the operating speed and power consumption of a transistor.
  • the power supply voltage has been declining, and the effect of the threshold voltage of the transistor on the operating speed of the transistor and the off-state leakage current has been increasing. That is, as the threshold voltage increases, the leakage current in the off state decreases, and the power consumption also decreases, but the operating speed of the transistor decreases. Conversely, as the threshold voltage decreases, the operating speed of the transistor increases. However, the leakage current during off increases, and the power consumption increases.
  • the pulsing process in which the source and drain regions are formed on the surface of the Si wafer, involves controlling the threshold.
  • a method using the substrate bias effect has been studied.
  • the leakage current in the reverse direction will increase due to the PN junction between the source and drain regions and the substrate, and holes generated by impactionization will occur. Accumulates on the substrate and changes the substrate potential.
  • an object of the present invention is to adjust a threshold voltage to a predetermined value in a MOS type semiconductor device, reduce a leakage current without lowering a transistor operating speed, and reduce power consumption.
  • the present inventor has provided a conductor in a support substrate under an insulating layer (so-called buried oxide film), and applied a bias voltage to the conductor.
  • a bias voltage to the conductor.
  • the conductor and the source and drain regions are insulated from each other by the buried oxide film, which causes problems such as an increase in the leakage current in the reverse direction as in the case where the substrate bias effect is used in the park process.
  • an oscillator is formed in the MS semiconductor device, the signal formed by the oscillator is compared with a reference signal input from the outside, and the bias voltage is determined based on the difference between the two signals. It was found that by setting, the threshold voltage could be optimized to any value.
  • the present invention relates to a MOS-type semiconductor device formed using an SOI substrate in which a support substrate, an insulating layer, and a semiconductor layer are sequentially laminated, and has a conductor under the insulating layer;
  • the signal formed by the internal oscillator is compared with a reference signal input from the outside, and
  • a semiconductor device having a threshold control circuit for applying a bias voltage to a conductor based on a difference between the two signals.
  • FIGS. 1A to 1B are a schematic top view (FIG. 1A) and a cross-sectional view (FIG. 1B) of an embodiment of the present invention.
  • FIG. 2 is a schematic sectional view of another embodiment of the present invention.
  • FIG. 3 is a block diagram of a threshold control circuit.
  • FIG. 4 is a diagram showing the relationship between the bias voltage and the threshold voltage.
  • FIGS. 1A and 1B are schematic top views of an embodiment of the present invention in which the present invention is applied to an S ⁇ I type MOS semiconductor device in which a fully depleted CMOS (Complementary MOS) transistor is formed.
  • Fig. 1 Fig. 1A
  • sectional view Fig. 1B
  • an SOI semiconductor device is a semiconductor device formed using an SII substrate in which a support substrate, an insulating layer (buried oxide film), and a semiconductor layer (SOI layer) made of single-crystal Si are sequentially stacked. It is known that complete isolation between elements is facilitated, and that soft latch and latch-up specific to CMOS transistors can be suppressed.
  • the SOI layer is thinned to about 100 nm or less, and the impurity concentration of the channel formed in the SOI layer immediately below the gate electrode is controlled to a relatively low state, so that SO 0 I layer
  • the full depletion type transistor which is almost depleted, has excellent characteristics such as a reduction in the diffusion layer capacitance 'and a sharp rise in the drain current in the subthreshold region. It is expected to be applied to portable devices.
  • the MIS semiconductor device 1 of FIGS. 1A and 1B is a MIS semiconductor device composed of such a fully depleted CMOS transistor to which the configuration of the present invention is applied. It is preferable to apply the structure of the present invention to a semiconductor device having such a structure, because the threshold voltage can be more effectively controlled by applying a bias voltage.
  • the MS type semiconductor device 1 shown in FIGS. 1A and 1B has a P-type semiconductor as a conductor in a support substrate 3 below a buried oxide film 2 so that a bias voltage V sub1 V sub2 can be applied.
  • PWL P-well
  • NWL N-well
  • the terminal 4 for applying the bias voltage from the P-well (PWL) and N-well (NWL) is drawn to the upper surface. It is different from the semiconductor device, and is designed so that predetermined bias voltages Vsubl and Vsub2 can be applied between terminal 4 derived from P-well (PWL) or N-well (NWL) and ground line LV0. The difference is that a threshold control circuit is provided between them.
  • a PMOS transistor composed of a source region S and a drain region D formed from the SOI layer 5 on the buried oxide film 2 and a gate electrode 7 provided thereon with a gate oxide film 6 interposed therebetween.
  • the NMOS transistor is configured in the same manner as a known fully depleted S0I type CMOS type semiconductor device.
  • An interlayer insulating film 8 is provided on the PMOS transistor and the NM0S transistor.
  • a power supply line LVdd and a ground line LV0 are provided thereon. In the drawing, the wiring formed in the interlayer insulating film 8 is omitted.
  • a MOS type semiconductor device 1 for example, element isolation is performed on an SII substrate by a SIMOX (Separation by Implanted Oxygen) method by a torch method or the like, and a P-well (PWL) is formed by ion implantation through a buried oxide film 2.
  • P-well P-well
  • NWL N-well
  • a gate oxide film 6 is formed by thermal oxidation of the surface of the SOI layer 5, and a gate electrode 7 is formed thereon.
  • the LDD region, the source region S, and the drain region D are formed by ion implantation using the mask 7 as a mask, the inter-layer insulating film 8 is laminated, and each wiring and terminal 4 are formed.
  • the P-well (PWL) and the N-well (NWL) change the bias voltages V sub1 and V sub2 applied thereto. It is preferable to set the impurity polarity so that the accumulation layer (Accumulation) is formed according to the value.
  • the support substrate 3 is grounded, it is preferable to adopt a triple-well structure as shown in FIG.
  • the gate electrode 8 may be made of N-type or P-type polysilicon, or a refractory metal such as W or Ti or a refractory intermetallic compound such as TiN whose work function is near the mid-gap of Si. preferable.
  • each of the rows of P ⁇ (PWL) and N ⁇ (NWL) It is preferable to apply the bias voltages V subl and V sub2 simultaneously.
  • FIG. 3 is a block diagram of a threshold control circuit used in the MOS semiconductor device shown in FIGS. 1A and 1B.
  • This threshold control circuit is an application of a well-known AFC (automatic frequency control) circuit, and generates a signal based on a drive current of an arbitrary NMOS transistor or a PMOS transistor in a semiconductor device.
  • a ring oscillator oscillator
  • a frequency divider that passes through the oscillation frequency of the ring oscillator
  • a signal f (soi) from the frequency divider and a reference signal f (ref) with a constant frequency from the outside are input.
  • It consists of a phase detector, a charge pumping circuit that can apply a bias voltage higher than the power supply voltage, and a low-pass filter.
  • Fig. 4 when the relationship between the bias voltage Vsub and the threshold voltage Vth is simulated for a fully depleted NMOS transistor, the results shown in Fig. 4 are obtained.
  • the dotted line is a diagram showing the relationship between the bias voltage Vsub and the threshold voltage Vth caused by the variation in physical dimensions. In the figure, the shaded area indicates the normal operating range of the NM 0 S transistor.
  • the threshold control circuit optimizes the bias voltages VsuM and Vsub2 applied to the P-well (PWL) or the N-well (NWL) to achieve the threshold due to variations in chip manufacturing and usage environment.
  • the change in voltage V th is compensated for, and the threshold voltage V th Make sure that the normal operating range is maintained. For example, if the initial bias voltage Vsub is 0 V for an NMOS chip with a high threshold voltage V th, low leakage current, low operating speed, and thus slow signal f (SO I) (Refer to point A in Fig.
  • the phase detector detects a deviation between the signal f (SOI) and the reference signal f (ref)
  • the bias voltage applied to the NM ⁇ S chip from the charge pump circuit Vsub becomes 4 V, and the desired operating speed can be obtained (see point B in Fig. 4).
  • the phase detector does not detect a deviation between the signal f (SOI) and the reference signal f (ref). Therefore, in this case, the bias voltage applied from the charge pump circuit is maintained at 4 V.
  • the conductor in the support substrate to which the bias voltage is applied is not limited to a well formed by ion implantation in the support substrate, but may be a back gate electrode or the like formed under a buried oxide film.
  • the present invention is not limited to a fully depleted transistor having an SOI layer thickness of about 100 nm or less, and can be applied to a semiconductor device including a long channel transistor.
  • the optimum threshold voltage can be set according to the required processing speed and the like irrespective of manufacturing variations between chips and temperature changes. Leakage current can be reduced and power consumption can be reduced without lowering the operation speed of the transistor. In addition, this allows the margin of variation during design to be underestimated, thereby increasing the minimum operating speed of the chip.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

明細 半導体装置 技術分野
本発明は、 S O I基板を用いて形成された M O S型半導体装置 において、 埋め込み酸化膜下の支持基板にバイァス電圧を印加す ることにより しきい値電圧を制御し、 トランジスタの動作速度と 消費電力を最適化する技術に関する。 背景技術
最近の M〇 S型半導体装置においては、 素子寸法の微細化に伴 い高速化、 低消費電力化が進められている。
また、 電源電圧の低下が進み、 トランジスタのしきい値電圧が トランジスタの動作速度やオフ時のリーク電流に与える影響が 大きくなつている。 即ち、 しきい値電圧が高くなるとオフ時のリ —ク電流は減少し、 消費電力も低減するがトランジスタの動作速 度が遅くなり、 反対にしきい値電圧が低くなると、 トランジスタ の動作速度は速ぐなるがオフ時のリーク電流が増加し、 消費電力 が増加する。
一方、 しきい値電圧には、 チップの製品ごとにある程度のばら つきがある。 そのため、 複数のチップを用いる M O S型半導体装 置全体としては、 チップ間のばらついた動作速度のうち低い方に 合わせて設計しなくてはならないという無駄が生じている。
このような問題に対し、 S i ウェハの表面にソース領域やドレ イ ン領域を形成するパルクプロセスでは、 しきい値を制御するた めに基板バイアス効果を利用する方法が検討されている。
しかしながら、 パルクプロセスにおいて基板バイアス効果を利 用すると、 ソース領域やドレイン領域と基板とが P N接合になつ ているために逆方向のリ一ク電流が増加したり、 インパク トィォ ン化によって発生したホールが基板にたまり、基板電位を変化さ せるという問題がある。
そこで、 本発明は、 M O S型半導体装置において、 しきい値電 圧を所定の値に調整し、 トランジスタ動作速度を低下させること なく、 リ一ク電流を低減させ、 消費電力を低下させることを目的 とする。 発明の開示
本発明者は、 S O I (Si 1 icon on Insulator) 型の MO S型半 導体装置においては、 絶縁層 （所謂、 埋め込み酸化膜） 下の支持 基板内に導電体を設け、 その導電体にバイアス電圧を印加すると 導電体とソース領域やドレイン領域とが埋め込み酸化膜で絶縁 されているために、 パルクプロセスで基板バイアス効果を利用す る場合のように逆方向のリーク電流が増加するなどの問題が生 じないこと、 さらに M〇 S型半導体装置内に発振器を形成し、 そ の発振器により形成される信号と外部から入力される参照信号 とを比較し、 双方の信号の差異に基づいてバイアス電圧を設定す ると、 しきい値電圧を任意の値に最適化できることを見出した。 即ち、 本発明は、 支持基板、 絶縁層及び半導体層が順次積層さ れた S O I 基板を用いて形成された M O S型半導体装置であつ て、 絶縁層下に導電体を有し、 かつ該半導体装置内の発振器によ り形成される信号と外部から入力される参照信号とを比較し、 双 方の信号の差異に基づいてバイアス電圧を導電体に印加するし きい値制御回路を備えている半導体装置を提供する。 図面の簡単な説明
第 1 A〜： B図は、 本発明の一実施例の概略上面図 （第 1 A図） 及びその断面図 （第 1 B図） である。
第 2図は、 本発明の他の実施例の概略断面図である。
第 3図は、 しきい値制御回路のプロック構成図である。
第 4図は、 バイアス電圧としきい値電圧との関係図である。 発明を実施するための最良の形態
以下、 図面を参照しつつ、 本発明を詳細に説明する。 なお、 各 図中、 同一符号は、 同一又は同等の構成要素を表している。
第 1 A〜B図は、 完全空乏型の C MO S (Complementary M0S) トランジスタが形成されている S 〇 I 型の M O S型半導体装置 に本発明を適用した、本発明の一実施例の概略上面図（第 1 A図） 及び断面図 （第 1 B図） である。
なお、 S O I型半導体装置は、 支持基板、 絶縁層 （埋め込み酸 化膜） 及び単結晶 S i からなる半導体層 （ S O I 層） が順次積層 された S〇 I基板を用いて形成された半導体装置であり、 素子間 同士の完全分離が容易となり、 また、 ソフ トエラ一や、 C M O S型トランジスタに特有のラッチアップの抑制が可能になるこ とが知られている。
また、 S O I型半導体装置の中でも、 S O I 層を l O O n m程 度以下に薄く し、 ゲート電極の真下の S O I層中に形成されるチ ャネルの不純物濃度を比較的低い状態に制御して S 0 I 層全体 をほぼ空乏化させた完全空乏型 （Full Depletion 型） トランジ ス夕を形成したものは、 拡散層容量'の低減ゃサブスレツショルド 領域での ドレイン電流の急峻な立ち上がりなどの優れた特性を 有し、 携帯機器などへの応用が期待されている。
第 1 A〜 B図の MO S型半導体装置 1は、 このような完全空乏 型の C M O S トランジスタからなる MO S型半導体装置に本発 明の構成を適用したものであるが、 完全空乏型のトランジスタか らなる半導体装置に本発明の構成を適用すると、 バイアス電圧の 印加によってより効果的にしきい値電圧を制御することができ るので好ましい。
第 1 A〜B図の M〇 S型半導体装置 1は、 バイアス電圧 V sub 1 V sub2 を印加できるようにするために、 埋め込み酸化膜 2の下 の支持基板 3内に、 導電体として Pゥエル （ PWL ) と Nゥェル (NWL) とを有し、 Pゥエル ( P WL ) と Nゥエル (N WL ) からバイアス電圧を印加する端子 4が上面に引き出されている 点が従来の S 0 I 型半導体装置と異なっており、 また、 Pゥエル ( P WL) 又は Nゥエル （NWL) から導出された端子 4 とァー ス線 LV0 の間に、 所定のバイアス電圧 Vsubl、 Vsub2 を印加で きるように、 これらの間にしきい値制御回路が設けられている点 が異なっている。
一方、 埋め込み酸化膜 2上の S O I層 5から形成されているソ ース領域 S、 ドレイン領域 Dと、 その上にゲート酸化膜 6 を介し て設けられているゲート電極 7からなる P MO S トランジスタ あるいは N MO S トランジスタは、 公知の完全空乏型の S 0 I 型の C MO S型半導体装置と同様に構成される。 P MO S トラ ンジス夕及び N M 0 S トランジス夕上には層間絶縁膜 8が設け られ、 その上に電源配線 LVdd とアース線 LV0が設けられている なお、 図中、 層間絶縁膜 8内に形成されている配線は省略する。
このような M O S型半導体装置 1 は、 例えば、 S I M O X (Separation by Implanted Oxygen) 法による S〇 I基板にトレ ンチ法等により素子分離を行い、 埋め込み酸化膜 2 を通してィォ ン注入により Pゥエル（PWL) と Nゥエル（NWL) を形成し、 '次いで、 常法により N MO S トランジスタあるいは P MO S ト ランジス夕を形成することにより得ることができる。 即ち、 Pゥ エル （PWL) と Nゥェル （NWL) の形成後、 S O I層 5の表 面の熱酸化によりゲート酸化膜 6 を形成し、 その上にゲー ト電極 7 を形成し、 ゲー ト電極 7 をマスクとしてイオン注入することに より L D D領域、 ソース領域 S及びドレイン領域 Dを形成し、 層 間絶縁膜 8を積層し、 各配線や端子 4を形成する。
ここで、 Pゥエル （ PWL) や Nゥェル （NWL) の形成に際 しては、 Pゥエル （ PWL ) や Nゥェル （NWL ) が、 そこに印 加するバイ アス電圧 V sub 1、 V sub2 の値に従っ て蓄積層 (Accumulation) となるように、 不純物極性を設定することが好 ましい。 また、 支持基板 3がアースされる場合には、 第 2図に示 すように、 トリプルゥエル構造とすることが好ましい。
ゲート電極 8は、 N型又は P型のポリシリコン、 又は仕事関数 が S i のミツ ドギャップ付近にある W、 T i等の高融点金属や T i N等の高融点金属間化合物を用いることが好ましい。
第 1 A〜B図に示したように、 N MO Sと P MO S とが交互 に配置される C M〇 S構造においては、 Pゥエル （ P W L ) や Nゥエル（NWL)の各行にそれぞれ適当なバイアス電圧 V subl、 V sub2 を同時に印加することが好ましい。 この場合、 Pゥエル ( P WL) に印加するバイアス電圧 Vsubl と Nゥェル （NWL) に印加するバイアス電圧 Vsub2 とは、 通常、 Vsubl=— Vsub2 とすることが好ましい。
第 3図は、第 1 A〜B図の MO S型半導体装置で用いるしきい 値制御回路のブロック構成図である。 このしきい値制御回路は、 公知の A F C (自動周波数制御） 回路を応用したものであり、 半 導体装置内の任意の N MO S トランジスタ又は P MO S トラ ンジス夕の駆動電流に基づいて信号を発振する リ ングオシレー 夕（発振器）、 リングオシレー夕の発振周波数を通降する分周器、 分周器からの信号 f (soi)と、 外部からの一定周波数の参照信号 f (ref)とが入力される位相検出器 （Phase Detector)、 バイアス 電圧を電源電圧より も高い電圧で印加することを可能とするチ ャ一ジポンプ （Charge Pumping) 回路、 ローパスフィルタからな つている。
一方、 完全空乏型の N MO S トランジスタについてバイアス 電圧 V sub としきい値電圧 V th との関係をシミュレーショ ンす ると第 4図の結果が得られる。 なお、 このシミュレーショ ンの条 件は、
Figure imgf000008_0001
3. 5 / 3 0 Z l 0 0 nm、 しきい 値判定電流 = 0. 1 AZ /x mである。 また、 点線は、 物理寸法 がばらつく ことによつてできるバイアス電圧 V sub としきい値電 圧 V th との関係図である。 図中、 斜線をふした領域は N M 0 S トランジスタの正常な動作範囲である。
そこで、 しきい値制御回路では、 Pゥエル （ P W L ) あるいは Nゥエル （NWL ) に印加するバイアス電圧 VsuM、 V sub2 を 最適化することにより、 チップの製造のばらつきや使用環境によ るしきい値電圧 V th の変化を補償し、 しきい値電圧 V th がトラ ンジス夕の正常動作範囲となるようにする。 例えば、 しきい値電 圧 V th が高く、 リーク電流が少なく、 動作速度が遅く、 したが つて信号 f (SO I)が遅い N M O Sチップについて、 当初のバイァ ス電圧 V subが 0 Vである場合 （第 4図の点 A参照） に、 信号 f (SOI)と参照信号 f (ref)とのズレが位相検出器で検出されると、 チャージポンプ回路から N M〇 Sチップに印加されるバイアス 電圧 Vsubが 4 Vになり、所期の動作速度を得ることができる（第 4図の点 B参照）。 また、 所期の動作速度が得られている場合に は、 位相検出器では信号 f (SOI)と参照信号 f (ref)とのズレが検 出されない。 したがって、 この場合、 チャージポンプ回路から印 加されるバイアス電圧は、 4 Vに維持されることとなる。
本発明は、 以上説明した態様に限らず、 種々の態様をとること ができる。 例えば、 バイアス電圧を印加する支持基板内の導電体 は、 支持基板内にイオン注入により形成したゥエルに限らず、 埋 め込み酸化膜下に形成した裏面ゲート電極等としてもよい。
また、 S O I層の厚さが 1 0 0 n m程度以下の完全空乏型トラ ンジス夕に限らず、 ロングチャネルのトランジスタからなる半導 体装置にも本発明は適用することができる。
本発明の M 0 S型半導体装置によれば、 チップ間の製造のばら つきや温度変化によらず、 必要とされる処理速度等に応じて、 最 適のしきい値電圧を設定できるので、 トランジスタの動作速度を 低下させることなく、 リーク電流を低減させ、 消費電力を低下さ せることができる。 また、' これにより設計時のばらつきのマージ ンを少なく見積もることができるので、 チップの最低動作速度を 高めることができる。

Claims

請求の範囲
1 . 支持基板、 絶縁層及び半導体層が順次積層された S 0 I基板 を用いて形成された MO S型半導体装置であって、 絶縁層下に導 電体を有し、 かつ該半導体装置内の発振器により形成される信号 と外部から入力される参照信号とを比較し、 双方の信号の差異に 基づいてバイアス電圧を導電体に印加するしきい値制御回路を 備えている半導体装置。
2. 絶縁層下の導電体が、 支持基板へのイオン注入により形成さ れたゥエルからなる請求の範囲第 1項記載の半導体装置。
3. 半導体装置が支持基板に Pゥエルと Nゥエルの双方が形成さ れた C MO S (Complementary M0S) 型であり、 バイアス電圧が Pゥエルと Nゥヱルに同時に印加される請求の範囲第 1項又は 第 2項記載の半導体装置。
4. 完全空乏型の M O S型トランジスタが形成されている請求の 範囲第 1項〜第 3項のいずれかに記載の半導体装置。
5. バイアス電圧を電源電圧よりも高い電圧で印加することを可 能とするチャージポンプ回路を有する請求の範囲第 1項〜第 4 項のいずれかに記載の半導体装置。
PCT/JP2001/010267 2000-11-28 2001-11-26 Dispositif a semi-conducteur WO2002045174A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-361603 2000-11-28
JP2000361603A JP2002164544A (ja) 2000-11-28 2000-11-28 半導体装置

Publications (1)

Publication Number Publication Date
WO2002045174A1 true WO2002045174A1 (fr) 2002-06-06

Family

ID=18833010

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/010267 WO2002045174A1 (fr) 2000-11-28 2001-11-26 Dispositif a semi-conducteur

Country Status (4)

Country Link
US (1) US20030001658A1 (ja)
JP (1) JP2002164544A (ja)
TW (1) TW530417B (ja)
WO (1) WO2002045174A1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1588418A1 (de) * 2003-01-30 2005-10-26 X-FAB Semiconductor Foundries AG Soi struktur mit substratkontakten beidseits der box und herstellungs-verfahren für eine solche struktur
JP4282388B2 (ja) * 2003-06-30 2009-06-17 株式会社東芝 半導体記憶装置
JP2005251776A (ja) * 2004-03-01 2005-09-15 Renesas Technology Corp 半導体装置とその製造方法
US7129745B2 (en) * 2004-05-19 2006-10-31 Altera Corporation Apparatus and methods for adjusting performance of integrated circuits
US7348827B2 (en) * 2004-05-19 2008-03-25 Altera Corporation Apparatus and methods for adjusting performance of programmable logic devices
US20060119382A1 (en) * 2004-12-07 2006-06-08 Shumarayev Sergey Y Apparatus and methods for adjusting performance characteristics of programmable logic devices
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
US20070139098A1 (en) * 2005-12-15 2007-06-21 P.A. Semi, Inc. Wearout compensation mechanism using back bias technique
JP2007242950A (ja) * 2006-03-09 2007-09-20 Toshiba Corp 半導体記憶装置
US7923840B2 (en) * 2007-01-10 2011-04-12 International Business Machines Corporation Electrically conductive path forming below barrier oxide layer and integrated circuit
JP5078767B2 (ja) * 2008-06-16 2012-11-21 セイコーインスツル株式会社 半導体集積回路および電子機器
EP2320454A1 (en) * 2009-11-05 2011-05-11 S.O.I.Tec Silicon on Insulator Technologies Substrate holder and clipping device
US8508289B2 (en) * 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2953636B1 (fr) * 2009-12-08 2012-02-10 Soitec Silicon On Insulator Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2957193B1 (fr) * 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
FR2953641B1 (fr) * 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2955200B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
FR2955204B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2955195B1 (fr) * 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2955203B1 (fr) * 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2957186B1 (fr) * 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) * 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2378549A1 (en) 2010-04-06 2011-10-19 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
US9214400B2 (en) * 2011-08-31 2015-12-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with back gate isolation regions and method for manufacturing the same
US9054221B2 (en) * 2011-08-31 2015-06-09 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with a common back gate isolation region and method for manufacturing the same
JP5847549B2 (ja) * 2011-11-16 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置
FR2983345A1 (fr) * 2011-11-30 2013-05-31 Soitec Silicon On Insulator Grille arriere unifiee
FR2987710B1 (fr) * 2012-03-05 2017-04-28 Soitec Silicon On Insulator Architecture de table de correspondance
FR2996956B1 (fr) * 2012-10-12 2016-12-09 Commissariat Energie Atomique Circuit integre comportant des transistors avec des tensions de seuil differentes
GB2520740A (en) * 2013-11-29 2015-06-03 St Microelectronics Res & Dev Low power die
US20160035899A1 (en) * 2014-07-30 2016-02-04 Qualcomm Incorporated Biasing a silicon-on-insulator (soi) substrate to enhance a depletion region
WO2016161029A1 (en) * 2015-03-31 2016-10-06 Skyworks Solutions, Inc. Substrate bias for field-effect transistor devices
JP6889441B2 (ja) * 2017-03-10 2021-06-18 三菱重工業株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5568083A (en) * 1993-07-02 1996-10-22 Hitachi, Ltd. Semiconductor integrated circuit device having an internally produced operation voltage matched to operation speed of circuit
JPH09293789A (ja) * 1996-04-24 1997-11-11 Mitsubishi Electric Corp 半導体集積回路
JP2000243967A (ja) * 1999-02-22 2000-09-08 Sony Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5568083A (en) * 1993-07-02 1996-10-22 Hitachi, Ltd. Semiconductor integrated circuit device having an internally produced operation voltage matched to operation speed of circuit
JPH09293789A (ja) * 1996-04-24 1997-11-11 Mitsubishi Electric Corp 半導体集積回路
JP2000243967A (ja) * 1999-02-22 2000-09-08 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2002164544A (ja) 2002-06-07
TW530417B (en) 2003-05-01
US20030001658A1 (en) 2003-01-02

Similar Documents

Publication Publication Date Title
WO2002045174A1 (fr) Dispositif a semi-conducteur
US5559368A (en) Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
US6255704B1 (en) Semiconductor device and method for fabricating the same
US7259428B2 (en) Semiconductor device using SOI structure having a triple-well region
US6249027B1 (en) Partially depleted SOI device having a dedicated single body bias means
US5973364A (en) MIS semiconductor device having body-contact region
US6452232B1 (en) Semiconductor device having SOI structure and manufacturing method thereof
KR100656973B1 (ko) 반도체 장치 및 그 제조 방법
EP0661751B1 (en) Method of making a CMOS device with high and low voltage transistors
JP4954413B2 (ja) 薄いゲート酸化膜用デカップリング・キャパシタ
US5616944A (en) Diode and semiconductor device having a controlled intrinsic or low impurity concentration region between opposite conductivity type semiconductor regions
US20030122214A1 (en) High performance PD SOI tunneling-biased mosfet
US20060208323A1 (en) Dual gate dielectric thickness devices
JPH11102229A (ja) 低電圧及び低スタンバイ電流用トランジスタの選択的バイアスを有する集積回路及び関連方法
JP2003332583A (ja) 半導体装置およびその製造方法
US5945699A (en) Reduce width, differentially doped vertical JFET device
JP2006005294A (ja) 半導体装置
US5418391A (en) Semiconductor-on-insulator integrated circuit with selectively thinned channel region
JP2845493B2 (ja) 半導体装置
US7208798B2 (en) Semiconductor device with an enhancement type field effect transistor in which threshold voltage is dependent upon substrate bias voltage
JP2001298195A (ja) Ｍｏｓトランジスタ
JP2001203357A (ja) 半導体装置
JP3497853B2 (ja) 半導体装置及び半導体集積回路
JP2003197919A (ja) Ｓｏｉ構造の半導体装置
JPH0575124A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): SG US

WWE Wipo information: entry into national phase

Ref document number: 10181999

Country of ref document: US