TW530417B - Semiconductor device - Google Patents

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530417 A7 _ B7 五、發明説明) 發明之技術領域 本發明係為關於，利用超薄絕緣體上矽（s〇I)基板所形 成之金屬一氧化物一半導體（M〇S)型半導體裝置，以對埋 入氧化模下之支持基板施加偏壓以控制臨限電壓，將電晶 體之動作速度與消耗電力最佳化之技術。 先前技術 在最近的MOS形半導體裝置，伴隨著元件尺寸之細微化 而高速化、低消耗電力化被進行著。 又，電源電壓的降低被進行，使電晶體之臨限電壓對電 晶體之動作速度或關時的漏電流之影響變大。即，臨限電 •壓變大則關時的漏電流減少，消耗電力也減低，但電晶體 的動作速度會變慢，相反地，若臨限電壓變低則，雖電晶 體的動作速度會變快，但關時的漏電流增加，消耗電力會 增加。 另一方面，臨限電壓有，依晶片製品之某一程度的分 散。因此，利用複數晶片之M〇s型半導體裝置之全體，產 生須配合晶片間分散的動作速度中較低的一方設計之浪 費。 對於該問題，在矽晶圓之表面形成源極領域或汲極領域 之整批製程，為控制臨限值利用基板偏壓效果的方法被研 究。 _ 發明所欲解決之誤顳 但是，在於整批製程利用基板偏壓效果則，源極領域或 /及極領域與基板成為p N結合，因此使逆方向之漏電流增 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱)

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加才里}離子化所產生的電洞積於基板，有使基板電位變 化之問題。· 二在此，本發明係在，M〇s型半導體裝置，將其臨限電壓 «周整為所定之值’不使電晶體動作速度降低，減低漏電 流，降低消耗電力為目的。 課題之解決丰i 本發月者為，在 S〇i(sincon 〇n Insuiat〇r)型之 mqs 型半V 裝置、絕緣層（所謂，埋入氧化膜）下之支持基板 内《又導電體，對吞亥導電體施加偏壓則導電體與源極領域或 和員域被埋入氧化膜所絕緣，不會產生如整批製程利用 基板偏壓效果時之逆方向漏電流增加之問題，更在Μ 〇 s型 半導體裝置内形成震盪器，將由該震盪器所形成之訊號與 由外部輸入之參考ΙΚ號比較，基於雙方訊號的差異設定偏 壓則，發現可將臨限電壓以任意值最佳化。 即，本發明係提供一種半導體裝置，其具備利用支持基 板、絕緣層及具有半導體層依序積層之s〇i基板形成之 MOS型半導體裝置，在絕緣層下有導電體，更由該半導體 裝置内之震盪器形成之訊號與由外部所輸入之參考訊號比 較，基於雙方的訊號差異將偏壓施加於導電體之臨限電壓 控制電路。 發明之實施剞熊 以下，邊參照圖面，詳細地說明本發明。再者，各圖 中，同一符號為，表示同一或同等之構成要素。 圖1為，完全空乏型的互補式金屬一氧化物〜半導體（c 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂 530417

MOS , ComplementaiT M〇s)t 晶體被形成之 s〇i 型之 MOS型半導體裝置適用於本發明，本發明之—實施例之概 略上面圖（同圖a)及剖面圖（同圖b)。 再者，S〇1型半導體裝置為，利用支持基板、絕緣層（埋 入氧化層）及單晶s i所構成之半導體層（S0I層）依序積層 之SOI基板形成之半導體裝置，元件間相互之完全分離變 容易，又，軟錯記或，c M0S電晶體所特有的閉鎖之控制 為可能被週知。 又，SOI型半導體裝置中，將S0I層作薄成1〇〇11111左右 以下，閘極正下之S0I層中形成之通道之雜質濃度控制為 相對較低的狀態，使S ΟI全體幾乎空之之完全空乏型（F u J J Depletion型）電晶體所形成之有，擴散層容量的減低或次 臨限領域之汲極電流的急峭的上升等優異的特性，對行動 機器等之應用被期待。 圖1之MOS型半導體裝置1為，如此之完全空之型之匸 M0S電晶體所構成之MOS型半導體裝置適用本發明之構 成’在完全空乏型電晶體所構成之半導體裝置適用本發明 /之構成則’以施加偏壓可更有效果地控制臨限電壓而宜。 圖1之MOS型半導體裝置1，為使可施加偏壓vsubi、 VSUb2，在埋入氧化膜2之下的支持基板3内，有做為導電體 之P 井（PWL)與N 井（NWL)，由 P 井（PWL)與 N 井（NWL) 施加偏壓之端子4引出到上面的點為異於先前之s〇i型半導 體裝置，又，由P井（PWL)或N井（NWL)所導出之端子4與 接地線Lv。之間，為可施加偏壓Vsubl、Vsub2，在此間設有 • 6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) " 530417 A7 B7 五、發明説明（ 臨限值控制電路之點為異。 另一方面，埋入氧化膜2上之SOI層5所形成支源極領域 S、汲極領域D與，介著其上之閘極氧化膜6所設之閘極7所 構成之P M0S電晶體或N M0S電晶體為，公知之完全空 乏型SOI型之CMOS型半導體裝置相同地被構成。p M〇s 電晶體及N Μ 0 S電晶體上設有層間絕緣膜8，其上設有電 源配線Lvdd與接地線Lv〇。再者，圖中，形成於層間絕緣膜 8内之配線則省略。 如此之Μ 0 S型半導體裝置1為，例如，依氧離子植入隔 離（SIMOX) (Separation by implanted oxygen)法之 s 0 I基板以壕溝法等進行元件分離，穿過埋入氧化膜以離 子植入形成P井（PWL)與N井（NWL)，繼以，一般方法可 形成N MOS電晶體或p MOS電晶體。即，在P井（pwl)與 N井（NWL)形成後，SOI層5之表面熱氧化以形成閘極氧化 膜6，其上形成閘極7，以閘極7做為罩幕離子植入以形 成，輕微滲雜沒極（L D D )領域、源極領域S及汲極領域d , 積層層間絕緣膜，形成各配線或端子4。 在此，形成P井（PWL)與N井（NWL)之際，P井（pWL)或 N井（NWL)，隨在其施加之偏壓Vsubi、Vsub2之值成累積 層（Accumulation)，設定雜質極性為宜。又，支持基板3 接地時，如圖2所示，三重井構造為宜。 閘極8利用，N型或P型之多晶矽，或功函數為s丨的中間 間隙附近之W、T i專之南融點金屬或T i N荨兩融點金屬間 化合物為宜。 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

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線 530417 A7 B7 五、發明説明（5 ) 如圖1所示，在N MOS與P MOS相互配置之C MOS構 造，P井（PWL)或N井（NWL)之各列同時分別施加適當的 偏壓Vsubl、vsub2為宜。此時，施加於P井（pWL)之偏壓 Vsubi，與施加於N井（NWL)之偏壓vsub2，通常，以 VSUbi = -Vsub2為宜。 圖3為，用於圖1之MOS型半導體裝置之臨限值控制電路 之區塊構成圖。此臨限值控制電路為，應用公知的自動頻 率控制（AFC)電路，基於半導體裝置内之任意iNM〇s電 晶體或PMOS電晶體之驅動電流將震盪訊號之環震盪器（震 盪器），遞降環震盪器之震盪頻率之分頻器，由分頻器之訊 號f (soi)與，由外部輸入之一定頻率之參考訊號f(ref)之 相位檢出器（Phase Detector)，施加比電源電壓高之電壓 之偏壓為可能之充電幫浦（Charge Pumping)電路，低通 濾波器所構成。 另一方面，在完全空乏型之NM0S電晶體，將偏壓'a 與臨限電壓Vth之關係模擬則可得圖4之結果。再者，此模 擬之條件為T〇x/TSOI/TBOX：=3.5/3 0/ 1 00 nm、臨限值半定 電流= 0.1 A///m。又，虛線為，因物理尺寸之分散所致之 偏壓V s u b與臨限電壓V t h之關係圖。圖中，塗斜線的領域為 N M0S電晶體的正常動作範圍。 其此，在臨限值控制電路，將施加於P井（p w L)或N井 (NWL)之偏壓Vsubl、Vsub2最佳化，以補償晶片製造的分 散或使用環境之臨限電壓Vth之變化，例如，臨限電壓vth 高，漏電流少，動作速度慢，因此訊號f(SC)I)慢之nm〇s

530417 A7 ------ - B7 五、發明説明（6 ) 晶片’當初之偏壓Vsub為〇 v時（參照圖4之點a)，訊號f (soi)與參考訊號f(ref)之偏移被相位檢出器檢出則，由充 包幫浦電路施加之偏壓，會被維持在4 v。 本發明為’不限於以上所說明之樣態，可以為種種的樣 悲°例如，施加偏壓之支持基板内之導電體為，不限於對 又持基板離子植入所形成之晶圓，埋入氧化膜下形成之背 面閘極等亦可。 又’不限於S〇I層之厚度1〇〇 nm以下之完全空乏型電晶 體’由長通道之電晶體所構成之半導體裝置亦可適用本發 明。 發明之#旲 依本發明之M0S型半導體裝置，不依晶片間之製造之分 散或溫度變化，可應於需要的處理速度，設定最佳的臨限 電壓’可不降低電晶體動作速度，使減低漏電流，使消耗 電力降低。又，以此可估少設計時之分散範圍，可提高晶 片之最低動作速度。 選式之簡要說明 圖1 O)、（b)為本發明之一實施例之概略上面圖（同圖a ) 及該剖面圖（同圖b)。 圖2為本發明之其他實施例之概略剖面圖。 圖3為臨限值控制電路區塊構成圖。 圖4為偏壓與臨限電壓之關係圖。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 530417 A7 B7 五、發明説明（ 7 ) 符號說明 1· MOS型半導體裝置 2 · · · 埋入氧化膜 3 · —— 支持基板 4—— · 端子 5—— · SOI層 6 · —— 閘極氧化層 7—— · 閘極 8 · —— 層間絕緣膜 L v 〇 · · •接地線 L v d d · •電源配線 NWL · · • N井 PWL · · • P井 Vs u b、Vs u b 1、Vs u b2 · · •偏壓 Vth · · •臨限電壓 -10 - 本紙張尺度適用中國國家標準(CNS) A4規格(210x 297公釐)

Claims (1)

1. 530417 第090128742號專利申請案 A8 中文申請專利範圍替換本(91年12月）S

   1. 一種半導體裝置，其係利用支持基板、絕緣層及半導體 層依序積層而成之soi基板所形成之M0S型半導體裝 置，在絕緣層下具有導電體，更具有由該半導體裝置内 之震盪裔形成之訊號與由外部所輸入之參考訊號比較， 基於雙方的§fl號差異將偏壓施加於導電體之臨限電壓控 制電路。 2·根據專利申請範圍第1項之半導體裝置，其中絕緣層下之 導電體為，藉由對支持基板離子植入所形成之井所構 成。 3·根據專利申請範圍1或2項之半導體裝置，其中半導體裝 置為在支持基板形成有P井與N井雙方之c M〇s(互補 M〇S)型’偏壓同時施加於p井與n井。 4·根據專利申請範圍1或2項之半導體裝置，其中形成有完 全空乏型之M0S型電晶體。 5·根據專利申請範圍1或2項之半導體裝置，其包含有可施 加比電源電壓高之電壓的偏壓之充電幫浦電路。