JPH0289293A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特にソフトエラー
率が低減されたスタティック型半導体記憶装置に関する
。

〔従来の技術］ 第９図はスタティック・ランダム・アクセス争メモリ（
以下、スタティックＲＡＭという）の構成の一例を示す
ブロック図である。

第９図において、メモリセルアレイ５０には、複数のワ
ード線および複数のビット線対が互いに交差するように
配置されており、それらのワード線とビット線対との各
交点にメモリセルが設けられている。このメモリセルア
レイ５０のワード線はＸデコーダ５１に接続されており
、Ｘデコーダ５１にはＸアドレスバッファ５２を介して
Ｘアドレス信号が与えられる。また、メモリセルアレイ
５０のビット線対はトランスファゲート５３を介してＹ
デコーダ５４に接続されており、Ｙデコーダ５４にはＹ
アドレスバッファ５５を介してＹアドレス信号が与えら
れる。

Ｘアドレス信号に応じてＸデコーダ５１によりメモリセ
ルアレイ５０の１つのワード線が選択され、Ｙアドレス
信号に応じてＹデコーダ５４によりメモリセルアレイ５
０の１組のビット線対が選択され、選択されたワード線
と選択されたビット線対との交点に設けられたメモリセ
ルが選択される。この選択されたメモリセルにデータが
書込まれ、あるいは、そのメモリセルに蓄えられている
データが読出される。データの書込か読出かは読出／書
込制御回路５６に与えられる読出／書込制御信号Ｒ／Ｗ
によって選択される。データの書込時には、入力データ
Ｄｉｎがデータ人力バッファ５７を介して、選択された
メモリセルに入力される。また、データの読出時には、
選択されたメモリセルに蓄えられたデータがセンスアン
プ５８およびデータ出力バッファ５９を介して外部に取
出される。

第１０図は、たとえば特公昭６２−１８９９７号公報に
示された従来のスタティックＲＡＭのメモリセル部分の
回路図である。

第１０図において、ビット線対１４．１５の間には複数
のメモリセル１ａ〜１ｎが接続されている。各メモリセ
ル１ａ〜１ｎは、２つのエンハンスメント型のインバー
タ用ＭＯ３電界効果トランジスタ（以下、ＭＯＳＦＥＴ
という）２．３．２つの高負荷抵抗４，５．２つのアク
セス用ＭＯＳＦＥＴ６．７からなる。ＭＯＳＦＥＴ２．
３のドレインＤはそれぞれノード８，９で抵抗４，５の
一端に接続され、抵抗４，５の他端は電源端子１０．１
１に接続されている。また、これらのＭＯＳＦＥＴ２．
３のソースＳは接地端子に接続されている。さらに、Ｍ
ＯＳＦＥＴ２のゲートＧはノード９に接続され、ＭＯＳ
ＦＥＴ３のゲートＧはノード８に接続されている。記憶
情報はノード８と接地端子との間に存在する寄生容量１
２およびノード９と接地端子との間に存在する寄生容量
１３に蓄積される。ノード８はアクセス用ＭＯ３ＦＥＴ
６を介してビット線１４に接続され、ＭＯＳＦＥＴ６の
ゲートは対応するワード線１６ａ〜１６ｎに接続されて
いる。ノード９はアクセス用ＭＯ３ＦＥＴ７を介してビ
ット線１５に接続され、ＭＯＳＦＥＴ７のゲートは対応
するワード線１６３〜１６ｎに接続されている。

ビット線１４．１５はそれぞれＭＯＳＦＥＴ１７．１８
を介してＩ１０線１９．２０に接続され、ＭＯＳＦＥＴ
１７．１８のゲートはＹデコーダによりコラム選択信号
が与えられる入力端子２１に接続されている。また、ビ
ット線１４．１５は、ダイオード接続されたビット線負
荷用ＭＯ３ＦＥＴ２２．２３を介して電源端子２４．２
５にそれぞれ接続されている。このＭＯＳＦＥＴ２２．
２３はビット線１４．１５をプリチャージするだめのも
のである。なお、Ｍｌｉ端子１０，１１．２４２５には
電源電位ＶＣＣが与えられる。

インバータ用ＭＯ，５ＦＥＴ２．３のしきい値電圧ＶＴ
ＩＩ。は、メモリ回路中の他のＭＯ５ＦＥＴのしきい′
値電圧ＶＴＨよりも高く設定されている。

また、ＭＯＳＦＥＴ２．３の動作時のオン抵抗をＲ（）
　ＯＮＳＭＯＳ　Ｆ　Ｅ　Ｔ　６．７の動作時のオン抵
抗をＲＴ　ｏ　Ｎ　、ＭＯＳＦＥＴ２２．２３の動作時
のオン抵抗をＲＬ　ＯＮとすると、インバータ用ＭＯ３
ＦＥＴ２．３（７）しきい値電圧ＶＴＨＤは次式のよう
に設定されている。

ここで、Ｖ＊Ｌは、ワード線の選択時において、Ｌｏｗ
レベル（「Ｌ」レベル）のデータを記憶するノード８ま
たは９の電位を示している。

次に、このメモリセルの動作について説明する。

メモリセル１ａのノード８の電位が「Ｌ」レベル、ノー
ド９の電位がＨｉｇｈレベル（「Ｈ」レベル）の状態で
あるときに、このメモリセル１ａに蓄えられているデー
タを読出す場合を考える。

このとき、ワード線１６ａの電位が非選択時のＯＶある
いはＯＶに近い電位から選択時の電源電位ＶＣＣあるい
はＶＣＣに近い電位に変化する。その結果、電源端子２
４からビット線負荷用ＭＯＳＦＥＴ２２、アクセス用Ｍ
ＯＳＦＥＴ６、インバータ用ＭＯＳＦＥＴ２を介して接
地端子に電流が流れる。しかし、インバータ用ＭＯ３Ｆ
ＥＴ３はオフしているので、電源端子２５からビット線
負荷用ＭＯ８ＦＥＴ２３、アクセス用ＭＯ８ＦＥＴ７、
インバータ用ＭＯＳＦＥＴ３、接地端子の経路には電流
が流れない。したがって、ビット４１１１４の電位は、
ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ６、およびＭＯＳＦＥ
Ｔ２のオン抵抗比で決まる電位に設定され、ビット線１
５の電位は、電源電位Ｖｅｅよりもビット線負荷用ＭＯ
３ＦＥＴ２３のしきい値電圧ＶＴＭだけ低い電位に設定
される。

上記の従来のスタティックＲＡＭにおいては、データの
読出時に、ワード線１６ａの電位が電源電位ＶＣＣにな
りかつビット線１５の電位がＶｅ。よりもＭＯＳＦＥＴ
２３のしきい値電圧ＴＴＮだけ低くなるので、アクセス
用ＭＯＳＦＥＴ７のゲート・ソース（ビット線側）間の
電圧がそのアクセス用ＭＯＳＦＥＴ７のしきい値電圧Ｖ
Ｔ、Ｉの絶対値とほぼ同程度となる。このため、アクセ
ス用ＭＯＳＦＥＴ７にサブスレッショールド電流ｌ５ｕ
１．Ａが流れ、電源電位ＶＣＣに充電されていたノード
９からビット線１５に電荷が流出する。このように、従
来のスタティックＲＡＭにおいては、ｒＨＪレベルの情
報（Ｈｉｇｈデータ）の記憶電位が低下し、ソフトエラ
ーが発生しやすくなっている。

ここで、ＲＡＭにおけるソフトエラーについて説明する
。ソフトエラーとは、メモリセルに記ｔａされている情
報がノイズその他の外乱によって失われ、“１″の情報
が“０”にまたは“０”の情報が“１″に反転すること
をいう。すなわち、ソフトエラーとは、メモリセルのフ
リップフロップの状態が変化して記憶情報が反転するだ
けであり、メモリセルの構造が物理的に破壊されたわけ
ではない。したがって、メモリセルに正しい情報が書込
まれると、その正しい情報が記憶される。これに対して
、メモリセルが物理的に破壊され、もはや情報を記憶す
ることができなくなったものをハードエラーという。

この発明において問題とされるのは、ソフトエラーのう
ち、α粒子により発生するソフトエラーである。第１１
図はメモリセルの１つの記憶ノードを示す断面図である
。第１１図に示すように、外部からα粒子力（メモリセ
ルの記憶ノードであるｎ＋層１０１またはその近傍に入
射すると、そのエネルギにより半導体基板（ここではｐ
−ウェル１０２）内に電子・正孔対が発生する。これら
のうち電子は記憶ノードであるｎ＋層１０１に引き寄せ
られる。その結果、その記憶ノードの電位が低下するこ
とになる。その記憶ノードにｒＨＪレベルの情報が記憶
されている場合には、その電位が低下しすぎると、記憶
されている情報が反転することになる。このようにして
ソフトエラーが発生する。したがって、ｒＨＪレベルの
情報を記憶しているノードの電位がある程度以上低下す
るとソフトエラーが発生しやすくなる。

なお、スタティックＲＡＭのソフトエラーにっいては種
々の研究論文が発表されている。たとえば、Ｊａｐａｎ
ｅｓｅ　　Ｊｏｕｒｎａｌ　　ｏｆＡｐｐｌｉｅｄ　　
Ｐｈｙｓｉｃｓ、　　　ｖｏｌ、２２、Ｓｕｐｐｌｅｍ
ｅｎｔ　　２２　１＋　　ｐｐ−６９−７３，１９８３
には、ＳＲＡＭのソフトエラー率がメモリセルの選択さ
れる時間的間隔に依存することが示されており、ＩＥＥ
Ｅ　　Ｊｏｕｒｎａｌ　　ｏｆ　　５ｏｌｉｄ−Ｓｔａ
ｔｅ　　Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、５ｃ−２２，Ｎｏ
、３．ｐｐ。

４３０−４３６．Ｊｕｎｅ　　１９８７には、ＳＲＡＭ
のメモリセルにおいては、読出後、「Ｈ」レベルのデー
タを記憶するノードの電位が回復するまでに数１０μｓ
要するので、数１０μｓ以下のサイクルで動作させると
ソフトエラー率が高くなることが示されている。

このようなスタティックＲＡ　Ｍのソフトエラーに対す
る対策として、たとえば、特開昭６２−２４５５９２号
公報、特開昭６２−２５０５８８号公報等に示されるス
タティックＲＡＭが提案されている。特開昭６２−２４
５５９２号公報には、選択状懇にあるメモリセルにおい
てｒＨＪレベルの情報を記憶するノードの電位低下を抑
えるために、ワード線電位を、ビット線電位にアクセス
用トランジスタ（第１０図におけるＭＯ３ＦＥＴ６゜７
）のしきい値電圧を加えた電位よりも低く設定し、アク
セス用トランジスタを非導通状態とすることによって、
ｒＨＪレベルの情報を記憶するノードからビット線へ流
れる電流を遮断することが示されている。また、特開昭
６２−２５０５８８号公報には、ビット線の負荷手段に
Ｐ型トランジスタを使用することにより読出時のビット
線電位を高く設定し、ｒＨＪレベルの情報を記憶するノ
ードからビット線へ流れる電流を遮断することが示され
ている。

すなわち、ワード線の電位が電源電位ＶＣＣに変化した
とき、ビット線の電位が（電源電位ＶｃＣ−アクセス用
トランジスタのしきい値電圧■□Ｈ）よりも低いとアク
セス用トランジスタがオンする。これにより、ｒＨＪ　
レベルの情報を記憶するノードからビット線へ電流が流
れ込み、そのノードの電位が低下してしまう。上記の公
報に示されるスタティックＲＡＭにおいてはこの電位低
下を防止するために、ビット線の電位を上げるか、ワー
ド線の電位を下げるか、またはアクセス用トランジスタ
のしきい値電圧Ｖ丁、を高く設定することによって、ワ
ード線の電位とビット線の電位との電位差がアクセス用
トランジスタのしきい値電圧■ＴＨよりも小さくなるよ
うにしたものである。

［発明が解決しようとする課題］ しかしながら、ワード線の電位とビット線の電位との電
位差がアクセス用トランジスタのしきい値電圧ｖＴ１．
Ｉよりも小さいという条件を満たすだけでは、「Ｈ」レ
ベルの情報を記憶するノードからビット線に流れるリー
ク電流を完全に遮断することはできない。また、式（１
）を満たすだけでは、ｒＨＪレベルの情報を記憶するノ
ードから接地端子に流れるリーク電流を完全に遮断する
ことはできない。すなわち、アクセス用トランジスタや
インバータ用トランジスタ（第１０図におけるＭＯ３Ｆ
ＥＴ２．３）のゲート−ソース間の電位差がしきい値電
圧ＶＴＭよりも小さくなって、通常の意味でそれらのト
ランジスタがオフしていても、ゲート・ソース間の電位
差がしきい値電圧ＶＴＨに近い場合にはそれらのトラン
ジスタに流れるサブスレッショールド電流は完全には０
にならない。サブスレッショールド電流については、例
えば［Ｐｈｙｓｉｃｓ　　ｏｆ　　Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ　　Ｄｅｖｉｃｅｓ　（Ｓ、Ｍ、Ｓｚｅ著）」
のｐ、４７０〜ｐ４７４に詳しく述べられている。この
ため、サブスレッショールド電流によってｒＨＪレベル
の情報を記憶するノードの電位が低下してしまう。ノー
ドの電位は、電源電位Ｖｃ０から高負荷抵抗を介してノ
ードに与えられる充電電流とアクセス用トランジスタお
よびインバータ用トランジスタのリーク電流の総和とが
等しくなるか、または、ノードの電位低下によってアク
セス用トランジスタが再びオンして逆にビット線からそ
のノードに充電電流が流れ始めるまで低下する。２５６
　Ｋビット以上の高抵抗負荷型のスタティックＲＡＭで
は高負荷抵抗の抵抗値が非常に高いので、上記リーク電
流を何らかの対策を施して抑えない限り、ノードの電位
は（ワード線の電位−アクセス用トランジスタのしきい
値電圧ｖＴＨ）まで低下して安定する。

このように従来のスタティックＲＡＭにおいては、ｒＨ
Ｊレベルの情報を記憶するノードの電位の低下を完全に
抑えられず、アクティブ時のソフトエラー耐性が弱いと
いう欠点があった。

この発明の目的は、ｒＨＪレベルの情報を記憶するノー
ドの電位の低下を完全に防止することにより、ソフトエ
ラーに強い半導体記憶装置を得ることである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、少なくとも１つのメ
モリセル、メモリセルを選択するために設けられたワー
ド線、および第１および第２のビット線からなり選択さ
れたメモリセルに情報を書込みまたは選択されたメモリ
セル内の情報を読出すためのビット線対を備えている。

各メモリセルは、第１および第２の記憶ノード、第１お
よび第２の負荷素子、情報記憶用の第１および第２のト
ランジスタ素子、アクセス用の第３および第４のトラン
ジスタ素子を含む。第１および第２の記憶ノードは、相
補的な情報を記憶する。第１の負荷素子は、所定の電源
電位と第１の記憶ノードとの間に結合され、第２の負荷
素子は、所定の電源電位と第２の記憶ノードとの間に結
合される。情報記憶用の第１のトランジスタ素子は、第
１の記憶ノードと接地電位との間に結合され、かつ第２
の記憶ノードに接続される制御端子を有する。情報記憶
用の第２のトランジスタ素子は、第２の記憶ノードと接
地電位との間に結合され、かつ第１の記憶ノードに接続
される制御端子を有する。アクセス用の第３のトランジ
スタ素子は、第１のビット線と第１の記憶ノードとの間
に結合され、かつワード線に接続される制御端子を有す
る。アクセス用の第４のトランジスタ素子は、第２のビ
ット線と第２の記憶ノードとの間に結合され、かつワー
ド線に接続される制御端子を有する。

この発明に係る半導体記憶装置においては、メモリセル
の選択時に、第１および第２の記憶ノードのうち高レベ
ルの情報を記憶している記憶ノードの電位が、ワード線
の電位からアクセス用の第３または第４のトランジスタ
素子のしきい値電圧を引いた電位よりも高い電位で安定
するように、第１および第２の負荷素子の抵抗値または
トランジスタ素子のしきい値電圧が設定されている。

［作用］ この発明に係る半導体記憶装置によれば、メモリセルの
選択時に、高レベルの情報を記憶している記憶ノードの
電位が、（ワード線の電位−アクセス用トランジスタ素
子のしきい値電圧）よりも高い電位で安定するので、動
作状態でのソフトエラー耐性が強くなる。

〔実施例］ 以下、この発明の実施例を図面を用いて説明する。

第１図は、この発明の一実施例によるスタティックＲＡ
Ｍのメモリセル部分の回路図である。

第１図において、ビット線対１４．１５の間には複数の
メモリセル１ａ〜１ｎが接続されている。

各メモリセル１ａ〜１ｎは、２つのエンハンスメント型
のインバータ用ＭＯＳＦＥＴ２，３．２つの高負荷抵抗
４，５．２つのアクセス用ＭＯＳＦＥＴ６．７からなる
。ＭＯＳＦＥＴ２．３のドレインＤはそれぞれノード８
，９で抵抗４，５の一端に接続さされ、抵抗４，５の他
端は電源端子１０．１１に接続されている。また、これ
らのＭＯＳＦＥＴ２．３のソースＳは接地端子に接続さ
れている。さらに、ＭＯＳＦＥＴ２のゲートＧはノード
９に接続され、ＭＯＳＦＥＴ３のゲートＧはノード８に
接続されている。記憶情報はノード８と接地端子との間
に存在する寄生容量１２およびノード９と接地端子との
間に存在する寄生容量１３に蓄積される。ノード８はア
クセス用ＭＯＳＦＥＴ６を介してビット線１４に接続さ
れ、ＭＯＳＦＥＴ６のゲートは対応するワード線１６ａ
〜１６ｎに接続されている。ノード９はアクセス用ＭＯ
３ＦＥＴ７を介してビット線１５に接続され、ＭＯＳＦ
ＥＴ７のゲートは対応するワード線１６８〜１６ｎに接
続されている。

ビット線１４．１５はそれぞれＭＯＳＦＥＴｌ７．１８
を介してＩ１０線１９．２０に接続され、ＭＯＳＦＥＴ
１７．１８のゲートはコラム選択信号が与えられる入力
端子２１に接続されている。

また、ビット線１４．１５は、ダイオード接続されたビ
ット線負荷用ＭＯＳＦＥＴ２２．２３を介して電源端子
２４．２５にそれぞれ接続されている。このＭＯＳＦＥ
Ｔ２２．２３はビット線１４゜１５をプリチャージする
ためのものである。なお、電源端子１０，１１，２４．
２５１：は電？Ｒ電位Ｖｃｃが与えられる。

インバータ用ＭＯ３ＦＥＴ２．３のしきい値電圧ＶＴＨ
Ｄは、メモリ回路中の他のＭＯＳＦＥＴのしきい値電圧
ＶＴＮよりも高く設定されている。

また、ＭＯＳＦＥＴ２．３の動作時のオン抵抗をＲｏ　
ｏ　、、ＭＯＳＦＥＴ６．７の動作時のオン抵抗をＲＴ
　ＯＮ　５Ｍ０８ＦＥＴ２２．２３の動作時のオン抵抗
をＲＬ　ＯＮとすると、インバータ用ＭＯＳＦＥＴ２．
３のしきい値電圧ｖ、Ｈ０ｉ；ｉ次式のように設定され
ている。

ここで、ｖＲＬは、ワード線の選択時において、ｒＬＪ
レベルの情報（Ｌｏｗデータ）を記憶するノード８また
は９の電位を示す。

各ワード線１６ａ〜１６ｎにはそれぞれワード線ドライ
バ３０ａ〜３０ｎが接続されている。各ワード線ドライ
バ３０ａ〜３０ｎは、レベルシフト用ＮチャネルＭＯ３
ＦＥＴ３１、Ｐチャネル間Ｏ５ＦＥＴ３２およびＮチャ
ネルＭＯＳＦＥＴ３３からなる。ＭＯＳＦＥＴ３１のド
レインおよびゲートは、電源電位ＶＣＣが与えられる電
源端子３４に接続され、ＭＯＳＦＥＴ３１のソースは、
ＭＯＳＦＥＴ３２のソースに接続されている。ＭＯＳＦ
ＥＴ３２のドレインはＭＯＳＦＥＴ３３のドレインに接
続され、ＭＯＳＦＥＴ３３のソースは接地端子に接続さ
れている。ＭＯＳＦＥＴ３２およびＭＯＳＦＥＴ３３の
ゲートにはワード線の選択信号が与えられる。ＭＯＳＦ
ＥＴ３２のドレインとＭＯＳＦＥＴ３３のドレインとの
接続点は対応するワード線１６ａ〜１６ｎに接続されて
いる。ＭＯＳＦＥＴ３２および３３がＣＭＯＳインバー
タを構成している。

この実施例においては、ワード線１６ａ〜１６ｎの選択
時に、「Ｈ」レベルの情報（Ｈｉｇｈデータ）を記憶す
るノード８または９の電位が（電源電位ＶＣＣ−アクセ
ス用ＭＯ３ＦＥＴ６または７のしきい値電圧ＶＴＭ）よ
りも高い電位で安定するように、ワード線ドライバ３０
ａ〜３０ｎのＭＯＳＦＥＴ３１のしきい値電圧ＶＴＩＩ
Ｗおよびインバータ用ＭＯ８ＦＥＴ２．３のしきい値電
圧ＶＴＨＤが設定されているか、あるいは、高負荷抵抗
４および５の抵抗値Ｒが適当な値に設定されている。

次に、このメモリセルの動作について説明する。

メモリセル１ａのノード８がＬｏｗデータを記憶し、ノ
ード９がＨｉｈｇデータを記憶しているときに、このメ
モリセル１ａに蓄えられているデータを読出す場合を考
える。ワード線の選択信号がｒＨＪレベルからｒＬＪレ
ベルに変化すると、ワード線１６ａの電位は電源電位Ｖ
ＣＣよりもＭＯＳＦＥＴ３１のしきい値電圧ＶＴＨＷだ
け低い電位ＶＷＩＩになる。その結果、アクセス用ＭＯ
３ＦＥＴ６がオンし、電源端子２４からビット線負荷用
ＭＯ５ＦＥＴ２２、アクセス用ＭＯＳＦＥＴ６、インバ
ータ用ＭＯＳＦＥＴ２を介して接地端子に電流が流れる
。このとき、ノード８の電位は式（２）に示されるＶＩ
ＩＬとなる。ＭＯＳＦＥＴ３のしきい値電圧ＶＴ、Ｄは
、ＶＲＬ　≦ＶＴ　ＨＤの関係を満たしているので、Ｍ
ＯＳＦＥＴ３は導通しない。その結果、電源端子２５か
らビット線負荷用ＭＯ３ＦＥＴ２３、アクセス用〜ｌ０
３ＦＥＴ７、インバータ用ＭＯ８ＦＥＴ３および接地端
子の経路には電流が流れず、ノード９の電位は電源電位
ＶＣＣから低下しない。

したがって、ビット線１４の電位は、ＭＯＳＦＥＴ２２
、ＭＯＳＦＥＴ６、およびＭＯ３ＦＥＴ２のオン抵抗比
で決まる電位に設定され、ビット線１５の電位は、電源
電位ＶＣＣよりもビット線負荷用ＭＯＳＦＥＴ２３のし
きい値電圧ＶＶ＋＋だけ低い電位Ｖ［１１１に設定され
る。

また、ワード線１６ａの電位はｖｗｔｔ−ｖｃｃ−Ｖ、
Ｈ，になっており、かつビット線１５の電位はｖｌＩＨ
−ｖ、ｃ−ｖＴＨとなっているので、アクセス用ＭＯＳ
ＦＥＴ７のゲート・ソース間の電圧はｌＶｔＨｗ　　Ｖ
ＴＨＩとなって非常に小さくなる。その結果、アクセス
用ＭＯ８ＦＥＴ７は非導通状態となり、ノード９からビ
ット線１５に電流が流れない。したがって、ノード９の
電位が低下することはない。

逆に、メモリセル１ａのノード９がＬｏｗデータを記憶
し、ノード８がＨｉｇｈデータを記憶しているときに、
このメモリセル１ａのデータを読出す場合にも、同様に
して、ビット線１４の電位が、電源電位ＶＣＣよりもビ
ット線負荷用ＭＯＳＦＥＴ２２のしきい値電圧ＶＴＮだ
け低い電位Ｖ８Ｎに設定され、ビット線１５の電位が、
ＭＯＳＦＥＴ２３、ＭＯＳＦＥＴ７およびＭＯＳＦＥＴ
３のオン抵抗比で決まる電位に設定される。

この場合も、ＭＯＳＦＥＴ２のしきい値電圧であるｖＴ
ＨＤがｓ　ＶＩＩＬ　≦ＶＴ　ＩＩ　Ｏの関係を満たし
ているので、ＭＯＳＦＥＴ２は導通しない。また、アク
セス用ＭＯ３ＦＥＴ６のゲート拳ソース間の電位差が非
常に小さくなっているので、ＭＯＳＦＥＴ６は非導通状
態となっている。したがって、ノード８の電位が低下す
ることはない。

このように、上記実施例においては、データの読出時に
Ｈｉｇｈデータを記憶するノードに接続されるアクセス
用ＭＯ８ＦＥＴおよびインバータ用ＭＯ８ＦＥＴが通常
の意味でオフするだけでなく、そのノードの電位が、（
ワード線電位−アクセス用ＭＯ８ＦＥＴのしきい値電圧
）よりも十分に高い電位で安定するように、ＭＯＳＦＥ
Ｔのしきい値電圧または高負荷抵抗の抵抗値が調整され
ている。したがって、従来のスタティックＲＡＭのよう
にＨｉｇｈデータを記憶するノードの電位が（ワード線
電位−アクセス用ＭＯＳＦＥＴのしきい値電圧）まで下
がる場合に比べて、そのノードに蓄えられる電荷量が多
くなり、アクティブ時のソフトエラー耐性が強くなる。

なお、メモリセルの負荷抵抗の値を考慮して、ＭＯＳＦ
ＥＴ３１のしきい値電圧をイオン注入法、基板ノード法
の選択等により設定することにより、ワード線１６ａ〜
１６ｎの選択時の電位レベルは自由に設定可能である。

上記実施例では、レベルシフト用ＭＯ８ＦＥＴ３１がワ
ード線ドライバ３０ａ〜３０ｎごとに設けられているが
、ワード線ドライバ３０ａ〜３０ｎの外部にそれらのワ
ード線ドライバ３０ａ〜３０ｎに共通に設けられていて
もよい。

また、上記実施例では、レベルシフトのためにダイオー
ド接続されたＭＯＳＦＥＴ３１が用いられているが、ｐ
ｎダイオードを用いても同様の効果を奏する。

さらに、上記実施例では、レベルシフト用ＭＯＳＦＥＴ
３１のゲートが電源電位ｖｅｃに接続されているが、Ｈ
ｉｇｈデータを記憶するノードの電位が（ワード線の電
位−アクセス用ＭＯＳＦＥＴのしきい値電圧）より高く
ソフトエラー率の低い所定の電位で安定するならば、他
の電位に接続されていてもよい。

第２図は、この発明の他の実施例によるスタティックＲ
ＡＭのメモリセル部分の回路図である。

第２図において、メモリセル１ａ〜１ｎの構成は第１図
に示したメモリセル１ａ〜１ｎと全く同様であり、ワー
ド線ドライバ４０ａ〜４０ｎの構成が異なる。

このワード線ドライバ４０ａ〜４０ｎは、ＮチャネルＭ
ＯＳＦＥＴ４１、ＮチャネルＭＯＳＦＥＴ４２およびイ
ンバータ４３からなる。ＭＯＳＦＥＴ４１のドレインは
、電源電位ｖｃｃが与えられる電源端子４４に接続され
、ＭＯＳＦＥＴ４１のソースはＭＯＳＦＥＴ４２のドレ
インに接続され、ＭＯＳＦＥＴ４２のソースは接地端子
に接続されている。これらのＭＯＳＦＥＴ４１および４
２はＣＭＯＳインバータを構成している。ＭＯＳＦＥＴ
４２のゲートにはワード線の選択信号が与えられ、ＭＯ
ＳＦＥＴ４１のゲートにはワード線の選択信号をインバ
ータ４３により反転した信号が与えられる。ＭＯＳＦＥ
Ｔ４１のソースとＭＯＳＦＥＴ４２のドレインとの接続
点が対応するワード線１６ａ〜１６ｎに接続される。

この実施例の場合には、ワード線の選択時の電位は、Ｍ
ＯＳＦＥＴ４１のゲート電位ｖＧよりこのＭＯＳＦＥＴ
４１のしきい値電圧ＶＴＨだけ低い電位となる。すなわ
ち、ワード線のｒＨＪレベルの電位は、インバータ４３
のしきい値電圧を選択することにより、自由に設定可能
である。

したがって、読出時にＨｉｇｈデータを記憶しているノ
ードに対応するビット線の電位とワード線の電位との電
位差が十分小さくなるように、かつ、そのノードの電位
が、（ワード線の電位Ｖｗ８−アクセス用ＭＯＳＦＥＴ
のしきい値電圧Ｖ０、）よりも高く電ｉｉＸ電位ＶＣＣ
からの低下量の少ない電位で安定するように、ワード線
のｒＨＪレベルの電位を選定する。この結果、この実施
例の場合も、第１図の実施例と同様にソフトエラーに対
して強くなる。

なお、ワード線の選択時の電位を下げる手段は上記実施
例の手段に限られず、Ｈｉｇｈデータを記憶するノード
の電位が（ワード線の電位−アクセス用ＭＯＳＦＥＴの
しきい値電圧）よりも高い電位で安定するならば、他の
手段でもよい。

第３図は、この発明のさらに他の実施例によるスタティ
ックＲＡＭのメモリセル部分の回路図である。

第１図および第２図のようにワード線の選択時の電位を
下げる代わりに、この実施例では、ノード８とビット線
１４との間およびノード９とビット線１５との間に接続
されるアクセス用ＭＯ３ＦＥＴとして、高いしきい値電
圧ＶＴＨ＾を有するＭＯＳＦＥＴ６０および７０が用い
られる。

たとえば、ビット線負荷用ＭＯ３ＦＥＴ２２および２３
のしきい値電圧ＶＴＨが１．５ｖであるとき、アクセス
用ＭＯ３ＦＥＴ６０および７０のしきい値電圧ＶＴＨＡ
は２■に設定される。この場合、電源電位ＶＣＣを５■
とすると、Ｈｉｇｈデータが読出される側のビット線の
電位は５−１゜５−３．５Ｖとなる。したがって、アク
セス用ＭＯ８ＦＥＴ６０および７０のゲート・ソース間
電圧は５−３．５−１．５Ｖとなり、そのアクセス用Ｍ
Ｏ９ＦＥＴ６０および７０のしきい値電圧ＶＴＨ＾　（
−２Ｖ）よりも低くなる。

この実施例においては、アクセス用ＭＯＳＦＥＴ６０お
よび７０のしきい値電圧ＶＴ、ＩＡを適当な値に調整す
ることによって、また、高負荷抵抗４および５の抵抗値
Ｒを適当な値以下に下げることによって、Ｈｉｇｈデー
タを記憶するノード８または９の電位が、（ワード線の
電位ＶＷＮ　−アクセス用ＭＯＳＦＥＴ６０および７０
のしきい値電圧Ｖｔ　ＨＡ　）よりも高く電源電位Ｖ。

Ｃからの低下量の少ない電位で安定するように設定され
ている。

この実施例のスタティックＲＡＭの動作波形図を第４図
に示す。第４図に示すように、アドレス人力が与えられ
るとそのアドレス入力に応じてワード線１６ａ〜１６ｎ
のうち１本たとえば１６ａが選択され、その選択された
ワード線１６ａの電位がＯｖから５ｖに立上がる。それ
によって、そのワード線１６ａに接続されたメモリセル
１ａのノード８および９に記憶されているデータがそれ
ぞれビット線１４および１５に読出される。その結果、
ビット線１４および１５の間に電位差が生じる。この電
位差がセンスアンプにより増幅されてＯＶまたは５Ｖの
データ出力が得られる。

この実施例においては、アクセス用ＭＯＳＦＥＴ６０お
よび７０のしきい値電圧ＶＴｊｌＡが、Ｈ１ｇｈデータ
が読出される側のビット線の電位とワード線の電位との
間の電位差よりも大きい所定の電位に設定されているの
で、Ｈｉｇｈデータを記憶しているノードの電位が低下
することはない。

アクセス用ＭＯ８ＦＥＴ６０および７０のしきい値電圧
は、メモリセルの負荷抵抗の値を考慮して、イオン注入
法、基板ノードの選択等により自由に設定可能である。

なお、アクセス用ＭＯ３ＦＥＴ６０および７０のしきい
値電圧を高くすることにより、そのＭＯ５ＦＥＴ６０お
よび７０の導通時の抵抗値が大きくなってアクセスタイ
ムが増大することが懸念される。しかし、これはチャネ
ル幅を大きくすることにより回避することができる。

また、上記実施例のようにアクセス用ＭＯ３ＦＥＴのし
きい値電圧を大きくする代わりに、ビット線負荷用ＭＯ
ＳＦＥＴ２２および２３のしきい値電圧を低くしてもよ
い。この場合は、ワード線の選択時にＨｉｇｈデータが
読出される側のビット線の電位が高くなるので、ワード
線の電位とそのビット線の電位との間の電位差がアクセ
ス用ＭＯ８ＦＥＴのしきい値電圧よりも低くなり、Ｈｉ
ｇｈデータを記憶するノードの電位低下が防止される。

ビット線の電位を高くする手段は、上記手段に限られず
、他の手段を用いても同様の効果が得られることは言う
までもない。たとえば、ビット線負荷を抵抗またはデプ
レッショントランジスタにより構成すれば、ビット線電
位は電源電位まで充電される。また、アクセス用ＭＯＳ
ＦＥＴのしきい値電圧は、インバータ用ＭＯＳＦＥＴと
は独立に、高く設定してもよいし、また同じ値に設定し
てもよい。互いに異なる値に設定する場合には、設定の
自由度が大きくなるという長所があり、同じ値に設定す
る場合には工程数が少ないという長所がある。

ここで、サブスレッショールド電流とノードの電位低下
との関係について具体的な数値を用いて説明する。

第５図において、ノードＮ、にはｒＨＪレベルの情報が
記憶され、ノードＮＬにはｒＬＪレベルの情報が記憶さ
れているものとする。また、負荷抵抗Ｒの抵抗値を５０
０ＧΩ（５Ｘ１０”Ω）とし、電源電位ＶＣＣを５Ｖと
する。ワード線ＷＬの電位がｒＬＪレベルのとき、ＭＯ
ＳＦＥＴＱｌ、およびＱＡ２は完全にオフ状態となって
おり、サブスレッショールド電流１５ｕｂＡおよびＩ　
ｘｕｂ［１は共に極めて小さな値（Ｉｓｕｂ＾＋Ｉ　ｓ
ｕｂら−１０−１３Ａ以下）になっている。また、負荷
抵抗Ｒを流れる負荷電流ＩＬも同じ値となる。したがっ
て、ノードＮ。の電位ｖＮＨは、 ＶＮ　Ｈ−Ｖｃ　ｃ　−Ｒ＊　ＩＬ −５−（５Ｘ１０−２　）　＃５ となり、すなわち極めて電源電位ＶＣＣに近い値となる
。

ここで、ワード線ＷＬの電位がｒＨＪレベルになると、
第１０図に示される従来例の場合は、ＭＯＳ　Ｆ　Ｅ　
Ｔ　ＱＡ　＋およびＭＯＳＦＥＴＱｏ　＋に流れるサブ
スレッショールド電流１ｓｕｂ（−ｌ５ｕｂ４　＋Ｉ　
Ｓｕｌ、ら）が数桁大きくなり、たとえばｌ５ｕｂ＝　
ｌ５ｕｂＡ＋　ｌ５ｕｂａ　＝　１０−９［Ａ］程度と
なる。負荷電流ＩＬもこのサブスレッショールド電流ｌ
５ｕｂと等しくなるので、ノードＮ工の電位ＶＮ、ｌは
Ｒ−ＩＬ　　（−５Ｘ１０”ＸｌＸｌ０−９）だけ低下
しようとする。しかし、このときビット線ＢＬの電位が
電源電位ＶＣＣよりもＭＯＳＦＥＴＱａのしきい値電圧
■Ｔ吋だけ低い電位に保たれているので、ノードＮ、の
電位ｖＮｏはビット線ＢＬの電位と等しくなる。たとえ
ば、ＭＯＳＦＥＴＱＢ（７）しきい値電圧Ｖｖｎが１．
５Ｖテアルト、ノードＮＨの電位ＶＮ　１１　にｔ５　
１．　５−３．５Ｖまで低下する。この電位ＶＮ、ｌは
、ワード線ＷＬの電位がｒＬＪレベルとなると、再び負
荷抵抗Ｒにより充電され、長い時定数（１０ｍｓ程度）
でほとんど電源電位ＶＣＣに近い電位に回復する。しか
し、第６図の（ａ）に示すように、ノードＮ。の電位■
ＮＨが電源電位ＶＣＣまで上昇するまでにワード線ＷＬ
が選択されると、ソフトエラーの発生率が高くなる。

したがって、ソフトエラー耐量を改善するためには、第
６図の（ｂ）に示すように、ワード線ＷＬの選択時（「
Ｈ」レベル時）に、ノードＮ、の電位ｖＮＨがあまり低
下しないようにする必要がある。ワード線ＷＬの選択時
に電位ＶＮｏの低下を０．１Ｖ程度にするためには、負
荷電流！、を次の値にする必要がある。

ＩＬ−０，１１５Ｘ１０”−２Ｘ１０−”　Ａしたがっ
て、サブスレッショールド電流１ｓｕｂ（”　ｌ５ｕｂ
ａ　＋　ｌ５ｕｂＢ　）も２Ｘ１０−”　Ａ以下にする
必要がある。サブスレッショールド電流１　ｓｕｂぇは
、ＭＯ３ＦＥＴＱＡ　＋およびＱＡ２のしきい値電圧を
０．１ｖ上昇させるとほぼ１桁小さくなるので、しきい
値電圧をどれだけ上げればよいかを見積ることができる
。ｌ５ｕｂ＝　１０−９Ａであるならば、Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　Ａ　＋およびＱ＾２のしきい値電圧を０
．４上げれば、Ｉ　ｚｕｂさ１０−”Ａとなる。この結
果、ワード線ＷＬの選択時にノードＮ、ｌの電位低下は
０．１Ｖとなり、ソフトエラー率は約１桁以上改善され
る。第７図は、ワード線ＷＬの選択時におけるサブスレ
ッショールド電流１５ｔｔｂとノードＮＨの電位ｖＮｏ
との関係を示す概念図で市る。この概念図は、サブスレ
ッショールド電流Ｉ５□ｂが増加するに従って、ノード
ＮＨの電位ｖＮＨが低下することを示している。

次に、ワード線ＷＬの選択時におけるサブスレッショー
ルド電流！　ｓｕｂと負荷電流ＩＬの過渡的変化につい
て説明する。まず、ワード線ＷＬの電位がｒＨＪレベル
に立上がることによりノードＮ。

の電位が４，５Ｖにまで低下する場合について説明する
。ワード線ＷＬの電位がｒＨＪレベルになると、まず、
サブスレッショールド電流１ｓｕｌ）が増加し、この結
果、サブスレッショールド電流ｌ５ｕｂおよび負荷電流
ＩＬは、ｌ５ＬＬｂ＞ＩＬという関係になる。このため
、負荷電流ＩＬも増加し、ノードＮ、の電位ｖＮ８が負
荷電流ＩＬの増加とともに低下する。そして、電位Ｖ−
８が４．５ｖまで低下すると、サブスレッショールド電
流Ｉ　Ｓｕｂと負荷電流ＩＬとが等しくなり、電位ＶＮ
、ｌはそれ以上低下しなくなる。すなわち、Ｉ、ｕｂ＞
ＩＬという関係が成立している限りノードＮＨの電位ｖ
ＮＨは低下し続ける。

次に、ワード線ＷＬの電位がｒＨＪレベルに立上がった
ときにノードＮ、の電位ＶＮいが４．９Ｖで安定する場
合について説明する。ワード線ＷＬの電位がｒＨＪレベ
ルになると、まずサブスレッショールド電流１ｓｕｂが
増加し、ｌ５ｕｂ＞　ｌ　Ｌという関係が成立する。こ
れに従って、負荷電流ｌＬも増加して、電位ＶＮ　、が
４．９ｖに低下する。

この時点でＩ包ｂ−Ｉ　Ｌという関係が成立していれば
、電位ＶＨ８はそれ以上は低下しない。ここでもし、何
らかの理由によりノードＮ０の電位■Ｎ８が４．９Ｖよ
りも低下したときに■Ｓｕｂ＜　Ｉ　Ｌの関係が満たさ
れていると、負荷電流Ｉ、はサブスレッショールド電流
ｌ５ｕｂに等しくなろうとして減少する。その結果、ノ
ードＮ８の電位ＶＮ　、が４゜９■まで引き上げられる
。したがって、ノードＮ□の電位ＶＮ、は４．９ｖで安
定する。

以上のことから、ワード線の選択時にｘｓｕｂ＞　１、
の関係が成立していれば、ノードＮ、の電位ＶＮ８は低
下し続け、■、□ｂｅｌｔの関係が満たされていればノ
ードＮＨの電位■Ｎｏはそれ以上低下することはない。

すなわち、ワード線の選択時のノードＮ。の電位低下が
ΔＶ以下であるならばソフトエラー率が改善されるとす
ると、ノードＮ８の電位ｖＮＨがＶＣＣ−ΔＶとなった
時点でＩ　ｓ＋Ａｂ＜１．の関係が成立するならばその
電位ＶＮ　）ｌはＶＣＣ−ΔＶよりも低下することはな
い。

第８図は、ノードＮ８の電位ＶＮ　ＨがＶ。Ｃ−ΔＶと
なった時点でのＩＬ／Ｉｓμｂとソフトエラー率との関
係を示す図である。第８図は、Ｉ　Ｌ　／　ｌ５ｕｂく
１という関係が成立するならば、ノードＮ。

の電位ｖＮ８はＶＣＣ−ΔＶよりも低下するためソフト
エラー率は大きくなるが、ＩＬ／Ｉｓμｂ＞１という関
係が成立するならば、ノードＮ８の電位ＶＮＨはＶＣＣ
−Δ■よりも高くなるのでソフトエラー率が低減するこ
とを示している。

したがって、ノードＮＨの電位ＶＮｏがＶＣＣ−ΔＶま
で低下した時点でＩ　Ｌ　／　ｌ５ＵＬｂ＞　ｌの関係
が成立するように、上記実施例において、ワード線の選
択時の電位、ビット線の電位、ＭＯＳＦＥＴのしきい値
電圧または高負荷抵抗の抵抗値を設定すれば、ソフトエ
ラー率を大幅に改善することが可能となる。

このように上記実施例によれば、Ｈｉｇｈデータを記憶
するノード８または９の電位を（ワード線の電位−アク
セス用ＭＯ８ＦＥＴのしきい値電圧）より高くソフトエ
ラー率の低い所定の電位に保つために、■ワード線ドラ
イバ内のＭＯ３ＦＥＴ３１のしきい値位置ＶＴＨＷの調
整、■ワード線ドライバ内のインバータ４３のしきい値
電圧のｇｕ、■アクセス用ＭＯ８ＦＥＴ６０および７０
のしきい値電圧ｖＴＨ＾の調整、■インバータ用ＭＯＳ
ＦＥＴ２および３のしきい値電圧ＶＴＨＤの調整、■ビ
ット線負荷用ＭＯ３ＦＥＴ２２および２３のしきい値電
圧の調整、または■高負荷抵抗４および５の抵抗値の調
整を行なっている。なお、これらの手段■〜■のうちい
くつかを組合わせることによってＨｉｇｈデータを記憶
するノード８または９の電位低下を防止してもよい。

上記■〜■の調整においては、Ｈｉｇｈデータを記憶す
るノードの電位が、（ワード線電位−アクセス用ＭＯＳ
ＦＥＴのしきい値電圧）よりも高くかつ電源電位ｖｅｃ
からの低下量の少ない電位である場合に、アクセス用Ｍ
Ｏ３ＦＥＴおよびインバータ用ＭＯＳＦＥＴに流れるリ
ーク電流の和と高負荷抵抗に流れる充電電流とが等しく
なるように、設定が行なわれる。これにより、そのノー
ドの電位は、（ワード線電位−アクセス用ＭＯＳＦＥＴ
のしきい値電圧）よりも十分高い電位で安定となり、そ
れ以下には低下しない。

また、アクセス用ＭＯＳＦ、ＥＴ６０および７０のゲー
ト幅とインバータ用ＭＯＳＦＥＴ２および３のゲート幅
との比を大きくし、Ｌｏｗデータを記憶するノード８ま
たは９の電位を下げることによっても、Ｈｉｇｈデータ
を記憶するノード８または９の電位低下を防止すること
ができる。

なお、高負荷抵抗４および５の抵抗値Ｒを調整する場合
には、具体的には、抵抗値Ｒが（電源電位ＶＣＣ−アク
セス用ＭＯ８ＦＥＴのしきい値電圧ＶｖＨ）／１１□、
よりも十分小さければよい。

ここで、■ｌ＠ａｋは、Ｈｉｇｈデータを記憶するノー
ド８または９に電源電位ＶＣＣを与えたとき、このノー
ドからビット線と接地端子とに流れるリーク電流の総和
を示すものである。

また、ビット線負荷用ＭＯＳＦＥＴ２２および２３のし
きい値電圧ＶＴ１１をメモリセル内のＭＯＳＦＥＴのし
きいｌａ？ｌ！圧よりも低く設定する場合には、周辺回
路中のＭＯＳＦＥＴのしきい値電圧が２種類以上設定さ
れていれば、その中の２つのしきい値電圧をそれぞれビ
ット線負荷用ＭＯ３ＦＥＴとメモリセル内のＭＯＳＦＥ
Ｔのしきい値電圧と共通にすれば工程数が増加すること
もない。

さらに、メモリセル内のアクセス用ＭＯＳＦＥＴやイン
バータ用ＭＯＳＦＥＴのしきい値電圧を高く設定する場
合には、各ＭＯ３ＦＥＴのチャネルの下部にＰ型の不純
物が多く打ち込まれるので、それに伴なって記憶ノード
の接合容量が増加し、さらにソフトエラーに強くなると
いう副次的効果も得られる。

また、選択時のワード線の電位を電源電位ｖｃ、よりも
低く設定する場合には、ワード線の電位の振幅が小さく
なるため、ワード線の切換わりが速くなり、アクセスタ
イムが高速化されるという効果もある。

このように、上記実施例によれば、従来のスタティック
ＲＡＭのようにＨｉｇｈデータを記憶するノードの電位
が（ワード線の電位−アクセス用ＭＯ５ＦＥＴのしきい
値電圧）まで下がる場合に比べ、記憶ノードに蓄えられ
ている電荷量が多くなり、アクティブ時のソフトエラー
耐性を強くすることが可能となる。

［発明の効果〕 以上のようにこの発明によれば、高レベルの情報を記憶
するノードの電位低下が防止されるので、ソフトエラー
に強く、信頼性の高い半導体記憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるスタティックＲＡＭ
のメモリセル部分を示す回路図である。 第２図はこの発明の他の実施例によるスタティックＲＡ
Ｍのメモリセル部分を示す回路図である。 第３図はこの発明のさらに他の実施例によるスタティッ
クＲＡＭのメモリセル部分を示す回路図である。第４図
はｉ３図に示されたスタティックＲＡＭの動作波形図で
ある。第５図はサブスレッショールド電流によるメモリ
セルにおけるノードの電位低下を説明するための回路図
である。第６図はサブスレッショールド電流によるメモ
リセルにおける電位低下を示すタイミングチャートであ
る。 第７図はサブスレッショールド電流とノードの電位との
関係を示す図である。第８図は負荷電流とサブスレッシ
ョールド電流との比ＩＬ／ｌ５ｕ−とソフトエラー率と
の関係を示す図である。第９図はスタティックＲＡＭの
全体の構成を示すブロック図である。第１０図は従来の
スタティックＲＡＭのメモリセル部分を示す回路図であ
る。第１１図はソフトエラーのメカニズムを説明するた
めの図である。 図において、１ａ〜１ｎはメモリセル、２，３はインバ
ータ用ＭＯ５ＦＥＴ、４．５は高負荷抵抗、６，７はア
クセス用ＭＯ８ＦＥＴ、８．９はノード、１０，１１，
２４，２５，３４．４４は電源端子、１２．１３は寄生
容量、１４．１５はビット線、１６ａ〜１６ｎはワード
線、１７．１８はＭＯＳＦＥＴ、１９．２０はＩ１０線
、２１は入力端子、２２．２３はビット線負荷用ＭＯ８
ＦＥＴ、３０ａ　〜３０ｎ、４０ａ　〜４０ｎはワード
線ドライバ、３１．３３，４１．４２はＮチャネルＭＯ
３ＦＥＴ、３２はＰチャネルＭＯＳＦＥＴ１４３はイン
バータである。 なお、各図中同一符号は同一または相当部分を示す。 第 図 第２図 Ｈ Ｖｃｃ 第３図 渠Ｓ図 第６目 Ｖｃｚレベ１し 功 寸 ハ） 耐 第７図 萬８図 １Ｌ／　１５ｕｂ

Claims (1)

1. 【特許請求の範囲】 少なくとも１つのメモリセル、 前記メモリセルを選択するために設けられたワード線、
   および 第１および第２のビット線からなり、前記選択されたメ
   モリセルに情報を書込みまたは前記選択されたメモリセ
   ル内の情報を読出すためのビット線対を備え、 前記各メモリセルは、 相補的な情報を記憶する第１および第２の記憶ノード、 所定の電源電位と前記第１の記憶ノードとの間に結合さ
   れる第１の負荷素子、 前記所定の電源電位と前記第２の記憶ノードとの間に結
   合される第２の負荷素子、 前記第１の記憶ノードと接地電位との間に結合され、か
   つ前記第２の記憶ノードに接続される制御端子を有する
   情報記憶用の第１のトランジスタ素子、 前記第２の記憶ノードと接地電位との間に結合され、か
   つ前記第１の記憶ノードに接続される制御端子を有する
   情報記憶用の第２のトランジスタ素子、 前記第１のビット線と前記第１の記憶ノードとの間に結
   合され、かつ前記ワード線に接続される制御端子を有す
   るアクセス用の第３のトランジスタ素子、および 前記第２のビット線と前記第２の記憶ノードとの間に結
   合され、かつ前記ワード線に接続される制御端子を有す
   るアクセス用の第４のトランジスタ素子を含む半導体記
   憶装置において、 前記メモリセルの選択時に、前記第１および第２の記憶
   ノードのうち高レベルの情報を記憶している記憶ノード
   の電位が、前記ワード線の電位から前記アクセス用の第
   ３または第４のトランジスタ素子のしきい値電圧を差引
   いた電位よりも高い電位で安定するように、前記第１お
   よび第２の負荷素子の抵抗値またはトランジスタ素子の
   しきい値電圧が設定されていることを特徴とする半導体
   記憶装置。