KR20050042403A - 오버 드라이빙 제어회로를 구비하는 내부 전원전압 제어회로 - Google Patents
오버 드라이빙 제어회로를 구비하는 내부 전원전압 제어회로 Download PDFInfo
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Abstract
내부 전원전압에 오버슈팅이 발생하는 것을 방지하고 또한 외부 전원전압으로부터 내부 전원전압으로 공급되는 전류량을 용이하게 조절할 수 있는 반도체 메모리장치의 내부 전원전압 제어회로가 개시된다. 상기 내부 전원전압 제어회로는, 제1내부 전원전압 드라이버를 구비하고, 내부 전원전압과 기준전압을 비교하여 상기 내부 전원전압이 상기 기준전압보다 낮을 때 상기 제1내부 전원전압 드라이버를 턴온시켜 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하여 상기 내부 전원전압의 레벨을 유지하는 내부 전원전압 구동회로; 및 상기 제1내부 전원전압 드라이버와 다른 별도의 제2내부 전원전압 드라이버를 구비하고, 제어신호가 활성화되는 동안에만 상기 제2내부 전원전압 드라이버를 턴온시켜 상기 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하는 오버 드라이빙 제어회로를 구비하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 내부 전원전압 제어회로에 관한 것이다.
디램과 같은 반도체 메모리장치에서는 메모리셀 코아 어레이의 전원전압으로서 내부 전원전압이 사용된다. 그런데 반도체 메모리장치 내의 감지증폭기들에 의해 비트라인의 데이터가 센싱되는 시점에는 내부 전원전압의 전하가 많이 소모되어 내부 전원전압의 레벨이 낮아지게 진다.
따라서 일반적으로 내부 전원전압의 레벨을 안정화시키기 위해 비트라인의 데이터가 센싱되는 시점에 소정의 짧은 펄스를 생성하여 이 펄스 구간동안 외부 전원전압으로부터 내부 전원전압으로 전류를 더 공급하는 스킴이 이용된다. 그러나 이러한 종래의 스킴은 높은 외부 전원전압(High Vcc)에서 너무 과도한 전류가 내부 전원전압으로 공급됨으로써 내부 전원전압에 오버슈팅(Over-Shooting)이 발생하여 이로 인한 반도체 메모리장치의 특성저하가 야기될 수 있다.
도 1은 종래의 내부 전원전압 제어회로를 나타내는 회로도이다.
도 1을 참조하면, 종래의 내부 전원전압 제어회로는, 내부 전원전압(VINTA)과 기준전압(VREFA)을 비교하여 내부 전원전압(VINTA)이 기준전압(VREFA)보다 낮을 때 출력신호(VINTAEB)를 활성화시키는 차동증폭 회로(11), 및 차동증폭 회로(11)의 출력신호(VINTAEB)의 활성화에 응답하여 외부 전원전압(VDDA)으로부터 내부 전원전압(VINTA)으로 전류를 공급하는 내부 전원전압 드라이버(13)를 구비한다.
또한 종래의 내부 전원전압 제어회로는, 제어신호(ACT)가 활성화되는 동안에 차동증폭 회로(11)의 출력신호(VINTAEB)를 풀다운 레벨로 더 낮추는 드라이빙 제어회로(15)를 더 구비한다. 제어신호(ACT)는 비트라인의 데이터가 센싱되는 시점에 활성화되는 소정의 짧은 펄스를 갖는 신호이다.
따라서 비트라인의 데이터가 센싱되는 시점에는 드라이빙 제어회로(15)에 의해 차동증폭 회로(11)의 출력신호(VINTAEB)가 풀다운 레벨로 더 낮아짐으로써 내부 전원전압 드라이버(13)가 더 강하게 턴온되어 더 많은 전류가 외부 전원전압(VDDA)으로부터 내부 전원전압(VINTA)으로 공급된다.
도 2는 도 1에 도시된 종래의 내부 전원전압 제어회로의 단점을 설명하기 위한 신호 파형도이다. 도 2에서 WL은 반도체 메모리장치 내의 소정의 메모리셀에 연결되는 워드라인을 나타내고 BL/BLB는 메모리셀에 연결되는 비트라인 및 상보 비트라인을 나타낸다. PS는 반도체 메모리장치 내의 감지증폭기를 인에이블시키는 인에이블 신호를 나타내고 ACT는 상기 드라이빙 제어회로(15)를 제어하는 제어신호를 나타낸다. VINTAEB는 상기 차동증폭 회로(11)의 출력신호를 나타낸다.
도 2에 도시된 파형도에서와 같이 상기 종래의 내부 전원전압 제어회로에서는, 제어신호(ACT)가 논리"로우"로 디스에이블된 후 차동증폭 회로(11)의 출력신호(VINTAEB)가 외부 전원전압(VDDA) 레벨로 다시 올라가게 된다. 그런데 이때 차동증폭 회로(11)의 응답시간이 느리기 때문에 출력신호(VINTAEB)가 느리게 외부 전원전압(VDDA) 레벨로 올라가게 된다. 즉 출력신호(VINTAEB)가 영역(B)에서와 같이 오래동안 낮은 레벨로 유지된다.
이로 인하여 비트라인 센싱이 끝난 뒤에도 내부 전원전압 드라이버(13)를 통해 과도한 전류가 내부 전원전압(VINTA)으로 공급됨으로써 내부 전원전압(VINTA)에 오버슈팅(Over-Shooting)이 발생할 수 있으며 이로 인해 반도체 메모리장치의 특성저하가 야기될 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 내부 전원전압에 오버슈팅이 발생하는 것을 방지하고 또한 외부 전원전압으로부터 내부 전원전압으로 공급되는 전류량을 용이하게 조절할 수 있는 반도체 메모리장치의 내부 전원전압 제어회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 내부 전원전압 제어회로는, 제1내부 전원전압 드라이버를 구비하고, 내부 전원전압과 기준전압을 비교하여 상기 내부 전원전압이 상기 기준전압보다 낮을 때 상기 제1내부 전원전압 드라이버를 턴온시켜 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하여 상기 내부 전원전압의 레벨을 유지하는 내부 전원전압 구동회로; 및 상기 제1내부 전원전압 드라이버와 다른 별도의 제2내부 전원전압 드라이버를 구비하고, 제어신호가 활성화되는 동안에만 상기 제2내부 전원전압 드라이버를 턴온시켜 상기 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하는 오버 드라이빙 제어회로를 구비하는 것을 특징으로 한다.
상기 제어신호는 상기 반도체 메모리장치 내의 감지증폭기가 인에이블되는 시점과 동기되어 인에이블된다.
상기 내부 전원전압 구동회로는, 상기 내부 전원전압과 상기 기준전압을 비교하여 상기 내부 전원전압이 상기 기준전압보다 낮을 때 출력신호를 활성화시키는 차동증폭 회로, 및 상기 차동증폭 회로의 출력신호의 활성화에 응답하여 상기 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하는 제1내부 전원전압 드라이버를 구비한다.
상기 오버 드라이빙 제어회로는, 상기 제어신호의 활성화 동안 상기 외부 전원전압을 분배(devide)하여 구동신호를 발생하는 전압 분배기(voltage divider); 상기 구동신호에 응답하여 상기 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하는 제2내부 전원전압 드라이버; 및 상기 제어신호의 비활성화 동안 상기 제2내부 전원전압 드라이버를 턴오프시키는 제어회로를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 내부 전원전압 제어회로를 나타내는 회로도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 내부 전원전압 제어회로는 내부 전원전압 구동회로(31) 및 오버 드라이빙(Over driving) 제어회로(33)를 구비한다. 특히 내부 전원전압 구동회로(31) 및 오버 드라이빙 제어회로(33)는 각각 별도의 내부 전원전압 드라이버를 구비한다. 즉 내부 전원전압 구동회로(31)는 제1내부 전원전압 드라이버(313)를 구비하고 오버 드라이빙 제어회로(33)는 제2내부 전원전압 드라이버(333)를 구비한다.
내부 전원전압 구동회로(31)는 내부 전원전압(VINTA)과 기준전압(VREFA)을 비교하여 내부 전원전압(VINTA)이 기준전압(VREFA)보다 낮을 때 제1내부 전원전압 드라이버(313)를 턴온시켜 외부 전원전압(VDDA)으로부터 내부 전원전압(VINTA)으로 전류를 공급하여 내부 전원전압(VINTA)의 레벨을 유지시킨다.
오버 드라이빙 제어회로(33)는 제어신호(ACT)가 활성화되는 동안에만 제2내부 전원전압 드라이버(333)를 턴온시켜 외부 전원전압(VDDA)으로부터 내부 전원전압(VINTA)으로 전류를 공급한다. 제어신호(ACT)는 반도체 메모리장치 내의 감지증폭기들이 인에이블되는 시점과 동기되어 인에이블되는 신호이다.
좀더 상세하게는, 내부 전원전압 구동회로(31)는 차동증폭 회로(311)와 제1내부 전원전압 드라이버(313)를 구비한다. 차동증폭 회로(311)는 내부 전원전압(VINTA)과 기준전압(VREFA)을 비교하여 내부 전원전압(VINTA)이 기준전압(VREFA)보다 낮을 때 출력신호(VINTAEB)를 활성화시킨다. 제1내부 전원전압 드라이버(313)는 차동증폭 회로(311)의 출력신호(VINTAEB)의 활성화에 응답하여 외부 전원전압(VDDA)으로부터 내부 전원전압(VINTA)으로 전류를 공급한다.
차동증폭 회로(311)는 통상적인 회로로서 피모스 트랜지스터들(P1,P2)과 엔모스 트랜지스터들(N1-N3)를 포함하여 구성된다. 제1내부 전원전압 드라이버(313)는 피모스 트랜지스터(P3)로 구성된다.
오버 드라이빙 제어회로(33)는 전압 분배기(voltage divider)(331), 제2내부 전원전압 드라이버(333), 및 제어회로(335)를 구비한다. 전압 분배기(331)는 제어신호(ACT)의 활성화 동안 외부 전원전압(VDDA)을 분배(devide)하여 구동신호(DRV)를 발생한다. 제2내부 전원전압 드라이버(333)는 구동신호(DRV)에 응답하여 외부 전원전압(VDDA)으로부터 내부 전원전압(VINTA)으로 전류를 공급한다. 제어회로(335)는 제어신호(ACT)의 비활성화 동안 구동신호(DRV)를 외부 전원전압(VDDA) 레벨로 풀업시킴으로써 제2내부 전원전압 드라이버(333)를 턴오프시킨다.
전압 분배기(331)는 피모스 트랜지스터들(P4-P8)과 엔모스 트랜지스터들(N4,N5), 및 저항들(R1-R3)를 포함하여 구성된다. 제2내부 전원전압 드라이버(333)는 피모스 트랜지스터(P10)로 구성되고 제어회로(335)도 피모스 트랜지스터(P9)로 구성된다.
이상에서와 같이 본 발명에 따른 내부 전원전압 제어회로에서는 내부 전원전압 구동회로(31)와 오버 드라이빙 제어회로(33)가 각각 별도의 내부 전원전압 드라이버를 구비한다. 따라서 제어신호(ACT)가 논리"로우"로 디스에이블된 후에는 즉 비트라인 센싱이 끝난 뒤에는 오버 드라이빙 제어회로(33) 내의 제어회로(335)에 의해 구동신호(DRV)가 빠르게 외부 전원전압(VDDA) 레벨로 올라가게 된다. 즉 구동신호(DRV)가 짧은 시간동안에만 낮은 레벨로 유지된다.
그 결과 비트라인 센싱이 끝난 뒤에는 제2내부 전원전압 드라이버(333)를 통해 과도하지 않은 적절한 전류가 내부 전원전압(VINTA)으로 공급됨으로써 내부 전원전압(VINTA)에 오버슈팅(Over-Shooting)이 발생하지 않게 된다. 또한 제2내부 전원전압 드라이버(333)를 통해 외부 전원전압(VDDA)으로부터 내부 전원전압(VINTA)으로 공급되는 전류량이 전압 분배기(331)에 의해 용이하게 조절될 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 내부 전원전압 제어회로는, 내부 전원전압에 오버슈팅이 발생하는 것을 방지하고 또한 외부 전원전압으로부터 내부 전원전압으로 공급되는 전류량을 용이하게 조절할 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 내부 전원전압 제어회로를 나타내는 회로도이다.
도 2는 도 1에 도시된 종래의 내부 전원전압 제어회로의 단점을 설명하기 위한 신호 파형도이다.
도 3은 본 발명의 일실시예에 따른 내부 전원전압 제어회로를 나타내는 회로도이다.
Claims (4)
- 반도체 메모리장치의 내부 전원전압 제어회로에 있어서,제1내부 전원전압 드라이버를 구비하고, 내부 전원전압과 기준전압을 비교하여 상기 내부 전원전압이 상기 기준전압보다 낮을 때 상기 제1내부 전원전압 드라이버를 턴온시켜 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하여 상기 내부 전원전압의 레벨을 유지하는 내부 전원전압 구동회로; 및상기 제1내부 전원전압 드라이버와 다른 별도의 제2내부 전원전압 드라이버를 구비하고, 제어신호가 활성화되는 동안에만 상기 제2내부 전원전압 드라이버를 턴온시켜 상기 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하는 오버 드라이빙 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부 전원전압 제어회로.
- 제1항에 있어서, 상기 제어신호는 상기 반도체 메모리장치 내의 감지증폭기가 인에이블되는 시점과 동기되어 인에이블되는 것을 특징으로 하는 반도체 메모리장치의 내부 전원전압 제어회로.
- 제1항에 있어서, 상기 내부 전원전압 구동회로는,상기 내부 전원전압과 상기 기준전압을 비교하여 상기 내부 전원전압이 상기 기준전압보다 낮을 때 출력신호를 활성화시키는 차동증폭 회로; 및상기 차동증폭 회로의 출력신호의 활성화에 응답하여 상기 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하는 제1내부 전원전압 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부 전원전압 제어회로.
- 제1항에 있어서, 상기 오버 드라이빙 제어회로는,상기 제어신호의 활성화 동안 상기 외부 전원전압을 분배(devide)하여 구동신호를 발생하는 전압 분배기(voltage divider);상기 구동신호에 응답하여 상기 외부 전원전압으로부터 상기 내부 전원전압으로 전류를 공급하는 제2내부 전원전압 드라이버; 및상기 제어신호의 비활성화 동안 상기 제2내부 전원전압 드라이버를 턴오프시키는 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부 전원전압 제어회로.
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| KR100714897B1 (ko) * | 2004-06-22 | 2007-05-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 어레이 내부 전원 전압발생 방법 |
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2003
- 2003-11-03 KR KR1020030077337A patent/KR100564583B1/ko not_active IP Right Cessation
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