JPH07111827B2 - ダイナミック・ランダム・アクセス・メモリ回路の制御方法およびダイナミック・ランダム・アクセス・メモリ回路 - Google Patents

ダイナミック・ランダム・アクセス・メモリ回路の制御方法およびダイナミック・ランダム・アクセス・メモリ回路

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JPH07111827B2
JPH07111827B2 JP60225937A JP22593785A JPH07111827B2 JP H07111827 B2 JPH07111827 B2 JP H07111827B2 JP 60225937 A JP60225937 A JP 60225937A JP 22593785 A JP22593785 A JP 22593785A JP H07111827 B2 JPH07111827 B2 JP H07111827B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック・ランダム・アクセス・メモリ回
路の制御方法およびダイナミック・ランダム・アクセス
・メモリ回路に関するものである。
ダイナミック・ランダム・アクセス・メモリ回路（ダイ
ナミック・ランダム・アクセス・メモリ）の動作におい
ては、かなりの電源電流サージが発生されることがあ
る。そのような電流サージが発生されるのは、メモリセ
ルが沿って配置されるビット線に伴う容量が大きいため
である。したがって、各充電サイクルおよび各放電サイ
クルの間はその容量が電流に影響を及ぼさないようにし
なければならない。
〔従来の技術〕
ダイナミック・ランダム・アクセス・メモリにおいて
は、「サイクル」を定めるために行アドレス・ストロー
ブRASの論理的な補数▲▼が用いられる。そのサ
イクルは公称100〜120ナノ秒を含むことができ、その期
間のうち▲▼は40ナノ秒か、それくらいの間だけ
高レベルである。▲▼の高〜低縁部と低〜高縁部
の間の時間は「アクティブ期間」と呼ばれる。従来のダ
イナミック・ランダム・アクセス・メモリにおいて▲
▼が高レベルの時は、ビット線のプリチャージ動作
が行われる。続いて起るアクティブ期間の間は、目的と
するメモリセルをアクセスするためにデコーダがセット
される。その後で、まだアクティブ期間中に、検出動作
とリストア動作が行われる。
▲▼が高レベルになった時にそれらの動作は終
り、アクティブ期間の終りを知られる。
たとえば、高速の256K CMOSダイナミック・ランダム・
アクセス・メモリには典型的には1024対のビット線があ
る。各ビット線の典型的な容量は800フェムトファラド
（fF）である。そのようなダイナミック・ランダム・ア
クセス・メモリにおいて中間点センシングが採用される
と、センシングの開始とアクティブ期間の終了（これは
通常はプリチャージ期間の開始に一致する）の間の期間
中に累積された800pFの容量をそれのVCC/2のプリチャー
ジされたレベルからVCCレベルまでダイナミック・ラン
ダム・アクセス・メモリは動かなければならない。
典型的なチップ・アクティブ期間中は、アクティブ期間
の終了の約30nS前にセンシングが一般に開始される。こ
の30nSの時間フレーム中に、センス信号とリストア信号
を、第１図に示されているダイナミック・ランダム・ア
クセス・メモリセンス増幅器のような、ビット線に結合
されているセンス増幅器の２個またはそれ以上の一連の
プルアップ・トランジスタに供給せねばならない。ダイ
ナミック・ランダム・アクセス・メモリの従来の構成に
おいては、最初のセンスおよびリストア信号が比較的小
さいプルアップ・トランジスタを導通状態にする。その
後のセンスおよびリストア信号がそのトランジスタより
多少大きいプルアップ・トランジスタまたは一対のその
ようなトランジスタを導通状態にする。このようにし
て、プルアップ・トランジスタを通じてダイナミック・
ランダム・アクセス・メモリ回路にひき出された電流の
量は、使用されているトランジスタの大きさによりいく
らか制御される。また、それらの信号の開始の間の相対
的なタイミングが、トランジスタの導通に伴う電流のサ
ージを制御することを一層助ける。
第１図は、フリップフロップを構成する対にされたＰチ
ャネル・トランジスタ14,16と、ビット線10と12の間に
発生された差を増幅するように構成されている対にされ
たＮチャネル・トランジスタ18,20を備える既知のダイ
ナミック・ランダム・アクセス・メモリセンス増幅器の
回路を示す。線22をVCCへ向って駆動し、線24をアース
電位へ向って駆動することにより第１図のセンス増幅器
は導通状態にされる。２個のＰチャネル・トランジスタ
26,28により表されている１組のＰチャネル・トランジ
スタを導通状態にすることにより線22をVCCに接続でき
る。２個のＮチャネル・トランジスタ30,32により表さ
れている１組のＮチャネル・トランジスタを導通状態に
することにより線24をアース電位へ向って駆動できる。
従来は、対にされている各トランジスタ26,30は対にさ
れている各トランジスタ28,32より小さい装置である。
それら第１のトランジスタ26,30が最初に導通状態にさ
れて、トランジスタ26,30の大きさに加えられる実際の
物理的制約により、センス増幅器へ流れ込む大きい最大
電流を制限する。それらのトランジスタがある時間導通
状態にされると、大きいトランジスタ28,32が導通状態
にされてより大きい電流を流してセンス動作およびリス
トア動作を終らせる。
第１図の回路においては、線34に第１のセンス信号φS1
を受けることにより第１のＮチャネル・トランジスタ30
が導通状態にされる。同様に、線36に第２のセンス信号
φS2を受けることにより第２のＮチャネル・トランジス
タ32が導通状態にされる。同様に、第１のセンス信号の
論理的な補数信号S1を線38に受けることにより第１の
Ｐチャネル・トランジスタ26は導通状態にされる。ま
た、第２のセンス信号の論理的な補数信号S2を線40に
受けることにより第２のＰチャネル・トランジスタ28は
導通状態にされる。第１のセンス信号φS1と第２のセン
ス信号φS2の間の間隔は、第２のより大きいトランジス
タ28,32が導通状態にされるまで第１の小さいトランジ
スタ26,30が導通状態になっている時間を決定する。そ
の時間間隔は、第２のトランジスタ28のトランジスタの
ソース＝ドレイン間電位を低くすることにより第２のト
ランジスタ28が最初に導通状態にされた時に、そのトラ
ンジスタを通ってダイナミック・ランダム・アクセス・
メモリ回路へ流れこむ電流も決定する。
種々の時刻にセンス増幅器のトランジスタを導通状態に
するこの一般的な方法は、ビット線10,12の容量を克服
するために使用される。ビット線容量に対応する電荷の
量をこの回路に供給せねばならないことについて考える
ことにする。これは、大きい電流を短時間供給すること
により、または小さい電流を長時間供給することにより
行うことができる。第１図を参照して説明した方法にお
いては、トランジスタ26,30のような小型のトランジス
タを最初に導通状態にし、その導通状態をある時間保つ
と、ある量の電荷がビット線10,12へ送られて寄生容量
を部分的に克服し、大型のトランジスタ28,32が導通状
態にされる前にビット線の電位を上昇させる。それらの
トランジスタ28,32が導通状態にされると、多少大きい
電流がそれらのトランジスタを通って流れることがで
き、ビット線の電位がVCC/2からVCCにされるまで付加電
荷をビット線へ供給できる。したがって、第１図に示さ
れているセンス増幅器を、時間的にずれているセンス信
号およびリストア信号により動作状態にして、Ｐチャネ
ル・トランジスタ対26/40とＮチャネル・トランジスタ
対28/32により示されているしだいに大きくなるプルア
ップ・トランジスタを導通状態にする。これにより、全
てのトランジスタが一緒に導通状態になることによって
あまり制御できない電流サージが直ちに生ずる代りに、
電流が徐々に増加することになる。
時間的にずれたそのようなセンス信号およびリストア信
号を発生する従来の論理回路が第２図に示されている。
▲▼信号が低レベルになった時に、センス増幅器
を流れる電流を制御するこの従来の回路においては、次
の時刻t0において第１のセンス信号φS1が開始される。
▲▼信号が低レベルになった時から時刻t0までの
時間間隔は検出のためにビット線をセットするために要
する時間である。この時間はダイナミック・ランダム・
アクセス・メモリが動作している条件、たとえば温度と
電源電圧に依存する。
第１のセンス信号φS1が開始されてから遅延時間t1が経
過した後で第２のセンス信号φS2が発生される。遅延時
間t1は一連のMOSインバータ（第２図）により制御でき
る。それらのインバータはオンチップ回路により決定さ
れる遅延時間を加える。▲▼が高レベルになって
プリチャージ期間の開始を示すと、センス信号φS1とφ
S2がφpre信号により終らされる。
更に詳しくいえば、第２図に示されている論理回路にお
いては、行アドレス・ストローブ補数信号▲▼が
線42により受けられる。その論理回路は線44に第１のφ
pre信号を発生して、NORゲート46,48が後で第１と第２
のセンス信号を発生できるようにする。▲▼信号
の開始後の時刻t0の時に第１のセンス信号が発生され
る。その時刻はダイナミックRAMのビット線をセットす
るために要する時間により決定される。その時間は遅延
ブロック50により表される。第１のセンス信号φS1は回
路点52に発生され、線34（第１図）を介してセンス増幅
器に供給される。インバータ54が第１のセンス信号の論
理的な補数信号S1を発生して、その信号を線38を介し
て第１図の回路のトランジスタ26に供給する。
第２のセンス信号φS2は第１のセンス信号φS1の開始後
の時刻t1に発生される。その時刻t1は、第１のセンス信
号と第２のセンス信号の間に所定の遅延時間を生じさせ
るように構成されている一連のMOSインバータ56により
決定される。このようにして、第１のセンス信号φS1の
開始後の時刻t1にNORゲート48の出力端子に第２のセン
ス信号φS2が発生され、その第２のセンス信号は線36
（第１図）を介して第１図のＮチャネル・トランジスタ
32へ送られる。第２のセンス信号の論理的な補数信号
S2を発生するためにインバータ・ゲート58が発生され
る。その論理的な補数信号は、線40を介して第１図の大
型のトランジスタ28を導通状態にするように構成され
る。ビット線容量を克服する必要がある時に電流サージ
を制御するために従来試みられてきたのはこのやり方で
ある。
〔発明が解決しようとする問題点〕
しかし、この先行技術には大きな欠点がある。典型的な
ダイナミック・ランダム・アクセス・メモリは、広い温
度範囲、広い電源電圧範囲および広いプロセス・パラメ
ータ範囲にわたって、それの指定されたアクセス時間に
合致することを求められる。典型的には、最悪のケース
すなわち最低のタイミング状態においては、第１の１組
のセンス信号φS1およびリストア信号S1と、第２の１
組のセンス信号φS2およびリストア信号S2との間に30
nSの時間間隔を求められる。最良のケースすなわち最高
速のタイミング状態においては、その時間間隔は約15nS
に短縮される。
最良のケースの条件というのは周囲温度が約０℃、Ｖ＝
5.5ボルトである。ダイナミック・ランダム・アクセス
・メモリ回路はビット線に伴う800pFの容量を約2.25ボ
ルトから約5,5ボルトへ15nS以内に移動させねばならな
い。そのためには2600ピコクーロンの電荷をVCCピンを
通じて供給する必要がある。この電流を完全な三角波電
流で供給することが可能であるとしても（電流サージを
最少にするために）、電流ピークの350mAまで45mA/nSの
電流傾斜率を依然として必要とする。それらのパラメー
タは典型的なダイナミック・ランダム・アクセス・メモ
リ回路にとってはともに受け容れることができないほど
高く、チップの電源に悪影響を及ぼしがちである。ま
た、そのような電流サージが繰返し流れると周辺回路が
故障することがある。
あるいは、ダイナミック・ランダム・アクセス・メモリ
がそれの最悪ケース条件で動作するものとすると、回路
はそれの最低速度で動作する。すなわち、周囲温度が約
100℃で、電源電圧が約4.5ボルトの場合には、t0はそれ
の最高値となる。同様に、t1というMOSインバータ遅延
時間はそれの最大インバータ・ゲートにおいてであろ
う。第１のセンス信号φS1はチップ・アクティブ期間の
中頃に発生され、第２のセンス信号φS2は、比較的長い
遅延時間の後で、チップ・アクティブ期間が終ってまも
なくの時刻に発生される。それら２つのセンス信号はチ
ップ・アクティブ期間が経過すると終る。そのような周
囲条件の下においては、発生される最大電流は、最良の
ケース条件の下に発生される電流より通常はるかに小さ
い。したがって、第１のセンス信号と第２のセンス信号
の間の遅延時間は、電流を希望できるように安定させる
ほど長くする必要はない。しかし、このやり方に固有の
遅延時間のために、ダイナミック・ランダム・アクセス
・メモリのアクセス時間は受け容れることができなくな
る。
したがって、ビット線の固有の容量をある動作条件の下
で克服する公知方法は、回路の現在の制約、または求め
られる高速アクセス時間のいずれにも適合しない。
〔問題点を解決するための手段〕
したがって、本発明の目的は、広い範囲の動作条件にわ
たって電流をダイナミック・ランダム・アクセス・メモ
リ回路に制御しつつ流すことができ、アクセス時間を希
望に応じて定めることができる方法を得ることである。
本発明の第１の面に従って、アクティブ期間およびプリ
チャージ期間を有するダイナミック・ランダム・アクセ
ス・メモリ回路のセンス動作およびリストア動作を制御
する方法であって、アクティブ期間の開始に応答して所
定の時間遅れ後にセンス増幅器への駆動電流の供給を開
始し、センス動作およびリストア動作を開始させる過程
と、センス信号を発生し、かつセンス増幅器に対する駆
動電流を増加させるようにセンス信号を使用する過程と
を含み、センス信号が外部から発生された信号に応答し
て開始され、それによってセンス信号の発生が駆動電流
の供給開始とは独立していることを特徴とする、ダイナ
ミック・ランダム・アクセス・メモリ回路の制御方法が
得られる。
本発明は、周囲温度の変化および電源変動のような全動
作条件範囲にわたってアクセス時間を短くでき、ランダ
ム・アクセス・メモリのビット線の含まれる電流スパイ
クを制御する技術を全体として提供するものである。第
１の遅延時間は温度変化および回路の電源変動により変
化する。電流が流れ始めるように、センス増幅器内の小
型の装置を導通状態にするために第１のセンス信号が用
いられる。この実施例においては、電流はピークに達し
て、ドレイン＝ソース間電圧が低くなるにつれて電流は
減少し始める。それに続いて、第２のセンス信号が発生
され、センス増幅器内の大きい方の装置を導通状態にす
るためにその第２のセンス信号が使用され、それによっ
てより多くの電流が加えられてビット線の容量を克服す
る。しかし、第２の（すなわち、後の）センス信号が前
のセンス信号の発生に依存する先行技術とは異なって、
本発明では第２の（すなわち、後の）センス信号が前の
センス信号に依存しない。更に、メモリが高速になるに
したがって（周囲温度およびVCC電圧レベルのような動
作条件による影響を受ける）、あるセンス信号と次のセ
ンス信号の間の時間間隔は短くならない。その時間間隔
はなるべく長くする。
第２のセンス信号は比較的安定している信号になるべく
依存させるようにする。その信号は比較的安定な低レベ
ルの時間を有する▲▼信号にするとよい。好適な
実施例においては、第２のセンス信号の発生は信号▲
▼の遷移に依存する。信号▲▼が高レベルに
なるのに応じてセンス機能とリストア機能を終らせるた
めに第２の（または最後の）センス信号をなるべく発生
させる。信号▲▼が高レベルになることは、ダイ
ナミック・ランダム・アクセス・メモリのアクティブ期
間が終ることを示し、その時にダイナミック・ランダム
・アクセス・メモリはプリチャージ段階へ戻る。しか
し、リストア機能を終らせるために信号▲▼が高
レベルである時間のいくらかを採用できる。ビット線を
プリチャージするためにのみ用いられていた時間であっ
た部分をこのように使用することは可能である。という
のは、プリチャージをVCC/2のレベルで行う場合には、
ビット線を互いに短絡することによる高速プリチャージ
を行うことが残りの時間内に依然として可能だからであ
る。本発明の方法は、第２の遅延時間の後で第１のセン
ス信号と第２のセンス信号を終らせる過程を更に含むこ
とができる。この好適な方法のサイクル時間に対する全
体の効果は、信号▲▼が低レベルである時間を単
に延ばすことよりはるかに大きい。この結果として、従
来の回路より本質的に短いサイクル時間を有し、広い範
囲の諸条件にわたってアクセス時間が適切である効率的
なセンス動作およびリストア動作を行わせることができ
る。
本発明の装置は、アクティブ期間およびプリチャージ期
間を有し、かつ電流サージを安定化するための電流サー
ジ安定化手段を有するダイナミック・ランダム・アクセ
ス・メモリ回路であって、電流サージ安定化手段が、ア
クティブ期間の開始に応答して第１の時間遅れ後に第１
のセンス信号を発生する第１の論理手段と、第２のセン
ス信号を発生する第２の論理手段と、第１のセンス信号
および第２のセンス信号を連続的に使用し、センス増幅
器への駆動電流の供給を開始しかつ増加させる手段と、
外部から発生された信号に応答して第２のセンス信号を
開始させ、それによって第２のセンス信号の発生を第１
のセンス信号の開始から独立させる第３の論理手段とを
備えていることを特徴とする。
〔実施例〕
以下、図面を参照して本発明を詳しく説明する。
先に説明したように、第1,2図を参照して説明した従来
の技術は温度変化などの周囲条件の変化に伴う時間の変
化に適切に対処できない。
ダイナミック・ランダム・アクセス・メモリが高速で動
作している時は理想的な条件に応じてt0が短くなるか
ら、t1も同様に短くなる。したがって、電流がより高い
値まで急激に増大する間に第１のセンス信号と第２のセ
ンス信号は互いに近くなる。これはダイナミック・ラン
ダム・アクセス・メモリ回路にとっては受け容れること
ができない。
第３図は、第１図に示されているセンス増幅器を駆動す
るために使用できる第１の対にされたセンス信号φS1,
S1および第２の対にされたセンス信号φS2,S2を発
生するための本発明の一実施例の論理回路を示すブロッ
ク図である。
第３図において、行アドレス・ストローブ補数信号▲
▼が線60に受けられ、それの補数信号φａがインバ
ータにより線62に発生される。それら２の信号▲
▼，φａが第５図に示されている。従来の方法と同様に
して、▲▼信号の開始（低レベルになった時の）
後の時刻t0にノアゲート64の出力端子に第１のセンス信
号φS1が発生される。また、時刻t0はビット線をセット
するために要する時間を表す。その遅延時間は温度およ
びダイナミック・ランダム・アクセス・メモリの電源に
より影響される。それが第３図に遅延ブロック66により
表されている。その時にはノアゲート64への２つの入力
が低レベルであるから、第１のセンス信号φS1がノアゲ
ート64の出力端子に発生される。線62上の信号φａがノ
アゲート70の１つの入力端子へ与えられ、その信号は信
号▲▼が低レベルである限りは高レベルであるか
ら、線68上の信号φpreは低レベルとなる。これによ
り、線68へ与えられるノアゲート70の出力は低レベルに
される。したがって、第１のセンス信号は、ビット線1
0,12をセットするために要する時間を表す時間t0だけチ
ップアクティブ期間の開始より遅れる。その時間t0は温
度と、ダイナミック・ランダム・アクセス・メモリの電
源の状態に応じて変化できる。
第２のセンス信号φS2の発生により、この実施例が電流
サージを適切に補償でき、かつダイナミック・ランダム
・アクセス・メモリのセンス動作およびリストア動作中
にダイナミック・ランダム・アクセス・メモリによりと
り出される全電流を安定させることができる。線62上の
信号φａはノアゲート72へ入力として与えられもするか
ら、ノアゲート72の出力である第２のセンス信号は、線
62上の信号φａが低レベルになるまでは発生されない。
これは線62上の信号が高レベルになった時のみ起ること
ができ、アクティブ期間の終了とチッププリチャージ期
間の開始を示す。その時に、第２のセンス信号がノアゲ
ート72の出力端子に発生できる。この時には、ノアゲー
ト70へ入力される線62上の信号φａが低レベルになって
も、ノアゲート70の他の入力端子へ与えられる線74上の
信号φｂがプリチャージ期間の開始に続く期間t2の間高
レベルのままであるから、線68上の信号φpreは低レベ
ルのままであることに注意すべきである。このようにし
て、第１のセンス信号を入力として受ける回路により第
２のセンス信号は発生されない。ここまでは第２のセン
ス信号は、第１のセンス信号が発生される時刻とは独立
に発生される。所定数のインバータにより与えられる遅
延時間だけ第１のセンス信号に遅れるのではなく、第２
のセンス信号φS2はチッププリチャージ期間に全体とし
て一致する。
第１のセンス信号とは独立に第２のセンス信号を発生す
ることにより、ダイナミック・ランダム・アクセス・メ
モリの動作環境において見られる温度変化と電源変動を
適切に補償できる。時間t0と同様に温度変化および電源
変動とともに変化する時間t1により第１のセンス信号と
第２のセンス信号の間の遅延時間が決定されるのではな
くて、本発明ではその遅延時間はアクティブ期間の関数
であり、なるべく、信号▲▼が低レベルである時
間から時間t0を差し引いた時間にする。したがって、時
間t0が最小値の時（すなわち、チップが最高速の、最良
ケースモードで動作している時）には、第１のセンス信
号と第２のセンス信号の間の遅延時間が最も長くなる。
このようにする理由は、ダイナミック・ランダム・アク
セス・メモリ回路を最高速で動作させる諸条件が、電圧
差が大きすぎる時にＰチャネル・トランジスタ28があま
りに速く導通状態にされたとすると、そのトランジスタ
に非常に大きい電流サージを流させようとする条件も含
むからである。したがって、本発明の実施例において
は、大型の電流トランジスタ28が急速に導通状態にされ
た場合にそのトランジスタ28に受け容れることができな
いほど大きい電流サージが流れるようなそれらの諸条件
の間に、Ｐチャネル・トランジスタ26が長い時間導通状
態になっているのが普通である。（そして電荷を与え
る）。本発明を使用することにより、ダイナミック・ラ
ンダム・アクセス・メモリ回路を流れる最大電流は、最
初にＰチャネル・トランジスタ26を流れる電流を一般に
こえない。そのトランジスタ26は比較的小型の装置であ
るから、それを流れる電流はほとんどの場合に制御でき
る。
ダイナミック・ランダム・アクセス・メモリ（およびそ
れのインバータ回路）が最悪ケースモード（第３図のブ
ロック66により決定される時間t0により測定される時間
である、ビット線をセットするのに長い時間を要する）
で動作している時には、第１のセンス信号と第２のセン
ス信号を隔てる時間は最も短い。このようにする理由
は、ビット線のセットに要する時間を長くする条件が、
任意の時刻に過大な電流を流さないようにする条件と同
じだからである。したがって、第１のセンス信号の開始
と第２のセンス信号の開始の間の時間は短くできる。更
に、第２のセンス信号はチッププリチャージ期間の開始
に一致するから、この時に高レベルになる▲▼信
号により発生されるサージ電流は検出動作およびリスト
ア動作を終らせることを助ける。
先に説明したように、線74上の信号φｂは、第３図に示
されている回路の制御ノアゲート70へ与えられる第２の
入力である。この入力は線62へ与えられる信号φａより
遅れて発生される。したがって、線62上の信号φａが低
レベルになって、チップアクティブ期間の終了およびチ
ッププリチャージ期間の開始を示すと、線74上の信号が
時間t2だけ遅れてそれに対応して低レベルになる。ノア
ゲート70に与えられる２つの入力が低レベルであると、
線68に与えられるノアゲート70の出力φpreが高レベル
になる。それによりノアゲート64と72が閉じられて第１
のセンス信号と第２のセンス信号を終らせる。したがっ
て、第２のセンス信号の持続時間は、一連のMOSインバ
ータ76により決定される時間t2により決定できる。
したがって、第２のセンス信号によってひき起された大
きい電流が検出動作とリストア動作を遂行するために要
する時間の長さに少なくとも部分的に一致する時間だけ
持続する。回路が高い温度、および低い電源電圧で動作
している場合には、検出動作とリストア動作を遂行する
ために第２のセンス信号はより長い時間持続することが
望ましい。ここで説明している実施例においてそうなる
のは、遅延時間t0を生ずる温度変化および電源変動と同
じ温度変化および電源変動でt2というMOS遅延時間が生
ずるからである。これは、回路が最低速度で動作してい
る時に第２のセンス信号がより短い時間だけ持続するよ
うになっている従来の方法とは全く対照的である。
第３図に示されている論理回路は第１図に示されている
センス増幅器に使用できる。ノアゲート64の出力端子に
生じた第１のセンス信号は線34を介して第１のＮチャネ
ル・トランジスタ30へ供給される。インバータ78により
反転された第１のセンス信号の論理的な補数信号が線38
を介して第１のＰチャネル・トランジスタ26へ供給され
る。同様に、ノアゲート72の出力端子に生じた第２のセ
ンス信号が線36を介して第２のＮチャネル・トランジス
タ32へ与えられ、その第２のセンス信号の論理的な補数
信号が線40を介して大型のＰチャネル・トランジスタ28
へ与えられる。典型的な256Kダイナミック・ランダム・
アクセス・メモリ・チップにおいては、1024個のセンス
増幅器と、ビット線対がある。しかし、第３図に示され
ている論理回路はただ１回チップ・アーキテクチャ上に
配置する必要があるだけである。
第４図は、センス機能とリストア機能を行わせるための
従来の補償方法における▲▼信号と、φpre信号
と、第１のセンス信号φS1と、この第１のセンス信号の
論理的な補数信号φS1と、第２のセンス信号φS2と、こ
の第２のセンス信号の論理的な補数信号φS2とのタイミ
ング波形図である。この波形図から、センス機能とリス
トア機能は▲▼信号が低レベルであるチップアク
ティブ期間中に常に行われることがわかるであろう。
第５図は本発明に従って発生される▲▼信号と、
φpre信号と、第１のセンス信号φS1信号と、第２のセ
ンス信号φS2信号と、その他の信号との間の相対的なタ
イミングを示すタイミング波形図である。この波形図か
ら、チップ・アクティブ期間が終り、プリチャージ期間
が開始された後で第２のセンス信号が発生されることが
わかるであろう。更に、第２のセンス信号は第１のセン
ス信号とは独立に発生され、チップが高速で動作してい
る時は第２のセンス信号は第１のセンス信号より一層遅
れる。これは、センス機能とリストア機能を適切に遂行
させるためにアクティブ期間が延長された時に全体のチ
ップ・サイクルに加わる衝撃がはるかに小さくて、セン
ス機能とリストア機能を遂行する好適な方法である。こ
れは、プリチャージ期間中にビット線を平衡させるため
にはそれらのビット線を一緒に短絡させる必要があるだ
けであるから、中間点検出が利用される時にとくにそう
でる。
以上本発明を実施例について説明したが、その実施例は
変更できる。たとえば、本発明は２つのセンス信号だけ
を用いること、およびそれらの信号をただ二対のトラン
ジスタへ与えることに限定されるものではない。他の構
成も可能である。たとえば、センス増幅器に三対または
四対のトランジスタを設け、それらのトランジスタの数
に対応する数のセンス信号を用いることができる。ある
センス信号は相互に関数とすることができ、別のセンス
信号は他のセンス信号とは独立している。センス増幅器
に複数のトランジスタ対を設け、それらのトランジスタ
の数より少ない数のセンス信号をそれらのトランジスタ
へ与えることができる。あるセンス信号を組合せて別の
センス信号を形成することもできる。高レベルになる▲
▼信号に応答して第２のセンス信号すなわち最後
のセンス信号を発生することに本発明は限定されるもの
ではない。ダイナミック・ランダム・アクセス・メモリ
が高速になった時に、センス増幅器のトランジスタを導
通状態にする時刻の間の時間間隔が短くならず、なるべ
く長くなるように他の信号を使用できる、すなわち発生
できる。
【図面の簡単な説明】
第１図は第１と第２の対にされたセンス信号を受けるた
めに構成された公知のダイナミックRAMのセンス増幅器
の回路図、第２図は第１と第２の対にされたセンス信号
を発生する公知の論理回路のブロック図、第３図は第１
と第２の対にされたセンス信号を得るために使用できる
論理回路のブロック図、第４図は従来の第１と第２の対
にされたセンス信号のタイミング関係を示すタイミング
波形図、第５図は本発明の実施例の種々の信号のタイミ
ングを示すタイミング波形図である。 64,70,72……ノアゲート、66……遅延ブロック、76,78,
80……MOSインバータ。

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】アクティブ期間およびプリチャージ期間を
    有するダイナミック・ランダム・アクセス・メモリ回路
    のセンス動作およびリストア動作を制御する方法であっ
    て、 アクティブ期間の開始に応答して所定の時間遅れ（t0）
    後にセンス増幅器への駆動電流の供給を開始し、センス
    動作およびリストア動作を開始させる過程と、 センス信号（φS2）を発生し、かつ前記センス増幅器に
    対する駆動電流を増加させるように前記センス信号（φ
    S2）を使用する過程と を含み、 前記センス信号（φS2）が外部から発生された信号に応
    答して開始され、それによって前記センス信号（φS2）
    の発生が前記駆動電流の供給開始とは独立している ことを特徴とする、ダイナミック・ランダム・アクセス
    ・メモリ回路の制御方法。
  2. 【請求項２】特許請求の範囲第１項に記載の方法であっ
    て、前記センス信号（φS2）は前記センス動作およびリ
    ストア動作がプリチャージ期間内に完了されるように第
    ２の時間遅れ（t2）の後に終了される、ダイナミック・
    ランダム・アクセス・メモリ回路の制御方法。
  3. 【請求項３】特許請求の範囲第１項または第２項に記載
    の方法であって、前記センス信号（φS2）がアクティブ
    期間の終了に応答して発生される、ダイナミック・ラン
    ダム・アクセス・メモリ回路の制御方法。
  4. 【請求項４】特許請求の範囲第２項または第３項に記載
    の方法であって、前記第２の時間遅れ（t2）がオンチッ
    プ回路（76）により決定される、ダイナミック・ランダ
    ム・アクセス・メモリ回路の制御方法。
  5. 【請求項５】特許請求の範囲第１項ないし第４項のいず
    れかに記載の方法であって、前記所定の時間遅れ（t0）
    が前記チップ回路上のビット線をセットするのに必要と
    される時間にほぼ等しい時間からなっているダイナミッ
    ク・ランダム・アクセス・メモリ回路の制御方法。
  6. 【請求項６】特許請求の範囲第１項ないし第５項のいず
    れかに記載の方法であって、前記所定の時間遅れ（t0）
    が前記メモリ回路の周囲の環境条件に応じて変化する、
    ダイナミック・ランダム・アクセス・メモリ回路の制御
    方法。
  7. 【請求項７】アクティブ期間およびプリチャージ期間を
    有し、かつ電流サージを安定化するための電流サージ安
    定化手段を有するダイナミック・ランダム・アクセス・
    メモリ回路であって、前記電流サージ安定化手段が、 アクティブ期間の開始に応答して第１の時間遅れ後に第
    １のセンス信号（φS1）を発生する第１の論理手段（6
    4）と、 第２のセンス信号（φS2）を発生する第２の論理手段
    （72）と、 前記第１のセンス信号および第２のセンス信号を連続的
    に使用し、センス増幅器への駆動電流の供給を開始しか
    つ増加させる手段と、 外部から発生された信号に応答して前記第２のセンス信
    号（φS2）を開始させ、それによって前記第２のセンス
    信号（φS2）の発生を前記第１のセンス信号（φS1）の
    開始から独立させる第３の論理手段（70）と を備えていることを特徴とするダイナミック・ランダム
    ・アクセス・メモリ回路。
  8. 【請求項８】特許請求の範囲第７項に記載のダイナミッ
    ク・ランダム・アクセス・メモリ回路であって、前記第
    １の時間遅れがセンス動作のためのチップビット線をセ
    ットするのに必要とされる時間に相当するものであるダ
    イナミック・ランダム・アクセス・メモリ回路。
  9. 【請求項９】特許請求の範囲第７項または第８項に記載
    のダイナミック・ランダム・アクセス・メモリ回路であ
    って、回路の動作電圧および温度に関連して前記第１の
    時間遅れ（t0）を提供する手段（66）を備えているダイ
    ナミック・ランダム・アクセス・メモリ回路。
  10. 【請求項１０】特許請求の範囲第７項ないし第９項のい
    ずれかに記載のダイナミック・ランダム・アクセス・メ
    モリ回路であって、前記第２の論理手段（72）が前記ア
    クティブ期間の終了に応答して前記第２のセンス信号
    （φS2）を発生するように動作するダイナミック・ラン
    ダム・アクセス・メモリ回路。
  11. 【請求項１１】特許請求の範囲第８項または第９項に記
    載のダイナミック・ランダム・アクセス・メモリ回路で
    あって、前記第２の論理手段（72）が前記アクティブ期
    間の終了に応答して前記第２のセンス信号（φS2）を発
    生するように動作し、かつ前記アクティブ期間が相対的
    に一定であることにより、前記第１のセンス信号
    （φS1）の発生と前記第２のセンス信号（φS2）の発生
    との間の時間間隔が前記ビット線セット時間の短縮に伴
    って延び、かつ前記ビット線セット時間の延長に伴って
    短くなるダイナミック・ランダム・アクセス・メモリ回
    路。
  12. 【請求項１２】特許請求の範囲第７項ないし第11項のい
    ずれかに記載のダイナミック・ランダム・アクセス・メ
    モリ回路であって、回路の動作電圧および温度に関連し
    て前記第２の時間遅れ（t2）を提供する手段（76）を備
    えているダイナミック・ランダム・アクセス・メモリ回
    路。
  13. 【請求項１３】特許請求の範囲第７項ないし第12項のい
    ずれかに記載のダイナミック・ランダム・アクセス・メ
    モリ回路であって、前記第３の論理手段（70）が前記ア
    クティブ期間の開始に応答して前記第１の論理手段およ
    び第２の論理手段（64,72）をイネーブル状態とするダ
    イナミック・ランダム・アクセス・メモリ回路。
  14. 【請求項１４】特許請求の範囲第７項ないし第13項のい
    ずれかに記載のダイナミック・ランダム・アクセス・メ
    モリ回路であって、前記第２の時間遅れ（t2）がMOSイ
    ンバータ（76）の直列接続数により決定されるダイナミ
    ック・ランダム・アクセス・メモリ回路。
  15. 【請求項１５】特許請求の範囲第10項ないし第13項のい
    ずれかに記載のダイナミック・ランダム・アクセス・メ
    モリ回路であって、前記アクティブ期間の開始に応答し
    て制御信号を発生する制御手段を備え、前記第１の論理
    手段（66,64）が、前記制御信号を受信するようにさ
    れ、かつ前記アクティブ期間の開始に応答して周囲の環
    境条件に従い変化する時間遅れ（t0）の後に前記第１の
    センス信号（φS1）を発生し、前記第２の論理手段（7
    2）が、前記制御信号を受信するようにされ、かつ前記
    アクティブ期間の終了に応答して前記第２のセンス信号
    （φS2）を発生するダイナミック・ランダム・アクセス
    ・メモリ回路。
  16. 【請求項１６】特許請求の範囲第15項に記載のダイナミ
    ック・ランダム・アクセス・メモリ回路であって、前記
    アクティブ期間の終了に応答し、前記アクティブ期間の
    終了後の前記所定の時間遅れ（t2）の後に前記第１およ
    び第２の論理手段をディスエイブル状態とするように前
    記制御信号を発生させるべく前記制御手段と連動する連
    結されたタイマ手段（76）を備え、前記センス信号（φ
    S1,φS2）の発生期間が前記所定の時間遅れによって決
    定されるダイナミック・ランダム・アクセス・メモリ回
    路。
  17. 【請求項１７】特許請求の範囲第７項ないし第16項のい
    ずれかに記載のダイナミック・ランダム・アクセス・メ
    モリ回路であって、前記ビット線間の電位差をセンスす
    るとともに、前記第１および第２のセンス信号をそれぞ
    れ受信するように接続された第１および第２の電流制御
    入力端（30,32）を有するセンス増幅器（14,16,18,20）
    を含んでいるダイナミック・ランダム・アクセス・メモ
    リ回路。
  18. 【請求項１８】特許請求の範囲第17項に記載のダイナミ
    ック・ランダム・アクセス・メモリ回路であって、前記
    電流制御入力端はそれぞれ第１および第２のトランジス
    タからなるゲートを有し、第１のトランジスタが第２の
    トランジスタよりも実質的に小さいものとされているダ
    イナミック・ランダム・アクセス・メモリ回路。
  19. 【請求項１９】特許請求の範囲第17項または第18項に記
    載のダイナミック・ランダム・アクセス・メモリ回路で
    あって、センス増幅器が、前記第１および第２のセンス
    信号（φS1,φS2）と前記センス増幅器を駆動するため
    の前記センス信号の論理的補数信号（φS1,φS2）とを
    受信する第１および第２の対の入力端（34,36,38,40）
    を備えているダイナミック・ランダム・アクセス・メモ
    リ回路。
  20. 【請求項２０】特許請求の範囲第18項または第19項に記
    載のダイナミック・ランダム・アクセス・メモリ回路で
    あって、前記第１の対入力端は第１の対トランジスタ
    （26,30）のゲートに結合され、前記第２の対入力端は
    第２の対トランジスタ（28,32）のゲートに結合される
    とともに、前記第２の対トランジスタは前記第１の対ト
    ランジスタよりも実質的に大きく形成されているダイナ
    ミック・ランダム・アクセス・メモリ回路。
  21. 【請求項２１】特許請求の範囲第７項ないし第20項のい
    ずれかに記載のダイナミック・ランダム・アクセス・メ
    モリ回路であって、第３の論理手段が外部から発生され
    た信号に応答して前記第２のセンス信号を開始させるよ
    うに動作可能とされ、それにより前記第２のセンス信号
    （φS2）の発生が前記第１のセンス信号（φS1）の開始
    とは独立であるダイナミック・ランダム・アクセス・メ
    モリ回路。
  22. 【請求項２２】アクティブ期間およびプリチャージ期間
    を有するダイナミック・ランダム・アクセス・メモリ回
    路のセンス動作およびリストア動作を制御する方法であ
    って、 アクティブ期間の開始に応答して所定の時間遅れ（t0）
    後にセンス増幅器への駆動電流の供給を開始し、センス
    動作およびリストア動作を開始させる過程と、 センス信号（φS2）を発生し、かつこのセンス信号（φ
    S2）を用いて前記センス増幅器に対する駆動電流を増加
    させる過程と、 を含み、 前記センス動作およびリストア動作が前記プリチャージ
    期間内に終了されることを特徴とする、ダイナミック・
    ランダム・アクセス・メモリ回路の制御方法。
  23. 【請求項２３】アクティブ期間およびプリチャージ期間
    を有するダイナミック・ランダム・アクセス・メモリ回
    路のセンス動作およびリストア動作を制御する方法であ
    って、 アクティブ期間の開始に応答して所定の時間遅れ（t0）
    後にセンス増幅器への駆動電流の供給を開始し、センス
    動作およびリストア動作を開始させる過程と、 センス信号（φS2）を発生し、かつこのセンス信号（φ
    S2）を用いて前記センス増幅器に対する駆動電流を増加
    させる過程と を含み、 前記センス信号は前記アクティブ期間の終了に応答して
    開始される ことを特徴とする、ダイナミック・ランダム・アクセス
    ・メモリ回路の制御方法。
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