JPS61208700A - 不揮発性メモリの行デコ−ダ回路 - Google Patents
不揮発性メモリの行デコ−ダ回路Info
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- JPS61208700A JPS61208700A JP60049996A JP4999685A JPS61208700A JP S61208700 A JPS61208700 A JP S61208700A JP 60049996 A JP60049996 A JP 60049996A JP 4999685 A JP4999685 A JP 4999685A JP S61208700 A JPS61208700 A JP S61208700A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ、特に読み出し系電位と書き込み
系電位とを切換使用する電気的書込み可能な不揮発性メ
モリのＣＭＯｇ型（相補性絶縁ゲート型）行デコーダ回
路に関する。
系電位とを切換使用する電気的書込み可能な不揮発性メ
モリのＣＭＯｇ型（相補性絶縁ゲート型）行デコーダ回
路に関する。
この種の電気的書込み可能な不揮発性メモリ、声とえば
紫外線消去・再書込み可能なＣＭＯＳ型読出し専用メモ
リ（ＥＦＲＯＭ）における行デコーダ回路は、従来、第
２図に示すように構成されていた。即ち、２１はナンド
型デコーダであって、プリデコーダ回路（図示せず）か
らＶＤＤ電源系あデコーダ選択信号１ｔ−１ｋが各ゲー
トに印加されるＮチャ木ルＭＯ８二ＦＢ？ （電界効果
トランジスタ）２２１〜２２にと、ワード線選択信号ｆ
ムがゲートに印加されるＮチャネルトランジスタ２３と
、ゲートに接地電位が印加された負荷用のＰチャネルト
ランジスタ２４とがＶＤＤ電源と接地端との間に直列に
接続されている。２５はワード線駆動用のインバータで
あって、切換電源ノード２６と接地端との間ＶｃＰチャ
木ルトルトランジスタとＮチャネルトランジスタ２８と
が直列に接続されてなり、その出力端（出力ノード２９
）はワード線に接続されておプ、上記Ｎチャネルトラン
ジスタ２８のゲートは前記ナンド型デコーダ２１の出力
端（負荷用Ｐチャネルトランジスタ２４とＮチャネルト
ランジスタ２３との相互接続点’）ｔｉｃ接続されてい
る。このナンド型デコーダ２１の出力端と前記インバー
タ２５のＰチャネルトランジスタ２２のゲートとの間に
は、ゲートにＶＤＤ電源電圧が印加されるトランスファ
ゲート用のＮチャネルトランジスタ３０が接続される。
紫外線消去・再書込み可能なＣＭＯＳ型読出し専用メモ
リ（ＥＦＲＯＭ）における行デコーダ回路は、従来、第
２図に示すように構成されていた。即ち、２１はナンド
型デコーダであって、プリデコーダ回路（図示せず）か
らＶＤＤ電源系あデコーダ選択信号１ｔ−１ｋが各ゲー
トに印加されるＮチャ木ルＭＯ８二ＦＢ？ （電界効果
トランジスタ）２２１〜２２にと、ワード線選択信号ｆ
ムがゲートに印加されるＮチャネルトランジスタ２３と
、ゲートに接地電位が印加された負荷用のＰチャネルト
ランジスタ２４とがＶＤＤ電源と接地端との間に直列に
接続されている。２５はワード線駆動用のインバータで
あって、切換電源ノード２６と接地端との間ＶｃＰチャ
木ルトルトランジスタとＮチャネルトランジスタ２８と
が直列に接続されてなり、その出力端（出力ノード２９
）はワード線に接続されておプ、上記Ｎチャネルトラン
ジスタ２８のゲートは前記ナンド型デコーダ２１の出力
端（負荷用Ｐチャネルトランジスタ２４とＮチャネルト
ランジスタ２３との相互接続点’）ｔｉｃ接続されてい
る。このナンド型デコーダ２１の出力端と前記インバー
タ２５のＰチャネルトランジスタ２２のゲートとの間に
は、ゲートにＶＤＤ電源電圧が印加されるトランスファ
ゲート用のＮチャネルトランジスタ３０が接続される。
このトランジスタ３０と前記インバータ２５０Ｐチヤネ
ルトランジスタ２１のゲートとの接続点Ｃノード３１）
は、切換電源ノード３２との間ＫＰチャ木シルトランジ
スタ３が接続されており、このトランジスタ３３のゲー
トは前記出力ノード２９に接続されている。そして、前
記電源切換ノード２１；、３２ｆｌＣ印加される電圧Ｖ
ｓｗは、読み出し動作モードでは読み出し系のＶＤＤ電
源電圧が印加され、プログラム（書き込み）動作モード
では書き込み系の高電圧である書き込み電圧ＶＰＰが印
加される。
ルトランジスタ２１のゲートとの接続点Ｃノード３１）
は、切換電源ノード３２との間ＫＰチャ木シルトランジ
スタ３が接続されており、このトランジスタ３３のゲー
トは前記出力ノード２９に接続されている。そして、前
記電源切換ノード２１；、３２ｆｌＣ印加される電圧Ｖ
ｓｗは、読み出し動作モードでは読み出し系のＶＤＤ電
源電圧が印加され、プログラム（書き込み）動作モード
では書き込み系の高電圧である書き込み電圧ＶＰＰが印
加される。
上記行デコーダ回路においては、ワード線選択状態、り
ま）デコーダ２ｚでデコードが行なわれてその出力が１
０ルベル（接地電位）のとき、インバータ２５ＯＮチヤ
ネルトランジスタ２８はオフになり、トランジスタ３ｏ
を通して／−１”３１（ｔ）電位力Ｖａｗ −ＶＴＰ
（ＶＴＰ ＦｉＰ ｆ −？ネルトランジスタの闇値電
圧）まで下がるとインバータ２５のＰチャネルトランジ
スタ２１が完全にオンになるので、出力ノード２９はＶ
ｏｗ電位に向って立ち上がる。この出力ノード２９の電
位はＰチャネルトランジスタ３３のゲートにフィードバ
ックされ、このトランジスタ３３のコンダクタンスは低
下し、ノード３１はトランジスタ３０を通じて１０ルベ
ルになり、出力ノード２９はＶｓｗ電位で安定する。こ
れに対して、ワード線非選択状態、つまｂｆデコーダ１
の出力が１１ルベル（ＶＤＤ電位）のとき、インバータ
２５ＯＮチヤネルトランジスタ２８はオンになシ、出力
ノード２９はＶｓｓ電位（接地電位）ｋ向って下がり始
める。まえ、ノード３１はトランジスタ３０を通じてデ
コーダ２１の出力′１１が伝わシ、出力ノード２９の電
位がＶｓｗ−ＶＴＰまで下がるとＰチャネルトランジス
タ３３がオ／ｍｆｋ＃）、上記／−）’ｊＺａＶｓｗ電
位に向って急速に立ち上がり、上記ノード３ＩＯ電位が
Ｖｓｗ −ＶテＰ以上になるとインバータ２５のＰチャ
ネルトランジスタ２２は完全にオフにな）、上記ノート
”３１はＭａｗ電位、出力ノード２９は＃Ｑ＃レベルで
安定する。
ま）デコーダ２ｚでデコードが行なわれてその出力が１
０ルベル（接地電位）のとき、インバータ２５ＯＮチヤ
ネルトランジスタ２８はオフになり、トランジスタ３ｏ
を通して／−１”３１（ｔ）電位力Ｖａｗ −ＶＴＰ
（ＶＴＰ ＦｉＰ ｆ −？ネルトランジスタの闇値電
圧）まで下がるとインバータ２５のＰチャネルトランジ
スタ２１が完全にオンになるので、出力ノード２９はＶ
ｏｗ電位に向って立ち上がる。この出力ノード２９の電
位はＰチャネルトランジスタ３３のゲートにフィードバ
ックされ、このトランジスタ３３のコンダクタンスは低
下し、ノード３１はトランジスタ３０を通じて１０ルベ
ルになり、出力ノード２９はＶｓｗ電位で安定する。こ
れに対して、ワード線非選択状態、つまｂｆデコーダ１
の出力が１１ルベル（ＶＤＤ電位）のとき、インバータ
２５ＯＮチヤネルトランジスタ２８はオンになシ、出力
ノード２９はＶｓｓ電位（接地電位）ｋ向って下がり始
める。まえ、ノード３１はトランジスタ３０を通じてデ
コーダ２１の出力′１１が伝わシ、出力ノード２９の電
位がＶｓｗ−ＶＴＰまで下がるとＰチャネルトランジス
タ３３がオ／ｍｆｋ＃）、上記／−）’ｊＺａＶｓｗ電
位に向って急速に立ち上がり、上記ノード３ＩＯ電位が
Ｖｓｗ −ＶテＰ以上になるとインバータ２５のＰチャ
ネルトランジスタ２２は完全にオフにな）、上記ノート
”３１はＭａｗ電位、出力ノード２９は＃Ｑ＃レベルで
安定する。
しかし、上記従来の行デコーダ回路においては、ヴード
線烏択時（デコーダ２Ｉの出力が′Ｏ′のとき）Ｋナン
ド型デコーダ２１１１Ｃおけるアクティブロードである
Ｐチャネルトランジスタ２４が直流電流を流し続ける状
態となり、消費電力が大きくなる欠点がある。この直流
電流を減らそうとして上記トランジスタ２４のサイズを
小さくすると、ワード線を選択状態から非選択状態にす
るときにデコーダ２１の出力を１０′から１１′に立ち
上げる速度が遅くなって、アクセス時間に悪影響を及ぼ
すことＫなる。
線烏択時（デコーダ２Ｉの出力が′Ｏ′のとき）Ｋナン
ド型デコーダ２１１１Ｃおけるアクティブロードである
Ｐチャネルトランジスタ２４が直流電流を流し続ける状
態となり、消費電力が大きくなる欠点がある。この直流
電流を減らそうとして上記トランジスタ２４のサイズを
小さくすると、ワード線を選択状態から非選択状態にす
るときにデコーダ２１の出力を１０′から１１′に立ち
上げる速度が遅くなって、アクセス時間に悪影響を及ぼ
すことＫなる。
本発明は上記の事情ＶＣ＠みてなされたもので、ワード
線選択状態においてアクティブａ−ドによる直流電流パ
スが表＜、消費電力が少なく、高速動作が可能な不揮発
性メモリの行デコーダ回路を提供するものである。
線選択状態においてアクティブａ−ドによる直流電流パ
スが表＜、消費電力が少なく、高速動作が可能な不揮発
性メモリの行デコーダ回路を提供するものである。
即ち、本発明の不揮発性メモリの行デコーダ回路は、Ｃ
ＭＯＳ型ナンド回路Ｊ／ｃ複数のデコーダ選択信号を入
力し、このナンド回路の出力端にＣＭＯＳスイッチの一
端を接続し、このＣＭＯＳスイッチの他端をインバータ
のＮチャネルトランジスタのゲートに接続し、上記ＣＭ
ＯＳスイッチの他端と上記インバータのＰチャネルトラ
ンジスタのゲートとの間にトランスファゲート用のＮチ
ャネルトランジスタと、上記インバータのＰチャネルト
ランジスタのゲートにＰチャネルトランジスタのドレイ
ンを接続し、このＰチャネルトランジスタのゲートを前
記インバータの出力ノードに接続し、上記Ｐチャネルト
ランジスタおよび前記インバータのＰチャネルトランジ
スタの各ソースに読み出し時と書き込み時とで異なる電
源電圧を供給し、前記ＣＭＯＳスイッチの他端と読み出
し系電源との間に負荷用Ｐチャネルトランジスタを接続
し、このＰチャネルトランジスタおよび前記ＣＭＯＳス
イッチのＮチャネルトランジスタの各ゲートにワード線
選択信号／ｉを印加し、ＣＭＯＳスイッチのＰチャネル
トランジスタのゲートに上記ワード線選択信号ｎ とは
相補的な信号／ｉ を印加し、前記インバータの出力ノ
ードをワード線に接続してなることを特徴とするもので
ある。
ＭＯＳ型ナンド回路Ｊ／ｃ複数のデコーダ選択信号を入
力し、このナンド回路の出力端にＣＭＯＳスイッチの一
端を接続し、このＣＭＯＳスイッチの他端をインバータ
のＮチャネルトランジスタのゲートに接続し、上記ＣＭ
ＯＳスイッチの他端と上記インバータのＰチャネルトラ
ンジスタのゲートとの間にトランスファゲート用のＮチ
ャネルトランジスタと、上記インバータのＰチャネルト
ランジスタのゲートにＰチャネルトランジスタのドレイ
ンを接続し、このＰチャネルトランジスタのゲートを前
記インバータの出力ノードに接続し、上記Ｐチャネルト
ランジスタおよび前記インバータのＰチャネルトランジ
スタの各ソースに読み出し時と書き込み時とで異なる電
源電圧を供給し、前記ＣＭＯＳスイッチの他端と読み出
し系電源との間に負荷用Ｐチャネルトランジスタを接続
し、このＰチャネルトランジスタおよび前記ＣＭＯＳス
イッチのＮチャネルトランジスタの各ゲートにワード線
選択信号／ｉを印加し、ＣＭＯＳスイッチのＰチャネル
トランジスタのゲートに上記ワード線選択信号ｎ とは
相補的な信号／ｉ を印加し、前記インバータの出力ノ
ードをワード線に接続してなることを特徴とするもので
ある。
上記のように負荷用Ｐチャネルトランジスタのゲートに
ワード線選択信号へを印加することだより、ワード線選
択状態において上記負荷用Ｐチャネルトランジスタによ
る直流電流バスが生じないので、消費電力が少なくなる
。
ワード線選択信号へを印加することだより、ワード線選
択状態において上記負荷用Ｐチャネルトランジスタによ
る直流電流バスが生じないので、消費電力が少なくなる
。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＣＭＯＳ型ＥＦＲＯＭＩＣおける行デコーダ回
路部のうちの１ｆＩ分の行デコーダ回路を示しており、
Ｉ ｉ −１ｋはプリデコーダ回路（′図示せず）から
与えられるＶＤＤ電源系のデコーダ選択信号であって、
ｖＤＤ電源系で動作するＣＭＯＳ型ナンド回路１．に入
力する。このナンド回路Ｉの出力端には、それぞれトラ
ンスファゲート用のＰチセ木ルトランジスタ２およびＮ
チャネルトランジスタ３の各一端が接続され、このトラ
ンジスタ２，３の各他端は共通接続されてノード４とな
っている。即ち、上記トランジスタ２゜３は並列接続さ
れてＣＭＯＳスイッチ５となっており□、一方の奪チャ
ネルトランジスタ２のゲートにはワード線選択信号／ｉ
が印加され、他方のＮチャネルトランジスタ３のゲート
には上記信号／ｉが反転されたワード線選択信号ｆｉが
印加される。６はワード線駆動用インバータであって、
切換電源ノード７と接地端との間にはＰチャネルトラン
ジスタ８とＮチャネルトランジスタ９とが直列に接続さ
れてなり、その出力端（出力ノード１０）はワード線に
接続されており、上記Ｎチャネルトランジスタ９のゲー
トは前記ノード４に接続されている。このノード４と上
記インバータ６のＰチャネルトランジスタ８のゲートと
の間には、ゲートにＶＤＤ電源電圧が印加されるトラン
スファゲート用のＮチャネルトランジスター１が接続さ
れる。このトランジスター１と前記インバータ６のＰチ
ャネルトランジスタ８のゲートとの接続点（ノード１２
）は、切換電源ノート°１３との間にＰチャネルトラン
ジスター４が接続されておシ、このゲ トランジスター−？のゲートは前記出力ノードＺＯに接
続されている。また、前記ノード４とＶＤＤ電源との間
には、ゲートに前記ワード線選択信号ｆｉが印加される
負荷用のＰチャネルトタ ランジスタ１′：ｐ−が接続されている。そして、前記
電源切換ノード２，１３に印加される電圧Ｖｓｗは、読
み出し動作モードでは読み出し系のＶＤＤ電源電圧が印
加され、プログラム動作モードでは書き込み系の高電圧
である書き込み電圧ＶＰＰが印加される。
路部のうちの１ｆＩ分の行デコーダ回路を示しており、
Ｉ ｉ −１ｋはプリデコーダ回路（′図示せず）から
与えられるＶＤＤ電源系のデコーダ選択信号であって、
ｖＤＤ電源系で動作するＣＭＯＳ型ナンド回路１．に入
力する。このナンド回路Ｉの出力端には、それぞれトラ
ンスファゲート用のＰチセ木ルトランジスタ２およびＮ
チャネルトランジスタ３の各一端が接続され、このトラ
ンジスタ２，３の各他端は共通接続されてノード４とな
っている。即ち、上記トランジスタ２゜３は並列接続さ
れてＣＭＯＳスイッチ５となっており□、一方の奪チャ
ネルトランジスタ２のゲートにはワード線選択信号／ｉ
が印加され、他方のＮチャネルトランジスタ３のゲート
には上記信号／ｉが反転されたワード線選択信号ｆｉが
印加される。６はワード線駆動用インバータであって、
切換電源ノード７と接地端との間にはＰチャネルトラン
ジスタ８とＮチャネルトランジスタ９とが直列に接続さ
れてなり、その出力端（出力ノード１０）はワード線に
接続されており、上記Ｎチャネルトランジスタ９のゲー
トは前記ノード４に接続されている。このノード４と上
記インバータ６のＰチャネルトランジスタ８のゲートと
の間には、ゲートにＶＤＤ電源電圧が印加されるトラン
スファゲート用のＮチャネルトランジスター１が接続さ
れる。このトランジスター１と前記インバータ６のＰチ
ャネルトランジスタ８のゲートとの接続点（ノード１２
）は、切換電源ノート°１３との間にＰチャネルトラン
ジスター４が接続されておシ、このゲ トランジスター−？のゲートは前記出力ノードＺＯに接
続されている。また、前記ノード４とＶＤＤ電源との間
には、ゲートに前記ワード線選択信号ｆｉが印加される
負荷用のＰチャネルトタ ランジスタ１′：ｐ−が接続されている。そして、前記
電源切換ノード２，１３に印加される電圧Ｖｓｗは、読
み出し動作モードでは読み出し系のＶＤＤ電源電圧が印
加され、プログラム動作モードでは書き込み系の高電圧
である書き込み電圧ＶＰＰが印加される。
上記行デコーダ回路において、ワード線非選択状態とし
ては、（１）ワード線選択信号ｆｔが１０′でデコーダ
選択信号ｆ１１〜ｇｋのいずれかがＩローの場合と、（
２）上記信号ｆ＋が１１′で信号１１−１にの全てが１
１′になる場合との２通りがある。また、ワード線選択
状態においては、上記信号ｆ１が１０′で信号９に−１
にの全てが＃１′になる。
ては、（１）ワード線選択信号ｆｔが１０′でデコーダ
選択信号ｆ１１〜ｇｋのいずれかがＩローの場合と、（
２）上記信号ｆ＋が１１′で信号１１−１にの全てが１
１′になる場合との２通りがある。また、ワード線選択
状態においては、上記信号ｆ１が１０′で信号９に−１
にの全てが＃１′になる。
次に１上記行デコーダ回路の動作を説明する。
先ず、前記（１）の場合忙よるワード線非選択状態にお
いては、負荷用トランジスタ１華はオフであり、ナンド
回路１の出力は１１′であり、この１１１ レベルはオ
ン状態のＣＭＯＳスイッチ５を経てノード４が１１ルベ
ルになる。これによって、インバータ６ＯＮチヤネルト
ランジスタ９はオンになプ、出力ノード１０はＶｓｓ電
位（接地電位）Ｋ向って下がシ始める。一方、ノード１
２はトランジスタ１１を経てノード４０′１ルベルが伝
わり、出力ノード１０の電位がＶｓｗ−Ｖ？Ｐ（Ｐチャ
ネルトランジスタの閾値電圧）弘 まで下がるとＰチャネルトランジスタｌψがオンになり
、前記ノード１２はｖａｗ電位に向つて急速に立ち上が
り、このノード１２の電位がＶｓｗ −Ｖ’ｒｐ以上に
なるとインバータ６のＰチャネルトランジスタ８は完全
にオフになり、上記ノード１２はＶｓｗ電位、出ｆＪ
／ ）’ １０ ａ ’ ０ ’レベルで安定する。
いては、負荷用トランジスタ１華はオフであり、ナンド
回路１の出力は１１′であり、この１１１ レベルはオ
ン状態のＣＭＯＳスイッチ５を経てノード４が１１ルベ
ルになる。これによって、インバータ６ＯＮチヤネルト
ランジスタ９はオンになプ、出力ノード１０はＶｓｓ電
位（接地電位）Ｋ向って下がシ始める。一方、ノード１
２はトランジスタ１１を経てノード４０′１ルベルが伝
わり、出力ノード１０の電位がＶｓｗ−Ｖ？Ｐ（Ｐチャ
ネルトランジスタの閾値電圧）弘 まで下がるとＰチャネルトランジスタｌψがオンになり
、前記ノード１２はｖａｗ電位に向つて急速に立ち上が
り、このノード１２の電位がＶｓｗ −Ｖ’ｒｐ以上に
なるとインバータ６のＰチャネルトランジスタ８は完全
にオフになり、上記ノード１２はＶｓｗ電位、出ｆＪ
／ ）’ １０ ａ ’ ０ ’レベルで安定する。
また、前記（２）の場合によるワード線非選択状態にお
いては、ＣＭＯＳスイッチ５はオフであり、り 負荷用トランジスター＄はオンであり、ノード４は上記
トランジスターψを経て１１ルベルに充電される。この
後の動作は、上述した（１）の場合と同様である。
いては、ＣＭＯＳスイッチ５はオフであり、り 負荷用トランジスター＄はオンであり、ノード４は上記
トランジスターψを経て１１ルベルに充電される。この
後の動作は、上述した（１）の場合と同様である。
これに対して、前記ワード線選択状態においては、負荷
用トランジス月Ｊはオフであり、ＣＭＯＳスイッチ５は
オンであり、ナンド回路１の出力は１０′であり、この
１０ルベルはＣＭＯＳスイッチ５を経てノード４に伝わ
る。これによ −って、インバータ６ＯＮチヤ木
ルトランジスタ９はオフになシ、トランジスター１を通
してノード１２の電位がＶｓｗ −Ｖ？Ｐまで下がると
、インバータ６のＰチャネルトランジスタ８が完全にオ
ンになるので、出力ノード１ｏはＶｓｗ電位に向って立
ち上がる。この出力ノード１０の電り 位はＰチャネルトランジスタ７１のゲートにフダ イードバックされ、このトランジスター４’のコンダク
タンスは低下し、ノード１２はトランジスタ１１を通じ
て１０ルベルになり、出力ノード１０はＶｓｗ電位で安
定する。
用トランジス月Ｊはオフであり、ＣＭＯＳスイッチ５は
オンであり、ナンド回路１の出力は１０′であり、この
１０ルベルはＣＭＯＳスイッチ５を経てノード４に伝わ
る。これによ −って、インバータ６ＯＮチヤ木
ルトランジスタ９はオフになシ、トランジスター１を通
してノード１２の電位がＶｓｗ −Ｖ？Ｐまで下がると
、インバータ６のＰチャネルトランジスタ８が完全にオ
ンになるので、出力ノード１ｏはＶｓｗ電位に向って立
ち上がる。この出力ノード１０の電り 位はＰチャネルトランジスタ７１のゲートにフダ イードバックされ、このトランジスター４’のコンダク
タンスは低下し、ノード１２はトランジスタ１１を通じ
て１０ルベルになり、出力ノード１０はＶｓｗ電位で安
定する。
上記ワード線選択状態において、負荷用Ｐチ！
十ネルトランジスター−＃は完全にオフであり、直流電
流パスが形成されることはなく、消費電力が節約される
。なお、ナンド回路ｌは、出力が“１′のときにはＶＤ
Ｄ側トランジスタ（図示せず）のみオンに表り、出力が
１０ルベルのときにはＶｓｓ電位側トランジスタ（図示
せず）のみオンにな）、直流電流パスは生じない。
流パスが形成されることはなく、消費電力が節約される
。なお、ナンド回路ｌは、出力が“１′のときにはＶＤ
Ｄ側トランジスタ（図示せず）のみオンに表り、出力が
１０ルベルのときにはＶｓｓ電位側トランジスタ（図示
せず）のみオンにな）、直流電流パスは生じない。
即ち、上記実施例の行デコーダ回路によれば、ワード線
選択状態においてアクティブロードによる直流電流パス
がなくなシ、ワード線非選択状態においても従来例と同
様に直流電流パスがないので、消費電力が少なく々す、
従来例と同様に高速動作が可能になる。
選択状態においてアクティブロードによる直流電流パス
がなくなシ、ワード線非選択状態においても従来例と同
様に直流電流パスがないので、消費電力が少なく々す、
従来例と同様に高速動作が可能になる。
なお、本発明はＦｔＰＲＯＭに限らず電気的消去・再書
き込み可能なＲＯＭ（１！”ＦＲＯＭ）にも適用可能で
ある。
き込み可能なＲＯＭ（１！”ＦＲＯＭ）にも適用可能で
ある。
上述したように本発明の不揮発性メモリの行デコーダ回
路によれば、ワード線選択状態においてアクティブロー
ドによる直流電流パスがなく、消費電力が少なく、高速
動作が可能である。
路によれば、ワード線選択状態においてアクティブロー
ドによる直流電流パスがなく、消費電力が少なく、高速
動作が可能である。
第１図は本発明に係る不揮発性メモリの行デコーダ回路
の一実施例を示す回路図、第２図は従来の不揮発性メモ
リの行デコーダ回路を示す回路図である。 １・・・ナンド回路 ｔｔ ２．８．ＩＩ、１−４・・・Ｐチャネルトランジスタ３
．９．１１・・・Ｎチャネルトランジスタ、５・・、Ｃ
ＭＯＳスイッチ、 ６・・・インバータ。
の一実施例を示す回路図、第２図は従来の不揮発性メモ
リの行デコーダ回路を示す回路図である。 １・・・ナンド回路 ｔｔ ２．８．ＩＩ、１−４・・・Ｐチャネルトランジスタ３
．９．１１・・・Ｎチャネルトランジスタ、５・・、Ｃ
ＭＯＳスイッチ、 ６・・・インバータ。
Claims (1)
- 複数のデコーダ選択信号が入力するＣＭＯＳ型ナンド
回路と、このナンド回路の出力端に一端が接続され、各
ゲートに相補的なワード線選択信号ｆｉ、＠ｆｉ＠が各
対応して印加され、ＰチャネルトランジスタとＮチャネ
ルトランジスタとが並列接続されてなるＣＭＯＳスイッ
チと、このＣＭＯＳスイッチの他端にＮチャネルトラン
ジスタのゲートが接続され、Ｐチャネルトランジスタの
ソースには読み出し時と書き込み時とで電源電圧が切換
供給され、出力ノードがワード線に接続されるインバー
タと、前記ＣＭＯＳスイッチの他端と上記インバータの
Ｐチャネルトランジスタのゲートとの間に接続されゲー
トに所定電圧が印加されたトランスファゲート用のＮチ
ャネルトランジスタと、上記インバータのＰチヤネルト
ランジスタのゲートにドレインが接続され、ゲートが前
記インバータの出力ノードに接続され、ソースには読み
出し時と書き込み時とで電源電圧が切換供給されるＰチ
ャネルトランジスタと、前記ＣＭＯＳスイッチの他端に
ドレインが接続され、ゲートに前記ワード線選択信号＠
ｆｉ＠が印加され、ソースに読み出し系の電源電圧が印
加される負荷用のＰチャネルトランジスタとを具備して
なることを特徴とする不揮発性メモリの行デコーダ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049996A JPS61208700A (ja) | 1985-03-13 | 1985-03-13 | 不揮発性メモリの行デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049996A JPS61208700A (ja) | 1985-03-13 | 1985-03-13 | 不揮発性メモリの行デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208700A true JPS61208700A (ja) | 1986-09-17 |
Family
ID=12846616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60049996A Pending JPS61208700A (ja) | 1985-03-13 | 1985-03-13 | 不揮発性メモリの行デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201989A (ja) * | 1987-02-18 | 1988-08-22 | Hitachi Ltd | 半導体記憶装置 |
-
1985
- 1985-03-13 JP JP60049996A patent/JPS61208700A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201989A (ja) * | 1987-02-18 | 1988-08-22 | Hitachi Ltd | 半導体記憶装置 |
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