JPS6134796A

JPS6134796A - 不揮発性メモリの行デコ−ダ回路

Info

Publication number: JPS6134796A
Application number: JP15502184A
Authority: JP
Inventors: Shigeru Atsumi; 渥美　滋; Sumio Tanaka; 田中　寿実夫; Shinji Saito; 伸二斎藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-07-25
Filing date: 1984-07-25
Publication date: 1986-02-19
Also published as: JPH0348596B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の技術分野）本発明は半導体メモリ、特に読出し系電位と書込み系電
位とを用いる電気的書込み可能彦不揮発性メモリの行デ
コーダ回路に関する。

（発明の技術的背景）この種のメモリ、たとえば紫外線消去型のＦＲＯＭ　（
プログラマゾルリードオンリーメモリ）であるＥＰＲＯ
Ｍにおいては、読出し時には読出し電位ｖｃｃ（通常５
ｖ）、書込み時には書込み電位ｖｐ，（たとえば１２．
５Ｖ）が選択されたワード線に行デコーダ回路から供給
される。この行デコーダ回路に与えられるアドレス信号
は、読出し時，書込み時ともにｖｃ０系の信号であるの
で、デコーダ回路にはＶ系の入力信号を読出し時。

書込み時に応じてＶ　系，■，，系の出力信号にＣ変換する手段が設けられている。

第３図は、ＣＭＯＳ型ＥＦＲＯＭにおける従来の行デコ
ーダ回路を示しておシ、第４図にアドレス信号入力を複
数群に分けて各群毎に予めデコードしてｖｃａ系のデコ
ーダ選択信号ｇ｛およびｖｃｃ系の相補的なワード線選
択信号ｆｔ　、ｉｓを作シ、これらを前記行デコーダ回
路に供給するためのプリデコーダ回路を示しておシ、こ
こで４１および４２はそれぞれＶ　系電源により動作す
るナンド回路およびインバータ回路である。

このようにノリデコードにより得られた複数のデコーダ
選択信号ｇｉ−ｇｊおよび１対の相補的なワード線選択
信号ｆ，，　ｆ，を入力とする行デコーダ回路は、全て
のアドレス信号を入力とする行デコーダ回路よ多構成が
簡易化されている。

即ち、第３図の行デコーダ回路において、■は読出し系
の電源電位、ＳＷは読方し時，書込み時に応じてＶ　　
、Ｖ　　（書込み系の電源電位）Ｏｅ　　　　　ｐｐに切換わる電源電位である。１は前記デコーダ選択信号
ｇ１〜ｇ，が入力するｖｃ０第０系電源下作するナンド
回路、３は上記ナンド回路１の出力ノード２と駆動回路
１ｏの入力ノード４との間に直列に挿入されたＮチャネ
ルＦＩＣＴ　（電界効果トランジスタ）からなるトラン
スファｅ　−　｝であって、そのゲート電極には前記ワ
ード線選択信号ｆ，が印加される。５は上記入力ノード
４とＶ　電位との間に挿入されたＮチャネルトランジス
タであって、そのゲートには前記ワード線選択信号ｆ，
が印加される。６は同じく上記人力ノード４とＳＷ電位
との間に挿入されたＰチャネルトランジスタであって、
そのゲートには前記駆動回路１０の出力電位が印加され
ている。

上記駆動回路１０は、ソースがＳＷ電位に接続されたＰ
チャネルトランジスタ７とソースが接地電位に接続され
たＮチャネルトランジスタ８とからなるＣＭＯＳＭＯＳ
インバータ、その出力ノード９はワード線に接続されて
いる。

〜ｇが全てハイレベル（”１’）、１１人力が′１＃、
ｆｔ入力がロウレベル（０＃）になる場合である。

この場合、ナンド回路１の出力ノード２は０１となシ、
トランスファゲート３はオン状態となシ、駆動回路１０
０人力ノード４は０＃に向って立下る。このとき、ワー
ド線の初期状態は′０＃であり、Ｐチャネルトランジス
タ６はオン状態にある。しかし、上記入力ノード４の電
位が下がるにしたがって、駆動回路１０の出力は反転し
、出力ノード９の電位はＳＷ電位に向って立上るので、
Ｐチャネルトランジスタ６のコンダクタンスは減少し、
やがて出力ノード９の電位がＳＷ−Ｖ□、（Ｐチャネル
トランジスタ６０閾値電圧）以上になるとトランジスタ
６は完全にオフ状態になシ、入力ノード４は０＃、出力
ノード９はＳＷ電位となって安定する。

これに対して、（ロ）ワード線が選択状態から非選択状
態になる場合は次の（→、（ｂ）の２通シである０（ａ）　　ｆ　　入力がパ１＃、ｆ、入力が′０＃であ
って五入力ｇ、〜ｇｊのいずれかが“０”になるとき、ナンド
回路１の出力は１”となシ、トランスファゲート３を通
して駆動回路１０の入力ノード４は“１″に充電される
。この入力ノード４の電位が駆動回路１００閾値電圧に
達すると、その出力は反転し、出力ノード９の電位は０
＃に向って立下る。この出力ノード９の電位が５Ｗ−ｖ
ＴＨＰ以下になると、Ｐチャネルトランジスタ６はオン
状態になシ始め、前記入力ノード４の電位はＳＷに向っ
て上昇し、やがて出力ノード９は完全に′０＃、入力ノ
ード４はＳＷ電位になって安定する。

（ｂ）　　入力ｇｉ〜ｇｊが全て１”であって１１人力
が“０＃、７１人力が“１”になるとき、トランスファ
ｆ　−）　Ｊはオフ状態になシ、Ｎチャネルトランジス
タ５はオン状態になる。そのとき、入力ノード４は１＃
に充電され、以下前項（ａ）の場合と同様に駆動回路１
０の出力ノード９からＰチャネルトランジスタ６にフィ
ードバックがかがシ１人カノード４はＳＷ電位に、出力
ノード９は０＃になって安定する。

（背景技術の問題点）ところで、上述したような従来の行デコーダ回路には次
のような問題がある。

（イ）　ワード線が非選択状態から選択状態になる場合
。

デコーダ選択信号ｇｉ−ｇｊあるいはワード線選択信号
ｆ、　、　ｆ、が切夛替った時点では、出力ノード９は
′０＃であシ、Ｐチャネルトランジスタ６はオン状態で
ある。したがって、入力ノード４を駆動回路１０が反転
するのに充分なレベルまで０＃に向って下げるには、Ｐ
チャネルトランジスタ６とトランスファゲート３とナン
ド回路１内のＮチャネルトランジスタとの各コンダクタ
ンスのパ２ンスを考慮する必要があシ、回路パターン設
計上のマージンが狭くなる◎（リ　ワード線が選択状態
から非選択状態になる場合。

デコーダ選択信号ｇｉ〜ｇｊあるいはワード線選択信号
ｆｉ”””ｆｔが切シ替りた時点では、入力ノード４は
初期状態が′０”であるのでト２シスコアｒ−ト３ある
いはＮチャネルトランジスタ５を介して充電される。こ
の場合、上記トランスファゲート８、Ｎチャネルトラン
ジスタ５は共にエンハンスメント型ＦＥＴであ）、その
微細化に伴なうシ、−トチャネル効果を抑えるだめのデ
ィープインプランテーションの影響が大きく、基準バイ
アス効果（よく知られているので、ここでは説明を省略
する）が大きい。そして、この基板バイアス効果の影響
によって、次の２つの問題点が生じる。

（１）入力ノード４は、トランスファゲート３あるいは
Ｎチャネルトランジスタ５によって充電されるが、この
人力ノード４の電位が上がるにしたがって上記トランス
ファゲート３あるいはＮチャネルトランジスタ５のコン
ダクタンスは急速に減少する。したがって、入力ノード
４の立上シは遅くなシ、駆動回路１０が反転してＰチャ
ネルトランジスタ６にフィードバックがかかつて入力ノ
ード４がＳＷ電位まで充電されて安定状態に落ち着くま
での時間（デコード動作時間）が長くなシ、メモリのア
クセスタイムに大きな影響を及ばず。

（２）　　Ｎチャネルエンハンスメン）ＷＦＥＴテロる
トランスファゲート３あるいはＮチャネルトランジスタ
５はパックゲートバイアス効果が強いので、入力ノード
４の電位はＶｃｃ　−ｖＴＢまでしか上がらない。この
ことは、前項（１）で述べたように入力ノード４の立上
シを遅らすだけでなく、ｖｃｃ電位を下げていくと入力
ノード４の電位が駆動回路１０を反転させるに十分な電
位まで達せず、行デコーダ回路が正常に機能しなくなる
おそれがある。換言すれば、ＥＰＲＯＭの読出し系電位
ｖｃｃの許容最小値が行デコーダ回路によって規定され
てしまうのでｖｃｃマージンが狭くなるおそれがある。

（発明の目的）本発明は上述した従来例の各欠点を除去すべくなされた
もので、回路パターン設計のマーシンカ広く、高速動作
が可能で、電源マーシンカ広い不揮発性メモリの行デコ
ーダ回路を提供するものである〇（発明の概要）即ち、本発明は、読出し時、１込み時に対応してワード
線選択電位としてｖｃｃ電位、ｖｐｐ電位を出力する不
揮発性メモリの行デコーダ回路において、アドレス信号
の一部のノリデコードにより得られたＶｃｃ系の複数の
デコーダ選択信号をＶｃｃ系の論理積回路に入力し、こ
の論理積回路のｖｃｃ系出力出力圧変換回路に入力して
読出し時、書込み時に対応してＶ　系、Ｖｐｐ系のＣ出力に電圧変換し、この電圧変換回路の出力を選択回路
に入力し、この選択回路をアドレス信号の一部のプリ７
′コードを経て得られる相補的なワード線選択信号によ
多制御し、前記電圧変換回路の出力をワード線に伝達さ
せ、またはワード線を非選択状態に設定するようにした
ことを特徴とするものである。

このように論理積回路と選択回路との間に電圧変換回路
を設けることによって、Ｖ　系のデコーダ選択信号入力
をＶｃｃ系、Ｖｐｐ系の信号に確実、高速に変換し、か
つｖｃｃマージンが広くなるような回路構成が可能にな
る。

（発明の実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はたとえばＣＭＯ８型ＥＰＲＯＭの行デコー
ダ回路の１個分を示してお’）、ｇ１〜ｇｊは前述した
と同様にプリデコーダ回路から入力するＶ　系のデコー
ダ選択信号、！１′およびＣｆｉ′はＳＷ系の相補的なワード線選択信号、Ｖｃｃは
読出し系電位、ＳＷは読出し時、書込み時に応じてＶｃ
ｃ、　Ｖ、、　（書込み系電位）に切シ替わる電位であ
る。２０はｖｅｃ電源下で動作し前記信号ｇ１”Ｊが入
力するデコーダ回路選択用ナンド回路、２１は上記ナン
ド回路２ｏの出力信号（Ｖ　系）を読出し時、書込み時
に応じてｖｃ０系、Ｖｐｐ系の信号、つま、９ＳＷ電位
の信号に電圧変換する電圧変換回路、２２は前記ワード
線選択信号１．／、１．／によって上記電圧変換回路２
１の出力電圧をワード線に伝達し、またはワード線を接
地電位に引下けて非選択状態に設定する選択回路である
。

前記電圧変換回路２１において、入力ノード２３はＮチ
ャネルエンハンスメントＷ　ＦＥＴ　カラなるトランス
ファゲート２４の一端に接続されておシ、このゲートの
ゲート電極にはＶｅｃ電位が印加される。２５はＣＭＯ
Ｓインバータ回路であって、ソースＫＳＷｉ位が印加さ
れるＰチャネルトランジスタ２６とソースが接地電位に
接続されたＮチャネルトランジスタ２７との各ドレイン
相互が接続されてなシ、このＮチャネルトランジスタ２
７のｙ−トは前記入力ノード２３に接続され、上記Ｐチ
ャネルトランジスタ２６のゲートは前記トランスファゲ
ート２４の他端（ノード２８）に接続されている。さら
に、上記ノード２８とＳＷ電位との間にはＰチャネルト
ランジスタ２９が接続され、そのゲートは前記インバー
タ回路２５の出力ノード（電圧変換回路２）の出力ノー
ドである）３ｏに接続されている。

一方、前記選択回路２２は、前記電圧変換回路２１の出
力ノード３ｏとワード線との間に挿入されたＰチャネル
ト２ンジスタＪ　１　、！：Ｎチャネルトランジスタ３
２との並列回路（ｃＭｏｓトランスファゲート）および
上記ワード線と接地電位との間に接続されたＮチャネル
トランジスタ３３とからなる。そして１上記ＣＭＯ８）
ランスコアゲートによりミ正変換回路２１からのＳＷ系
信号入力をワード線に伝達するために、ＣＭＯ８）ラン
スコアデートのｒ−ト制御入力としてＳＷ系のワード線
選択信号１ｉ／　、　１．／が印加されてお９、Ｎチャ
ネルトランジスタ３３のゲートにもＳＷ電位系のワード
線選択信号ｆｉ′が印加されている。上記ｆ、’ｏｆ、
’は、それぞれ第２図に示すように従来例と同様のＶ　
のプリデコーダ回路Ｃの出力信号ｆｌ　、　ｆ、を前記電圧変換回路２ノと同
様の電圧変換回路２１’、２１“にょシｓｗ電位系に変
換することにより生成される。

次に、上記行デコーダ回路の動作を説明する。

電圧変換回路２１は入力ノードｘｓｙ（与えられたｖｃ
ｃ系の信号を反転させてＳＷ系の信号として出力する機
能を有する。即ち、入力ノード２３が１”のとき、イン
バータ回路２５のＮチャネルトランジスタ２７がオン、
出力ノード３０が接地電位になシ、この出力ノード３ｏ
の電位によりフイートノ肴、り制御されるＰチャネルト
ランジスタ２９はオン状態になってノード２８をＳＷ電
位に引き上げておシ、このときトランスファゲート２４
は上記ノード２８のＳＷ電位と入力ノード２３のｖｃｃ
系電位とを分離している。これに対して、入力ノード２
３が′０＃のトキ、トランスファゲート２４がオンにな
パインパータ回路２５のＮチャネルトランジスタ２７は
オフ、Ｐチャネルトランジスタ２６がオンになりて出力
ノード３０がＳＷ電位になシ、Ｐチャネルトランジスタ
２９はオフになる。

一方、選択回路２２においては、ｆ、′入力がＳＷ電位
、ｆ１′入力が接地電位のとき、トランジスタ３１およ
び３２がそれぞれオン、トランジスタ３３はオフになシ
、前記インバータ回路２５の出力ノード３０の電位はそ
のままワード線に伝達され、上記出カッ−ｙｓｏがＳＷ
電位ならワード線は選択状態、上記出力ノード３０が接
地電位ならワード線は非選択状態となる。

また　１１人力が接地電位、ｆｉ′入力がＳＷ電位のと
きには、トランジスタ３）および３２がそれぞれオフ、
トランジスタ３３がオンになるので、ワード線の電位は
接地電位に引き下げられ、ワード線は非選択状態になる
。

上述したようにナンド回路２０と選択回路２２との間に
電圧変換回路２１を設けることによ多、従来例で問題と
な−ｖ　ｆｃ　Ｎチャネルエンハンスメント型トランジ
スタの基板バイアス効果の及ばず影響を排し、回路パタ
ーン設計のマージンが広く、高速動作が可能でｖｃｃマ
ージンが広くなるような回路構成が可能になっておシ、
その理由を以下詳述する。

（イ）出力ノード３０が接地電位からＳＷ電位に立ち上
がる場合。

初期状態として出力ノード３０は接地電位、入力ノード
２３はＶ　とし、その後、デコーダ選択信号人力ｇ、〜
ｇｊが全て“１＃に切シ替わる場合を考える。このとき
、入力ノード２３はナンド回路２０によって速やかに０
＃となシ、この′０”電位はインバータ回路２５のＮチ
ャネルトランジスタ２７に与えられ、このトランジスタ
２７は完全にオフ状態となる。一方、ノード２８はトラ
ンスファゲート２４を介して０”に下けられ始め、ノー
ド２８の電位がｓ　、ｗ　７　ｖＴ□になるとインバー
タ回路２５０Ｐチヤネルトランジスタ２６はオン状態と
カシ、出力ノード３０の電位はＳＷ電位に向って立ち上
がる。この出力ノード３０の電位はＰチャネルトランジ
スタ２９にフィードバックされ、このトランジスタ２９
のコンダクタンスは低くな９、ノード２８は“０”レベ
ル、出力ノード３ｏはＳＷ電位となって安定する。即ち
、上記回路では、インバータ回路２５ＯＮチヤネルトラ
ンジスタ２７はノード２８の電位に拘らず入力ノード２
３の電位′０＃が直接にゲートに与えられることによっ
て完全にオフ状態になｐ５さらにノード２８がＳ　Ｗ　
−ＶＴ□２まで下がるとインバータ回路２６０Ｐチヤネ
ルトランジスタ２６が完全にオンになって出力ノード３
ｏの電位反転が可能になるので、この出力反転を確実に
するために各トランジスタのコンダクタンスのバランス
を微妙に設定する必要がなく、回路ノ４ターン設計のマ
ージンが従来例よりも広くなる。

（ロ）出力ノード３０がＳＷ電位から接地電位に立ち下
がる場合・初期状態は出力ノード３０がＳＷ電位、入力ノード２３
が′０”とし、その後、デコーダ選択信号ｇｉ〜ｇｊの
いずれかが“０”に切夛替わる場合を考える。このとき
、入力ノード２３はＮチャネルトランジスタ２７のゲー
トに直接に接続されているので、このトランジスタ２７
はオンになシ、出力ノード３０の電位は下がシ始める。

一方、ノード２８はトランスファゲート２４を介してナ
ンド回路２０の出力レベル″１”が伝わる。また、出力
ノード３０がＳＷ　−ＶＴＨＰまで下がるとＰチャネル
トランジスタ２９がオンになるので、上記ノード２８の
電位は急速にＳＷ電位に向りて立ち上がる。これにより
、インバータ回路２６のＰチャネルトランジスタ２６は
オフになり、出力ノード３０は接地電位となって安定す
る。即ち、上記回路では、ノード２８の電位に拘らず、
インバータ回路２５ＯＮチヤネルトランジスタ２７は入
力ノード２３の電位″′１′が直接にゲートに与えられ
て完全にオンになシ、出力ノード３０の電位がＳＷ−Ｖ
ＴＨＰまで下がるとＰチャネルトランジスタ２９が速や
かにオン状態となってインバータ回路２４を構成するＮ
チャネルエンハンスメント型トランジスタの基板バイア
ス効果の影響によってノード２８の電位の立ち上がフが
遅れるとか、■　電位を下げた場合にインバータ回路２
５の出力を反転させるに十分な電位まで下がらなくなる
という問題はなく、従来例に比べて高速動作が可能でｌ
ｊ）、Ｖｃｅマージンが広くなる。

（発明の効果）上述したように本発明の不揮発性メモリの行デコーダ回
路によれば、回路パターン設計のマージンが広く、高速
動作が可能で、電源マージンが広くなるなどの効果が得
られる。

【図面の簡単な説明】

第１図は本発明に係る不揮発性メモリの行デコーダ回路
の一実施例を示す回路図１第２図は第１図の回路に与え
るべきワード線選択信号ｔ１／、ｔ、Ｉを作るためのプ
リデコーダ回路を示す回路図、第３図は従来のＥＦＲＯ
Ｍの行デコーダ回路を示す回路図、第４図は第３図の回
路に与えるべきデコーダ選択信号およびワード線選択信
号を作るためのプリデコーダ回路の一部を示す回路図で
ある□ ２０・・・ナンド回路、２１・・・電圧変換回路、２２
・・・選択回路、２３・・・入力ノード、２４・・・ト
ランスファゲート、２５・・・インバータ回路、２６．
２９．３１・・・Ｐチャネルトランジスタ、２７．３２
．３３・・・Ｎチャネルトランジスタ、′３０・・・出
力ノード、ｇ１〜ｇｊ・・・デコーダ選択信号　ｔｉｆ
、ｔ、／・・・ワード線選択信号。出願人代理人　　弁理士　鈴　江　武　音節１図フ１

Claims

【特許請求の範囲】

（１）読出し時、書込み時に対応してワード線選択電位
としてＶ＿ｃ＿ｃ電位、Ｖ＿ｐ＿ｐ電位を出力する不揮
発性メモリの行デコーダ回路において、アドレス信号の
一部のプリデコードにより得られたＶ＿ｃ＿ｃ系の複数
のデコーダ選択信号が入力するＶ＿ｃ＿ｃ系の論理積回
路と、この論理積回路のＶ＿ｃ＿ｃ系出力が入力し、こ
れを読出し時、書込み時に対応してＶ＿ｃ＿ｃ系、Ｖ＿
ｐ＿ｐ系の出力に変換する電圧変換回路と、アドレス信
号の一部のプリデコード処理を経て得られる相補的なワ
ード線選択信号により制御され、前記電圧変換回路の出
力をワード線に伝達する機能およびワード線電位を非選
択状態にする機能を選択的に実行する選択回路とを具備
することを特徴とする不揮発性メモリの行デコーダ回路
。
（２）前記電圧変換回路は、入力ノードにゲートが接続
されソースが接地されたＮチャネルトランジスタと読出
し時、書込み時に対応してＶ＿ｃ＿ｃ、Ｖ＿ｐ＿ｐ電位
がソースに与えられたＰチャネルトランジスタとのドレ
イン相互が接続されたインバータ回路と、このインバー
タ回路のＰチャネルトランジスタのゲートと前記入力ノ
ードとの間に接続されたＮチャネルエンハンスメント型
トランジスタからなり、そのゲートにＶ電位が印加され
るトランスファゲートと、このトランスファゲートの入
力ノード側とは反対側のノードと読出し時、書込み時に
応じてＶ＿ｃ＿ｃ、Ｖ＿ｐ＿ｐ電位が与えられる電位端
との間に接続され、そのゲートに前記インバータ回路の
出力ノードの電位が印加されるＰチャネルトランジスタ
とを具備してなることを特徴とする前記特許請求の範囲
第１項記載の不揮発性メモリの行デコーダ回路。
（３）前記選択回路は、前記電圧変換回路の出力ノード
とワード線との間に挿入されＰチャネルトランジスタと
Ｎチャネルトランジスタとが並列接続されたＣＭＯＳト
ランスファゲートと、前記ワード線と接地電位端との間
に接続されたＮチャネルトランジスタとからなり、読出
し時、書込み時に対応してＶ＿ｃ＿ｃ系、Ｖ＿ｐ＿ｐ系
の電位の相補的なワード線選択信号が前記ＣＭＯＳトラ
ンスファゲートの各ゲートに印加され、このＣＭＯＳト
ランスファゲートのオン、オフに逆対応してオン、オフ
となるように前記ワード線と接地電位端との間のＮチャ
ネルトランジスタが前記ワード線選択信号の一方により
制御されることを特徴とする前記特許請求の範囲第１項
記載の不揮発性メモリの行デコーダ回路。
（４）前記Ｖ＿ｃ＿ｃ系、Ｖ＿ｐ＿ｐ系の相補的なワー
ド線選択信号は、アドレス信号の一部のプリデコードに
より得られたＶ＿ｃ＿ｃ系の相補的なワード線選択信号
がそれぞれ前記電圧変換回路と同様の電圧変換回路によ
りＶ＿ｃ＿ｃ系、Ｖ＿ｐ＿ｐ系の信号に変換されたもの
であることを特徴とする前記特許請求の範囲第３項記載
の不揮発性メモリの行デコーダ回路。