CN104952481B

CN104952481B - 半导体装置和半导体存储装置

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Publication number: CN104952481B
Application number: CN201510088819.2A
Authority: CN
Inventors: 森胁真; 森胁真一
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2014-03-28
Filing date: 2015-02-26
Publication date: 2017-12-29
Anticipated expiration: 2035-02-26
Also published as: CN104952481A; US20150279449A1; JP6424448B2; JP2015191679A; US9484083B2

Abstract

提供了半导体装置和半导体存储装置。该半导体装置包括：能够在选择与未选择之间进行切换的电路块；以及布置在电路块与第一电源线之间的泄漏电流控制电路。泄漏电流控制电路包括：布置在电路块与第一电源线之间的第一晶体管；以及布置在电路块与第一电源线之间的电阻器装置。

Description

半导体装置和半导体存储装置

技术领域

本文中讨论的实施例涉及半导体装置和半导体存储装置。

背景技术

近年来，随着半导体制造技术的发展，半导体装置(晶体管)已经小型化并且高度集成化，而且安装在半导体芯片(LSI)上的晶体管的数量稳步增加。

晶体管的单独由于小型化而产生的泄漏电流的增加以及安装在半导体芯片上的晶体管的数量的增加使整个半导体芯片的泄漏电流(泄漏功率)趋于日益增加。

另一方面，期望半导体芯片具有较小的功耗，以应用于电池驱动的移动装置并且用于节能的实现。

例如，SRAM(静态随机存取存储器：半导体存储装置)在半导体芯片中占较大的比例，因此SRAM的泄漏减小对于降低整个半导体芯片的消耗功耗而言是重要的。

换言之，SRAM被用作例如算术处理单元(处理器)的缓冲存储器和用于执行高速处理的存储器。在这样的SRAM中，特别地，例如字线驱动器的泄漏电流非常大并且占SRAM宏的泄漏电流的大部分。

如上所述，例如SRAM中的字线驱动器的泄漏电流随着晶体管的小型化和高度集成化而增大，这与近来对较小功耗的需求相矛盾。

在SRAM的字线驱动器中，例如，驱动字线的末级反相器的电源线由于较大的寄生电容而耗费较长的时间用于充放电。因此，例如动态地控制字线驱动器的电源线的电压以降低消耗的功率，然而却导致操作速度的降低。

本实施例不受限制地应用于SRAM，并且还适用于各种半导体存储装置，包括例如DRAM(动态随机存取存储器)。此外，本实施例广泛地适用于包括例如选择/未选择可切换电路块的各种半导体装置。

在这一点上，已提出了用于降低泄漏电流的各种半导体存储装置。

专利文献1：日本公开特许公报第2008-521157号

专利文献2：日本公开特许公报第2001-176270号

专利文献3：日本公开特许公报第H08-234877号

因此，实施例的一个方面的目的是提供一种半导体装置和一种半导体存储装置，所述半导体装置和半导体存储装置使得能够平衡从未选择状态到选择状态的返回时间的速度的增加和未选择的电路块的泄漏电流的降低。

发明内容

根据实施例的一个方面，提供了一种半导体装置，所述半导体装置包括：能够在选择与未选择之间进行切换的电路块；以及布置在电路块与第一电源线之间的泄漏电流控制电路。

泄漏电流控制电路包括：布置在电路块与第一电源线之间的第一晶体管；以及布置在电路块与第一电源线之间的电阻器装置。

附图说明

图1是示出半导体存储装置的一个示例的框图；

图2是示出图1所示的半导体存储装置中的字线驱动器的一个示例的电路图；

图3是用于描述图2所示的字线驱动器的操作的时序图；

图4是示出图1所示的半导体存储装置中的字线驱动器的另一示例的电路图；

图5是用于描述图4所示的字线驱动器的操作的时序图；

图6是示出图1所示的半导体存储装置中的字线驱动器的又一示例的电路图；

图7是用于描述图6所示的字线驱动器的操作的时序图；

图8是用于描述图6所示的字线驱动器的操作的图；

图9是示出半导体存储装置的第一实施例中的字线驱动器的一个示例的电路图；

图10是用于描述图9所示的字线驱动器的操作的时序图；

图11是用于描述图9所示的字线驱动器中的泄漏电流控制电路的图；

图12是用于描述图11所示的泄漏电流控制电路的修改例的图；

图13A和图13B是用于描述图9所示的字线驱动器的操作的图；

图14是用于通过与图6所示的字线驱动器的比较来描述图9所示的字线驱动器的表；

图15是示出半导体存储装置的第二实施例中的字线驱动器的一个示例的电路图；

图16是用于示出图15所示的字线驱动器的操作的时序图；

图17是示出了应用第一实施例的半导体存储装置中的字线驱动器的整体配置的框图；

图18是用于描述图17所示的字线驱动器的操作的时序图；

图19是示出了应用第二实施例的半导体存储装置中的字线驱动器的整体配置的框图；以及

图20是用于描述图19所示的字线驱动器的操作的时序图。

具体实施方式

首先，在描述半导体装置和半导体存储装置的实施例之前，将在下面参照图1至图8来描述半导体存储装置的示例和半导体存储装置的问题。图1是示出半导体存储装置的一个示例的框图并且图1示出了SRAM的一个示例。

在图1中，1表示字线驱动器，2表示存储单元阵列，3表示解码器，4表示时序生成电路，50、51、…、5k(50至5k)表示感测放大器，以及60、61、…、6k(60至6k)表示写电路。此外，附图标记MC、WL以及BL和BLX分别表示存储单元(SRAM单元)、字线以及互补(差分)位线。

如图1所示，SRAM包括字线驱动器1、存储单元阵列2、解码器3、时序生成电路4、感测放大器50至5k以及写电路60至6k。存储单元阵列2包括以矩阵形式布置的多个存储单元MC，所述多个存储单元MC中的每一个连接至字线WL以及位线BL和BLX。

每个存储单元MC包括六个晶体管，这六个晶体管包括例如p沟道型MOS(pMOS)晶体管TP11和TP12以及n沟道型MOS(nMOS)晶体管TN11至TN14。存储单元MC不限于包括六个晶体管的那些存储单元，而可以为具有各种公知配置的存储单元(SRAM单元)。

例如，时序生成电路4接收例如时钟信号CK、写启用信号WE和地址信号AD，并且生成各种类型的时序信号。

解码器3接收例如写启用信号WE和地址信号AD，向字线驱动器1输出解码信号X0至X2，并且字线驱动器1选择与解码信号X0至X2相对应的预定字线WL。

感测放大器50至5k被布置用于与每个放大器相对应的互补位线BL和BLX，并且在读操作期间读取和输出来自与由字线驱动器1选择的字线WL相对应的存储单元MC的数据。

写电路60至6k被布置用于与每个电路相对应的互补位线BL和BLX，并且在写操作期间将给定的数据写入与由字线驱动器1选择的字线WL相对应的存储单元MC中。

在图1所示的半导体存储装置(SRAM)中，在字线驱动器1中流动的泄漏电流非常大并且例如占SRAM宏的泄漏电流的大部分。图1示出了仅下述示例：该示例不仅关于存储单元MC的配置而且关于其他配置；而且无须赘言，可以进行各种修改和改变。

图2是示出图1所示的半导体存储装置中的字线驱动器的一个示例的电路图。如图2所示，在图1的SRAM中的字线驱动器1中，末级反相器INVWL0至INVWLn分别驱动例如字线WL<0>至WL<n>，字线WL<0>至WL<n>中的每一个连接有大量存储单元MC。

在以下描述中，附图标记VDD视情况表示高电势电源线或者高电势电源线的电压(高电势电源电压)，并且附图标记VSS视情况表示低电势电源线或低电势电源线的电压(低电势电源电压)。

因此，末级反相器INVWL0至INVWLn的晶体管被设计为尺寸较大的晶体管以增加驱动能力。换言之，对于末级反相器INVWL0至INVWLn，使用大尺寸晶体管，并且因此每个末级反相器的泄漏电流也增大。

此外，字线驱动器1包括例如被布置在行侧以驱动n+1个字线WL<0>至WL<n>的n+1个末级反相器INVWL0至INVWLn。因此，末级反相器INVWL0至INVWLn的泄漏电流(泄漏功率)变得非常大并且例如占字线驱动器1的泄漏电流的至少90％。

图1所示的半导体存储装置中的字线驱动器可以包括例如多个图2所示的字线驱动器(字线驱动器块)1。

在图2所示的字线驱动器1中，字线驱动器本身既不包括正常操作模式(选择)也不包括待机模式(未选择)，而是仅仅根据来自解码器3的解码信号X0至X2来选择字线。换言之，要注意的是，字线驱动器本身的选择/未选择与由字线驱动器执行的对字线的选择操作不同。

图3是用于描述图2所示的字线驱动器的操作的时序图，并且图3示出了当例如来自解码器3的解码信号X0<0>、X1和X2处于高电平"H：VDD"时字线WL<0>被选择(VDD："H")的情况。

当该字线WL<0>被选择(VDD："H")时，例如，使解码信号X0<1>至X0<n>处于低电平"L：VSS"，然后所有的字线WL<1>至WL<n>变成未选择(VSS："L")状态。换言之，根据来自解码器3的解码信号X0(X0<0>至X0<n>)、X1和X2的电平，多个字线WL<0>至WL<n>中的任一个被选择处于VDD。

在图3中，末级反相器INVWL0至INVWLn的电源电压(pMOS晶体管的源极电压)被固定在SRAM的高电势电源线的电压VDD。换言之，如上所述，字线驱动器1既不包括正常操作模式(选择)也不包括待机模式(未选择)。

末级反相器INVWL0至INVWLn的接地电压(nMOS晶体管的源极电压)和解码信号X0至X2的低电平"L"被假设为SRAM的低电势电源电压VSS。

图4是示出图1所示的半导体存储装置中的字线驱动器的另一示例的电路图，并且图5是用于描述图4所示的字线驱动器的操作的时序图。

图4所示的字线驱动器(字线驱动器块)1包括在电源线PP与高电势电源线VDD之间的泄漏电流控制电路701，该电源线PP馈送末级反相器INVWL0至INVWLn的电源电压WLVD。

泄漏电流控制电路701包括pMOS晶体管TP01，其中控制信号SLP被输入至栅极，并且该pMOS晶体管TP01在控制信号SLP处于"L"(VSS)时导通而在控制信号SLP处于"H"(VDD)时关断。

换言之，如图4和图5所示，当字线驱动器1处于待机模式(待机：未选择)时，使控制信号SLP处于VDD("H")并且晶体管TP01关断以阻断由末级反相器INVWL0至INVWLn产生的泄漏电流。

然后，当字线驱动器1从待机模式切换到正常操作模式(正常操作：选择)时，例如当解码信号X0<0>、X1和X2变成"H"并且字线WL<0>被选择时，控制信号SLP从VDD降低至VSS。

该控制信号SLP从VDD降低至VSS，从而pMOS晶体管TP01导通，然后经由晶体管TP01将高电势电源电压VDD施加至电源线PP作为末级反相器的电源电压WLVD。

换言之，晶体管TP01的导通操作将电源线PP的电势从低电势电源电压VSS提高至高电势电源电压VDD，并且末级反相器INVWL0至INVWLn的电源电压WLVD变成VDD。

电源线PP的电势在晶体管TP01导通之后逐渐从先前的VSS改变为VDD(参照图5中的RR01)，因此，在开始正常操作模式之前需要将控制信号SLP控制为例如处于"L"。

当正常操作模式结束并且然后被切换到待机模式时，使控制信号SLP从"L"提高至"H"，从而末级反相器的电源电压WLVD从VDD改变为VSS，然后待机模式下的泄漏电流被阻断。

如由上述图5的RR01所示的，即使当例如控制信号SLP从"H"降低至"L"以用于从待机模式切换到正常操作模式时，末级反相器的电源电压WLVD也不会立即改变为高达VDD。这是由于例如在馈送WLVD的电源线PP中存在大寄生电容而产生的。

因此，为了在从待机模式切换到正常操作模式之后立即执行读操作或写操作，对于在开始正常操作模式之前使控制信号SLP从"H"降低至"L"，专用控制电路是必要的。

然而，在需要以高速进行操作的SRAM等中，难以通过预先预测访问来改变控制信号SLP，此外正常操作模式是在WLVD改变为VDD之后开始的，这会导致延迟。

以这种方式，图4所示的字线驱动器在从待机模式返回(切换)至正常操作模式上耗费较长时间，因此难以在除不会使SRAM长时间操作的情况之外的情况下该应用字线驱动器。

图6是示出图1所示的半导体存储装置中的字线驱动器的又一示例的电路图，并且图7是用于描述图6所示的字线驱动器的操作的时序图。

图6所示的字线驱动器缩短例如在待机模式返回至正常操作模式时的时间，并且二极管(二极管连接的nMOS晶体管)TN01被布置成与图4中的晶体管TP01并联。

如从图7与上述图5之间的比较明显看出的，图6所示的字线驱动器使得可以缩短图5中耗费较长时间的RR01的部分，如图7的RR02所看出的。

然而，在图6所示的字线驱动器中，末级反相器在待机模式下的电源电压WLVD并非下降至VSS而是下降至VDD–Vth，原因在于设置有晶体管(二极管)TN01。因此，即使在待机模式下，由于末级反相器，泄漏电流也会在一定程度上流动。Vth表示晶体管TN01的阈值电压。

图8是用于描述图6所示的字线驱动器的操作的图。在半导体装置中，电路的延迟例如由于工艺(制造的变化)而变化。在图8中，附图标记LL01和LL02分别表示根据工艺的最高速操作状况(快速角)的特性和最低速操作状况(慢速角)的特性。

如图8的LL01所示，在工艺快速角中，例如，大量的末级反相器泄漏电流流动，晶体管TN01的阈值电压Vth较低并且因此末级反相器的电源电压WLVD不会显著减小，从而导致较小的泄漏电流降低效果。

换言之，在工艺快速角中，例如，末级反相器的泄漏电流的量较大，因此难以在很大程度上降低末级反相器的电源电压WLVD从而难以充分地降低泄漏电流。

另一方面，如图8的LL02所示，在工艺慢速角中，例如，末级反相器的泄漏电流的量较小并且晶体管性能较差，晶体管TN01的阈值电压Vth较高并且因此末级反相器的电源电压WLVD在很大程度上降低。因此，会使从待机模式向正常操作模式的返回延迟。

换言之，在工艺慢速角中，例如，末级反相器的泄漏电流的量较小，末级反相器的电源电压WLVD在很大程度上降低并且因此使从待机模式向正常操作模式的返回延迟。

以这种方式，图6所示的字线驱动器难以针对每个工艺角将例如末级反相器的电源电压WLVD设置在最佳电压电平。

现在将参照附图详细地描述半导体装置和半导体存储装置的实施例。图9是示出半导体存储装置的第一实施例中的字线驱动器的一个示例的电路图。

图9所示的字线驱动器可用作参照图1所描述的半导体存储装置(SRAM)的字线驱动器1。此外，还可以将多个图9所示的字线驱动器设置为字线驱动器块(电路块)并且将上述多个字线驱动器块用作图1的字线驱动器1。

此外，要在下面详细描述的本实施例不受限制地应用于SRAM，并且还适用于各种半导体存储装置，包括例如DRAM。此外，本实施例广泛地适用于包括例如能够切换正常操作模式(选择)和待机模式(未选择)的电路块的各种半导体装置。

如从图9与上述图2、图4以及图6之间的比较明显看出的，在图9所示的第一实施例中，字线驱动器(字线驱动器块)1的配置与图2、图4和图6的字线驱动器1的配置相同，而泄漏电流控制电路71的配置不同。

如图9所示，泄漏电流控制电路71被布置在高电势电源线(第一电源线：VDD)与分别驱动字线WL<0>至WL<n>的多个(n+1)末级反相器INVWL0至INVWLn的电源线(第一本地线)PP之间。

电源线PP连接至末级反相器INVWL0至INVWLn中的每个末级反相器的pMOS晶体管的源极，并且泄漏电流控制电路71控制正常操作模式和待机模式下电源线PP的电压电平。

末级反相器INVWL0至INVWLn中的每个末级反相器的nMOS晶体管的源极(第二本地线)连接至被馈送有低电势电源电压VSS的低电势电源线(第二电源线：VSS)。

泄漏电流控制电路71包括两个pMOS晶体管TP0和TP1、电阻器装置(第一电阻器装置)R0以及反相器I0。晶体管(第一晶体管)TP0被布置在高电势电源线(VDD)与电源线PP之间，并且通过反相器I0对控制信号SLPX进行反相得到的信号(SLP)被输入至晶体管的栅极。SLPX表示SLP的反相逻辑信号。

晶体管(第二晶体管)TP1串联连接至电阻器装置R0并且被布置在高电势电源线(VDD)与电源线PP之间。电阻器装置R0被布置在高电势电源线(VDD)侧，而晶体管TP1被布置在电源线PP侧。

换言之，电阻器装置R0的一端连接至高电势电源线(VDD)，而电阻器装置R0的另一端连接至晶体管TP1的源极。晶体管TP1的漏极连接至电源线PP，并且控制信号SLPX被输入至晶体管TP1的栅极。

为何将晶体管TP0和TP1以及电阻器装置R0布置在高电势电源线(VDD)与电源线PP之间的原因在于：当字线WL被选择时，末级反相器INVWL0至INVWLn中的每个末级反相器输出高电势电源电压VDD。

图10是用于描述图9所示的字线驱动器的操作的时序图，并且图10示出当例如来自解码器3的解码信号X0<0>、X1和X2处于高电平"H：VDD"时字线WL<0>被选择(VDD："H")的情况。

如图9和图10所示，在正常操作模式下，使控制信号SLPX处于"H"(VDD)，然后晶体管TP0导通而晶体管TP1关断以经由晶体管TP0将高电势电源电压VDD施加至电源线PP。从而，使得处于正常操作模式(选择)的字线驱动器1中的末级反相器INVWL0至INVWLn的电源电压WLVD变为高电势电源电压VDD。

另一方面，在待机模式下，使控制信号SLPX处于"L"(VSS)，然后晶体管TP0关断而晶体管TP1导通以经由电阻器装置R0和晶体管TP1将待机电压Vst施加至电源线PP。从而，使得处于待机模式(未选择)的字线驱动器1中的末级反相器INVWL0至INVWLn的电源电压WLVD变为待机电压Vst。

图11是用于描述图9所示的字线驱动器中的泄漏电流控制电路并且用于描述待机模式(未选择)下的泄漏电流控制电路71的图。

如图11所示，在待机模式下，对于末级反相器INVWL0至INVWLn的电源线PP(电源电压WLVD)，经由电阻器装置R0和晶体管TP1来施加待机电压Vst。

电阻器装置R0被假设为具有其电阻值随着温度的增加而增加的特性的电阻器装置，如硅化物电阻器装置或者聚硅化物电阻器装置。聚硅化物电阻器装置还可以被表示为硅化多晶硅电阻器装置。

硅化物电阻通常被定义用于其电阻值基本上不随温度改变而改变的非硅化物电阻器装置。因此，在作为具有其电阻值随着温度的增加而增加的特性的电阻器装置时，本实施例的电阻器装置R0不限于硅化物电阻器装置(聚硅化物电阻器装置)。

图12是用于描述图11所示的泄漏电流控制电路的修改例的图。如从图12与图11的比较明显看出的，在图12所示的修改例中，泄漏电流控制电路71'包括仅电阻器装置(第一电阻器装置)R0而不具有pMOS晶体管TP1。

换言之，无论正常操作模式还是待机模式，电阻器装置R0连接至高电势电源线(VDD)和末级反相器的电源线PP。在正常操作模式下，电源线PP的电压(WLVD)在晶体管TP0导通时变成高电势电源电压VDD，而在待机模式变成由于电阻器装置R0而产生的待机电压Vst。

同样在图12所示的修改例的泄漏电流控制电路71'中，电阻器装置R0被假设为具有其电阻值随着温度的增加而增加的特性的电阻器装置，如硅化物电阻器装置或者聚硅化物电阻器装置。

当应用图12所示的泄漏电流控制电路71'时，换言之，当仅通过聚硅化物电阻器装置R0来生成待机电压Vst时，例如非常大的区域被分配用于形成聚硅化物电阻器装置。

相比而言，当应用图11(图9)所示的泄漏电流控制电路71时，换言之，当通过晶体管TP1和聚硅化物电阻器装置R0来生成待机电压Vst时，聚硅化物电阻器装置所占的面积是可减少的。在这种情况下，优选的是将该聚硅化物电阻器装置R0连接至高电势电源线(VDD)侧而将pMOS晶体管TP1连接至末级反相器的电源线PP侧。

换言之，当应用图11所示的泄漏电流控制电路71时，通过聚硅化物电阻器装置R0来生成预定电压降(电阻压降(IR drop))并且将反向偏压施加至pMOS晶体管TP1，从而导致晶体管TP1的导通电阻的增加。从而，当在半导体芯片上形成泄漏电流控制电路时，与图12的使用仅聚硅化物电阻器装置R0的情况相比，所占的面积可大幅减少。

具体地，考虑以下情况：其中，当例如连接至电源线PP的末级反相器INVWL0至INVWLn的数目为64(n＝63)时，待机电压Vst的电平从高电势电源电压VDD降低10％。

此时，当应用图11所示的泄漏电流控制电路71时，聚硅化物电阻器装置R0的电阻值可以为约250Ω，并且晶体管TP1的栅极宽度(W)可以为每个末级反相器(例如INVWL0)的pMOS晶体管的栅极宽度的约十二分之一。

相比而言，当应用图12所示的泄漏电流控制电路71'时，聚硅化物电阻器装置R0的电阻值需要为上述泄漏电流控制电路71的电阻值的约10倍，换言之，约2500Ω，这是非常大的。

以这种方式，当应用图12所示的泄漏电流控制电路71'时，增加了用于在半导体芯片上形成聚硅化物电阻器装置R0的面积开销，因此优选地应用图11所示的泄漏电流控制电路71。

图13A和图13B是用于描述图9所示的字线驱动器的操作的图，并且图13A和图13B与参照图6和图8所描述的字线驱动器(比较例)一起示出第一实施例的半导体存储装置中的字线驱动器的操作。图13A示出工艺快速角的操作，而图13B示出工艺慢速角的操作。

在图13A中，附图标记LL01对应于上述图8的LL01并且表示通过图6所示的泄漏电流控制电路702进行的工艺快速角的操作，而附图标记LL1表示通过图9所示的泄漏电流控制电路71进行的工艺快速角的操作。

此外，在图13B中，附图标记LL02对应于上述图8的LL02并且表示通过图6所示的泄漏电流控制电路702进行的工艺慢速角的操作，而附图标记LL2表示通过图9所示的泄漏电流控制电路71进行的工艺慢速角的操作。

首先，如由图13A所示的工艺快速角的特性曲线LL01所示的，根据图6所示的泄漏电流控制电路702(比较例)，晶体管TN01的阈值电压Vth较低，因此WLVD不会降低很多，从而导致较小的泄漏电流降低效果。

相比而言，如由特性曲线LL1所示的，根据第一实施例的泄漏电流控制电路71，与工艺慢速角相比有较多的泄漏电流流动，因此末级反相器的电源电压WLVD由于电阻器装置R0的电阻压降而在很大程度上降低。

因此，在工艺快速角中，泄漏电流大幅降低。在工艺快速角中，例如，提供了高晶体管性能并且高速操作是可能的，因此即使在末级反相器的电源电压WLVD的电压值较低时，在返回之前也不会耗费很长时间。

接下来，如由图13B所示的工艺慢速角的特性曲线LL02所示的，根据比较例的泄漏电流控制电路702，晶体管TN01的阈值电压Vth较高，并且末级反相器的电源电压WLVD在很大程度上降低。因此，会使从待机模式向正常操作模式的返回延迟。

换言之，在工艺慢速角中，例如，晶体管性能较差并且难以进行高速操作，因此当末级反相器的电源电压WLVD的电压值较低时，在返回之前耗费很长时间。

相比而言，如由特性曲线LL2所示的，根据第一实施例的泄漏电流控制电路71，在工艺慢速角中，基本上没有泄漏电流流动，因此末级反相器的电源电压WLVD不会大幅降低。

因此，在工艺慢速角中，从待机模式向正常操作模式的返回变得较快。在从待机模式向正常操作模式的返回较快的工艺慢速角中，基本上没有泄漏电流流动并且因此即使当末级反相器的电源电压WLVD未降低很多时，泄漏电流也不成问题。

图14是用于通过与图6所示的字线驱动器的比较来描述图9所示的字线驱动器的表，并且图14将参照图13A和图13B所描述的事物组织在一起。

如从图14明显看出的，在工艺快速角中，根据比较例，电压电平(WLVD)较高并且泄漏电流的降低效果较小，但可以迅速地进行从待机模式向正常操作模式的返回。

相比而言，根据第一实施例，WLVD较低并且因此能够获得预期的较大的泄漏电流降低效果。此外，从待机模式向正常操作模式的返回与比较例相比相对较慢(处于平均水平)，但是在工艺快速角中，晶体管固有地以高速进行操作，因此返回操作不会变慢到出现问题的程度。

以这种方式，根据第一实施例，在工艺快速角中，从待机模式向正常操作模式的返回处于平均水平，但能够获得较大的泄漏电流降低效果。

接下来，在工艺慢速角中，根据比较例，WLVD较低，但泄漏电流降低效果较小并且从待机模式向正常操作模式的返回较慢。换言之，在工艺慢速角中，即使当WLVD降低时，也难以获得较大的泄漏电流降低效果。此外，在工艺慢速角中，由于晶体管不以高速进行操作，所以优选地尽可能快地进行返回，然而这却由于较低的WLVD而较困难。

相比而言，在工艺慢速角中，根据第一实施例，WLVD较高并且基本上未获得泄漏电流降低效果，但可以迅速地(在短时间段内)进行从待机模式向正常操作模式的返回。

以这种方式，根据第一实施例，即使响应于工艺慢速角而难以以高速进行操作的晶体管也具有较高WLVD，因此可以迅速地进行从待机模式向正常操作模式的返回。

以这种方式，根据第一实施例的半导体存储装置(半导体装置)，例如，如从与比较例的描述明显看出的，关于晶体管的每个工艺角可以将电源线PP的电压WLVD控制在最佳电压电平。因此，可以平衡泄漏电流的降低与从待机模式向正常操作模式的返回速度的增加。

本实施例的应用使得不仅可以执行整个电路的待机模式到正常操作模式的返回操作，而且还可以例如使半导体存储装置的多个存储块中的所选块与未选择块之间的切换的泄漏电流降低。此外，关于半导体装置中的所选操作电路块与未选择停止电路块之间的切换的泄漏电流降低，本实施例的应用也实现了相同的可能性。

如在以上描述中参照图11和图12所描述的，优选的是应用具有其电阻值随着温度的增加而增加的特性的电阻器装置——如硅化物电阻器装置或聚硅化物电阻器装置——来作为电阻器装置R0。

原因在于泄漏电流的增加会引起例如半导体芯片的温度增加，并且因此半导体芯片的温度增加使电阻器装置R0的电阻值增加，结果电阻器装置R0用于进一步降低泄漏电流。

因此，作为电阻器装置R0，与其电阻值基本上不会因为温度的改变而改变的非硅化物电阻器装置相比，优选地应用具有其电阻值随着温度的增加而增加的特性——如在硅化物电阻器装置中可见的——的电阻器装置。

图15是示出半导体存储装置的第二实施例中的字线驱动器的一个示例的电路图。如从图15与上述图9之间的比较明显看出的，第二实施例的半导体存储装置还针对分别布置在末级反相器INVWL0至INVWLn的前级中的前置反相器INVP0至INVPn来降低泄漏电流。

换言之，例如，在待机模式下的所消耗功率(泄漏电流)的最大问题为由末级反相器INVWL0至INVWLn产生的泄漏电流，但优选地还要使由布置在前级中的前置反相器INVP0至INVPn产生的泄漏电流降低。

前置反相器INVP0至INVPn分别驱动对应的末级反相器INVWL0至INVWLn，并且其晶体管尺寸与驱动字线WL<0>至WL<n>的末级反相器INVWL0至INVWLn相比较小但也相当大。

因此，第二实施例的半导体存储装置还针对布置在前级中的前置反相器INVP0至INVPn、以与末级反相器INVWL0至INVWLn中相同的方式来降低泄漏电流。

如图15所示，泄漏电流控制电路72包括nMOS晶体管(第三晶体管)TN0，该晶体管TN0被布置在前置反相器INVP0至INVPn中的每个前置反相器的nMOS晶体管的源极(第三本地线)QQ与低电势电源线(第二电源线：VSS)之间。

此外，泄漏电流控制电路72包括电阻器装置(第二电阻器装置)R1和nMOS晶体管(第四晶体管)TN1，该电阻器装置R1和nMOS晶体管TN1串联连接在第三本地线QQ与低电势电源线(VSS)之间。前置反相器INVP0至INVPn中的每个前置反相器的pMOS晶体管的源极(第四本地线)连接至高电势电源线(VDD)。

控制信号SLPX被输入到晶体管TN0的栅极，并且通过反相器I0从控制信号SLPX反相的信号(SLP)被输入到晶体管TN1的栅极。

因此，当布置用于末级反相器INVWL0至INVWLn的第一晶体管TP0导通并且第二晶体管TP1关断时，布置用于前置反相器INVP0至INVPn的第三晶体管TN0导通并且第四晶体管TN1关断。

为何将晶体管TN0和TN1以及电阻器装置R1布置在低电势电源线(VSS)与电源线QQ之间的原因在于：当字线WL被选择时，前置反相器INVP0至INVPn中的每个前置反相器输出低电势电源电压VSS。

此外，如上所述，为何将晶体管TP0和TP1以及电阻器装置R0布置在高电势电源线(VDD)与电源线PP之间的原因在于：当字线WL被选择时，末级反相器INVWL0至INVWLn中的每个末级反相器输出高电势电源电压VDD。

图16是用于描述图15所示的字线驱动器的操作的时序图。附图标记WLVS表示前置反相器INVP0至INVPn的第三本地线QQ的电压。此外，附图标记Vst'表示待机状态下前置反相器INVP0至INVPn的电源线QQ的电压，换言之，经由电阻器装置R1和晶体管TN1施加的待机电压。

如从图16与上述图10之间的比较明显看出的，当例如来自解码器3的解码信号X0<0>、X1和X2处于高电平"H：VDD"时，字线WL<0>被选择(VDD："H")。

如图15和图16所示，在正常操作模式下，使控制信号SLPX处于"H"(VDD)，然后晶体管TP0和TN0导通而晶体管TP1和TN1关断。

从而，经由晶体管TP0将高电势电源电压VDD施加至末级反相器INVWL0至INVWLn的电源线PP，并且经由晶体管TN0将低电势电源电压VSS施加至前置反相器INVP0至INVPn的电源线QQ。

另一方面，在待机模式下，使SLPX处于"L"(VSS)，然后晶体管TP0关断而晶体管TP1导通以将待机电压Vst经由R0和TP1施加至末级反相器INVWL0至INVWLn的电源线PP。

此外，在待机模式下，使SLPX处于"L"(VSS)，然后晶体管TN0关断而晶体管TN1导通以将待机电压Vst'经由R1和TN1施加至前置反相器INVP0至INVPn的电源线QQ。

可以以与待机模式下末级反相器INVWL0至INVWLn的泄漏电流相同的方式来降低待机模式下前置反相器INVP0至INVPn的泄漏电流。

换言之，除了第一实施例的末级反相器INVWL0至INVWLn的泄漏电流降低效果以外，第二实施例的半导体存储装置使得还可以获得待机模式下前置反相器INVP0至INVPn的泄漏电流降低效果。

第二电阻器装置R1也优选地以与上述第一电阻器装置R0相同的方式用下述电阻器装置来形成：该电阻器装置具有其电阻值随着温度的增加而增加的特性，如硅化物电阻器装置或聚硅化物电阻器装置。

图17是示出应用第一实施例的半导体存储装置中的字线驱动器的整体配置的框图，以及图18是用于描述图17所示的字线驱动器的操作的时序图。

图17等效于下述框图：其中，字线驱动器包括多个字线驱动器块10至1m，并且应用参照图9所描述的泄漏电流控制电路71作为各个字线驱动器块的泄漏电流控制电路710至71m。

如图17所示，m+1个字线驱动器块10至1m分别包括对应的泄漏电流控制电路710至71m。当例如驱动(选择)字线WL<0>时，仅使包括WL<0>的字线驱动器块10处于正常操作模式而使其它字线驱动器块11至1m处于待机模式(未选择：停止)。

换言之，图17中的字线驱动器块10至1m各自与图9中的字线驱动器1相对应，并且图17中的泄漏电流控制电路710至71m各自与图9中的泄漏电流控制电路71相对应。

此外，图17中的各个字线驱动器块10至1m的电源线PP<0>至PP<m>各自与图9中的字线驱动器1的电源线PP相对应，并且其电压WLVD<0>至WLVD<m>各自与图9中的电压WLVD相对应。

换言之，如图18所示，包括所选WL<0>的字线驱动器块10的末级反相器的电源线PP<0>的电压WLVD<0>通过导通晶体管TP0而从待机(未选择)电压Vst改变为高电势电源电压VDD。

除字线驱动器块10之外的字线驱动器块11至1m中的各个电源线PP<1>至PP<m>的所有电压WLVD<1>至WLVD<m>保持在待机电压Vst，然后产生上述泄漏电流降低效果。

图19是示出应用第二实施例的半导体存储装置中的字线驱动器的整体配置的框图，以及图20是用于描述图19所示的字线驱动器的操作的时序图。

图19等效于下述框图：其中，字线驱动器包括多个字线驱动器块10至1m，并且应用参照图15所描述的泄漏电流控制电路72作为各个字线驱动器块的泄漏电流控制电路720至72m。

如图19所示，m+1个字线驱动器块10至1m分别包括对应的泄漏电流控制电路720至72m。当例如驱动(选择)字线WL<0>时，仅使包括WL<0>的字线驱动器块10处于正常操作模式而使其它字线驱动器块11至1m处于待机模式。

换言之，图19中的字线驱动器块10至1m各自与图15中的字线驱动器1相对应，并且图19中的泄漏电流控制电路720至72m各自与图15中的泄漏电流控制电路72相对应。

此外，图19中的各个字线驱动器块10至1m的电源线PP<0>至PP<m>各自与图15中的字线驱动器1的电源线PP相对应，并且其电压WLVD<0>至WLVD<m>与图16中的电压WLVD相对应。

此外，图19中的各个字线驱动器块10至1m的电源线QQ<0>至QQ<m>各自与图15中的字线驱动器1的电源线QQ相对应，并且其电压WLVS<0>至WLVS<m>各自与图16中的电压WLVS相对应。

换言之，如图20所示，包括所选WL<0>的字线驱动器块10的末级反相器的电源线PP<0>的电压WLVD<0>通过导通晶体管TP0而从待机电压Vst改变为高电势电源电压VDD。

此外，包括所选WL<0>的字线驱动器块10的前置反相器的电源线QQ<0>的电压WLVS<0>通过导通晶体管TN0而从待机电压Vst'改变为低电势电源电压VSS。

除字线驱动器块10之外的字线驱动器块11至1m中的各个电源线PP<1>至PP<m>的所有电压WLVD<1>至WLVD<m>保持在待机电压Vst，然后产生上述末级反相器的泄漏电流降低效果。

此外，除字线驱动器块10之外的字线驱动器块11至1m中的各个电源线QQ<1>至QQ<m>的所有电压WLVS<1>至WLVS<m>保持在待机电压Vst'，然后产生上述的前置反相器的泄漏电流降低效果。

泄漏电流控制电路不限于其中使用SRAM的多个字线作为单元的字线驱动器块，并且可以被设置用于包括DRAM的另外的半导体存储装置，或者可以被设置用于包括能够在选择和未选择之间进行切换的多个电路块的半导体装置。

以这种方式，本实施例使得可以在抑制块电路(字线驱动器或字线驱动器块)的泄漏电流的情况下迅速地执行从待机模式到正常操作模式的切换。

此外，本实施例使得可以在关于晶体管的每个工艺角将每个块电路的电源线的电压控制在最佳电压电平时平衡从待机模式到正常操作模式的返回时间的速度增加与泄漏电流的降低。待机模式和正常操作模式可以分别为未选择状态和选择状态。

Claims

1.一种半导体装置，包括：

电路块，所述电路块能够在选择与未选择之间进行切换；以及

泄漏电流控制电路，所述泄漏电流控制电路布置在所述电路块与第一电源线之间，其中

所述泄漏电流控制电路包括：

第一晶体管，所述第一晶体管布置在所述电路块与所述第一电源线之间；

电阻器装置，所述电阻器装置布置在所述电路块与所述第一电源线之间；以及

第二晶体管，所述第二晶体管在所述电路块与所述第一电源线之间，所述第二晶体管串联连接至所述电阻器装置，并且其中，

当所述电路块被选择并且进行操作时，所述第一晶体管导通以使所述第一电源线与所述电路块连接，以及

当使所述电路块未被选择并且使其停止时，所述第一晶体管关断以使所述第一电源线与所述电路块阻断，

所述第二晶体管在所述第一晶体管导通时关断，而在所述第一晶体管关断时导通。

2.根据权利要求1所述的半导体装置，其中，所述电阻器装置包括电阻值随着温度的增加而增加的特性。

3.根据权利要求2所述的半导体装置，其中，所述电阻器装置为硅化物电阻器。

4.一种半导体存储装置，包括：

字线驱动器块，所述字线驱动器块能够在选择与未选择之间进行切换；以及

泄漏电流控制电路，所述泄漏电流控制电路布置在所述字线驱动器块与第一电源线之间，其中，

所述泄漏电流控制电路包括：

第一晶体管，所述第一晶体管布置在所述字线驱动器块与所述第一电源线之间；

第一电阻器装置，所述第一电阻器装置布置在所述字线驱动器块与所述第一电源线之间；以及

第二晶体管，所述第二晶体管在所述字线驱动器块与所述第一电源线之间，所述第二晶体管串联连接至所述第一电阻器装置，并且其中，

当所述字线驱动器块被选择并且进行操作时，所述第一晶体管导通以使所述第一电源线与所述字线驱动器块连接，以及

当使所述字线驱动器块未被选择并且使其停止时，所述第一晶体管关断以使所述第一电源线与所述字线驱动器块阻断，

5.根据权利要求4所述的半导体存储装置，其中，

所述泄漏电流控制电路还包括：

反相器，所述反相器用于将输入至所述第二晶体管的栅极的第一控制信号反相以将经反相的信号输入至所述第一晶体管的栅极。

6.根据权利要求4所述的半导体存储装置，其中，

所述字线驱动器块包括多个末级反相器，所述多个末级反相器中的每个末级反相器驱动字线，并且其中，

所述第一晶体管和所述第一电阻器装置被布置在所述第一电源线与第一本地线之间，所述第一电源线馈送高电势电源电压，所述第一本地线连接至所述多个末级反相器中的每个末级反相器的p沟道型MOS晶体管的源极。

7.根据权利要求6所述的半导体存储装置，其中，

所述第一电阻器装置连接至所述第一电源线，

所述第二晶体管连接至第一本地线，以及

所述多个末级反相器的第二本地线连接至馈送低电势电源电压的第二电源线，所述低电势电源电压的电压值低于高电势电源电压的电压值。

8.根据权利要求7所述的半导体存储装置，其中，

所述字线驱动器块还包括：

多个前置反相器，所述多个前置反相器布置在所述多个末级反相器的前级，所述前置反相器各自驱动对应的末级反相器，以及

所述泄漏电流控制电路还包括：

第三晶体管，所述第三晶体管布置在所述第二电源线与第三本地线之间，所述第三本地线连接至所述多个前置反相器中的每个前置反相器的n沟道型MOS晶体管的源极；以及

第二电阻器装置和第四晶体管，所述第二电阻器装置和所述第四晶体管串联连接在所述第二电源线与所述第三本地线之间，并且其中，

当所述字线驱动器块被选择并且进行操作时，所述第三晶体管导通而所述第四晶体管关断，以及

当使所述字线驱动器块未被选择并且使其停止时，所述第三晶体管关断而所述第四晶体管导通。

9.根据权利要求8所述的半导体存储装置，其中，

所述第二电阻器装置连接至所述第二电源线，

所述第四晶体管连接至所述第三本地线，以及

所述多个前置反相器的第四本地线连接至所述第一电源线。

10.根据权利要求8所述的半导体存储装置，其中，

所述第一晶体管和所述第二晶体管各自均为p沟道型MOS晶体管，以及

所述第三晶体管和所述第四晶体管各自均为n沟道型MOS晶体管。

11.根据权利要求4至10中任一项所述的半导体存储装置，

其中，所述第一电阻器装置包括电阻值随着温度的增加而增加的特性。

12.根据权利要求11所述的半导体存储装置，其中，所述第一电阻器装置为硅化物电阻器。

13.根据权利要求8和9中任一项所述的半导体存储装置，其中，所述第二电阻器装置包括电阻值随着温度的增加而增加的特性。

14.根据权利要求13所述的半导体存储装置，其中，所述第二电阻器装置为硅化物电阻器。

15.根据权利要求4至10中任一项所述的半导体存储装置，其中，所述半导体存储装置为SRAM。

16.根据权利要求4至10中任一项所述的半导体存储装置，其中，所述半导体存储装置包括多个所述字线驱动器块，所述多个字线驱动器块中的每个字线驱动器块包括所述泄漏电流控制电路。