CN110277111B - 感测放大器和使用感测放大器的半导体存储装置 - Google Patents

感测放大器和使用感测放大器的半导体存储装置 Download PDF

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Abstract

一种感测放大器包括锁存型感测单元，锁存型感测单元检测位线与取反位线之间的电压差以及在第一锁存输出节点与第二锁存输出节点之间引起电压差。感测放大器还包括第一锁存连接单元，第一锁存连接单元将所述位线电连接到所述第一锁存输出节点，以及将所述位线与所述第一锁存输出节点断开。

Description

感测放大器和使用感测放大器的半导体存储装置
相关申请的交叉引用
本申请要求2018年3月16日向韩国知识产权局提交的编号为10-2018-0030758的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各个实施例总体而言涉及一种半导体集成电路，更具体地，涉及一种感测放大器和使用感测放大器的半导体存储装置。
背景技术
半导体存储装置被配置成储存数据和输出储存的数据。
半导体存储装置被配置成包括储存数据的存储单元。此外，半导体存储装置包括在输出储存在存储单元中的数据时感测和放大存储单元的数据的感测放大器。
发明内容
在一个实施例中，一种感测放大器包括锁存型感测单元，锁存型感测单元检测位线与取反位线(bit line bar)之间的电压差以及在第一锁存输出节点与第二锁存输出节点之间引起电压差。感测放大器还包括第一锁存连接单元，第一锁存连接单元将所述位线电连接到所述第一锁存输出节点，以及将所述位线与所述第一锁存输出节点断开。
在一个实施例中，一种半导体存储装置包括感测放大器，感测放大器被配置成根据锁存控制信号来检测位线的电压电平，以及被配置成放大并基本上维持位线的电压电平、或者基本上防止位线的电压电平被放大和基本上维持。半导体存储装置还包括锁存控制信号发生电路，锁存控制信号发生电路被配置成响应于列选择信号和写入信号而产生所述锁存控制信号。
附图说明
图1示出了根据一个实施例的半导体存储装置的配置图。
图2示出了图1的感测放大器的根据一个实施例的配置图。
图3示出了图1的感测放大器的根据另一个实施例的配置图。
图4A示出了图1的锁存控制信号发生电路的根据一个实施例的配置图。
图4B示出了图1的锁存控制信号发生电路的根据一个实施例的配置图。
图5示出了根据一个实施例的半导体存储装置的时序图。
具体实施方式
下面通过实施例的各个示例参照附图来描述感测放大器和使用其的半导体存储装置。
参见图1，根据一个实施例的半导体存储装置100可以包括存储单元10、感测放大器20、感测放大器驱动信号发生电路30、锁存控制信号发生电路40以及第一线连接开关50和第二线连接开关60。
存储单元10可以储存数据，以及电连接到字线WL和位线BL。当字线WL被使能时，存储单元10可以传送数据给位线BL或者从位线BL接收数据。
感测放大器20可以响应于第一感测放大器驱动信号SAP、第二感测放大器驱动信号SAN和锁存控制信号L_ctrl而感测和放大从位线BL和取反位线(bit line bar)BLb传送来的数据。例如，当第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN被使能时，感测放大器20感测和放大位线BL与取反位线BLb之间的电压电平差。当锁存控制信号L_ctrl被禁止时，感测放大器20将放大的电压电平传送给位线BL和取反位线BLb，并基本上维持传送给位线BL和取反位线BLb的电压电平。在锁存控制信号L_ctrl的使能时段期间，感测放大器20不将放大的电压电平传送给位线BL和取反位线BLb。
感测放大器驱动信号发生电路30可以响应于感测放大器使能信号SA_en而产生第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN。例如，当感测放大器使能信号SA_en被使能时，感测放大器驱动信号发生电路30使能第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN。
锁存控制信号发生电路40可以响应于写入信号WT_s和列选择信号Yi_s而产生锁存控制信号L_ctrl。例如，当写入信号WT_s被禁止时，锁存控制信号发生电路40无论列选择信号Yi_s如何都禁止锁存控制信号L_ctrl。当写入信号WT_s被使能时，锁存控制信号发生电路40响应于列选择信号Yi_s而使能锁存控制信号L_ctrl。更具体地，在写入信号WT_s已经被使能的状态下，当列选择信号Yi_s被使能时，锁存控制信号发生电路40使能锁存控制信号L_ctrl。
第一线连接开关50可以响应于列选择信号Yi_s而将位线BL和数据线Data_L彼此电连接或断开。例如，当列选择信号Yi_s被使能时，第一线连接开关50将位线BL和数据线Data_L彼此电连接。当列选择信号Yi_s被禁止时，第一线连接开关50将位线BL和数据线Data_L彼此断开。
第一线连接开关50可以包括第一晶体管N1。第一晶体管N1经由其栅极接收列选择信号Yi_s，以及位线BL和数据线Data_L电连接到其漏极和源极。
第二线连接开关60可以包括第二晶体管N2。第二线连接开关60可以响应于列选择信号Yi_s而将取反位线BLb和取反数据线(data line bar)Datab_L彼此电连接或断开。例如，当列选择信号Yi_s被使能时，第二线连接开关60将取反位线BLb和取反数据线Datab_L彼此电连接。当列选择信号Yi_s被禁止时，第二线连接开关60将取反位线BLb和取反数据线Datab_L彼此断开。
参见图2，感测放大器20可以包括第一驱动电压施加单元21、锁存型感测单元22、第二驱动电压施加单元23、第一锁存连接单元24和第二锁存连接单元25。
第一驱动电压施加单元21可以响应于第一感测放大器驱动信号SAP而提供驱动电压V_dr给锁存型感测单元22。例如，当第一感测放大器驱动信号SAP被使能时，第一驱动电压施加单元21提供驱动电压V_dr给锁存型感测单元22。当第一感测放大器驱动信号SAP被禁止时，第一驱动电压施加单元21停止提供驱动电压V_dr给锁存型感测单元22。对于一个实施例，驱动电压V_dr为在半导体存储装置100中产生的内部电压，以及可以为核电压。
第一驱动电压施加单元21可以包括第三晶体管N3。第三晶体管N3经由其栅极接收第一感测放大器驱动信号SAP，经由其漏极接收驱动电压V_dr以及经由其源极电连接到锁存型感测单元22。
锁存型感测单元22在驱动电压V_dr和地电压VSS分别经由第一驱动电压施加单元21和第二驱动电压施加单元23而被施加时被激活。被激活的锁存型感测单元22感测和放大位线BL和取反位线BLb之间的电压电平差。当位线BL和取反位线BLb电连接到第一锁存输出节点N_A和第二锁存输出节点N_B时，锁存型感测单元22将放大的电压电平传送给位线BL和取反位线BLb，并基本上维持位线BL和取反位线BLb的电压电平。此外，当第一锁存输出节点N_A和第二锁存输出节点N_B与位线BL和取反位线BLb断开时，锁存型感测单元22不放大位线BL和取反位线BLb的电压电平。
锁存型感测单元22可以包括第四晶体管到第七晶体管N4、N5、P1和P2。第四晶体管N4具有电连接到位线BL的栅极、电连接到第二锁存输出节点N_B的漏极以及电连接到第二驱动电压施加单元23的源极。第五晶体管N5具有电连接到取反位线BLb的栅极、电连接到第一锁存输出节点N_A的漏极以及电连接到第二驱动电压施加单元23的源极。第六晶体管P1具有电连接到第一锁存输出节点N_A的栅极、电连接到第一驱动电压施加单元21的源极以及电连接到第二锁存输出节点N_B的漏极。第七晶体管P2具有电连接到第二锁存输出节点N_B的栅极、电连接到第一驱动电压施加单元21的源极以及电连接到第一锁存输出节点N_A的漏极。
第二驱动电压施加单元23可以响应于第二感测放大器驱动信号SAN而提供地电压VSS给锁存型感测单元22。例如，当第二感测放大器驱动信号SAN被使能时，第二驱动电压施加单元23提供地电压VSS给锁存型感测单元22。当第二感测放大器驱动信号SAN被禁止时，第二驱动电压施加单元23停止提供地电压VSS给锁存型感测单元22。
第二驱动电压施加单元23可以包括第八晶体管N6。第八晶体管N6具有接收第二感测放大器驱动信号SAN的栅极、电连接到锁存型感测单元22的漏极以及接收地电压VSS的源极。
第一锁存连接单元24可以响应于锁存控制信号L_ctrl而将位线BL和第一锁存输出节点N_A电连接或断开。例如，当锁存控制信号L_ctrl被禁止时，第一锁存连接单元24将位线BL电连接到第一锁存输出节点N_A。当锁存控制信号L_ctrl被使能时，第一锁存连接单元24将位线BL和第一锁存输出节点N_A彼此断开。
第一锁存连接单元24可以包括第九晶体管N7。第九晶体管N7具有电连接到锁存控制信号L_ctrl的栅极以及分别电连接到位线BL和第一锁存输出节点N_A的漏极和源极。
第二锁存连接单元25可以包括第十晶体管N8。第二锁存连接单元25可以响应于锁存控制信号L_ctrl而将取反位线BLb与第二锁存输出节点N_B电连接或断开。例如，当锁存控制信号L_ctrl被禁止时，第二锁存连接单元25将取反位线BLb电连接到第二锁存输出节点N_B。当锁存控制信号L_ctrl被使能时，第二锁存连接单元25将取反位线BLb与第二锁存输出节点N_B彼此断开。
图3示出了可以包含在图1的锁存控制信号发生电路40中的与(NAND)门ND。NAND门ND接收写入信号WT_s和列选择信号Yi_s以及输出锁存控制信号L_ctrl。
当写入信号WT_s被禁止成低电平时，如上所示地配置的锁存控制信号发生电路40无论列选择信号Yi_s如何都将锁存控制信号L_ctrl禁止成高电平。此外，当写入信号WT_s被使能时，锁存控制信号发生电路40将列选择信号Yi_s反相，以及将反相的信号输出作为锁存控制信号L_ctrl。更具体地，在写入信号WT_s被使能成高电平时，锁存控制信号发生电路40在列选择信号Yi_s被使能成高电平时输出被使能成低电平的锁存控制信号L_ctrl。此外，在写入信号WT_s被使能成高电平的情况下，锁存控制信号发生电路40在列选择信号Yi_s被禁止成低电平时输出被禁止成高电平的锁存控制信号L_ctrl。
在下文中，参照图1、图2、图4A和图4B来描述如上所示地配置的半导体存储装置100的操作。
假定数据储存在半导体存储装置100中的情形用于写入操作。在写入操作中，写入信号WT_s被使能，而不在写入操作中时，写入信号WT_s被禁止。
针对半导体存储装置100不执行写入操作的情况提供描述。在这种情况下，写入信号WT_s被禁止。
当字线WL被使能时，存储单元10电连接到位线BL。电连接到位线BL的存储单元10根据储存在存储单元10中的数据的电平来改变位线BL的电压电平。
如图4A中所示，当感测放大器使能信号SA_en被使能成高电平时，感测放大器驱动信号发生电路30输出被使能成高电平的第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN。
当写入信号WT_s被禁止成低电平时，锁存控制信号发生电路40无论列选择信号Yi_s如何都输出被禁止成高电平的锁存控制信号L_ctrl。
使能的第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN以及被禁止成高电平的锁存控制信号L_ctrl被输入给感测放大器20。
参照图2来描述感测放大器20的操作。
下面是对第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN被使能成高电平而锁存控制信号L_ctrl被禁止成高电平时感测放大器20的操作的描述。
第一驱动电压施加单元21接收被使能成高电平的第一感测放大器驱动信号SAP，以及提供驱动电压V_dr给锁存型感测单元22。
第二驱动电压施加单元23接收被使能成高电平的第二感测放大器驱动信号SAN，以及提供地电压VSS给锁存型感测单元22。
锁存型感测单元22通过接收驱动电压V_dr和地电压VSS来被激活。
第一锁存连接单元24接收高电平的锁存控制信号L_ctrl，以及将位线BL和第一锁存输出节点N_A彼此电连接。
第二锁存连接单元25接收高电平的锁存控制信号L_ctrl，以及将取反位线BLb和第二锁存输出节点N_B彼此电连接。
当位线BL的电压电平比取反位线BLb的电压电平高时，相比于第五晶体管N5，第四晶体管N4传送更大量的电流给第二驱动电压施加单元23。
相应地，当位线BL的电压电平比取反位线BLb的电压电平高时，第二锁存输出节点N_B的电压电平比第一锁存输出节点N_A的电压电平低。
当第二锁存输出节点N_B的电压电平比第一锁存输出节点N_A的电压电平低时，相比于第六晶体管P1，第七晶体管P2提供更大量的电流给第一锁存输出节点N_A。
当第七晶体管P2相比于第六晶体管P1而提供更大量的电流给第一锁存输出节点N_A时，第一锁存输出节点N_A的电压电平比第二锁存输出节点N_B的电压电平高。
在这种情况下，因为经由第四晶体管N4和第五晶体管N5响应于位线BL和取反位线BLb而在第一锁存输出节点N_A和第二锁存输出节点N_B之间出现电压差，所以第一锁存输出节点N_A和第二锁存输出节点N_B之间的电压差经由第六晶体管P1和第七晶体管P2响应于第一锁存输出节点N_A和第二锁存输出节点N_B之间的电压差而被进一步放大。
此外，第一锁存输出节点N_A通过第一锁存连接单元24电连接到位线BL，以及第二锁存输出节点N_B通过第二锁存连接单元25电连接到取反位线BLb。即，第一锁存输出节点N_A和第二锁存输出节点N_B之间的已经因位线BL与取反位线BLb之间的电压差而出现的电压差被再次输入作为锁存型感测单元22的输入。当第一锁存输出节点N_A和第二锁存输出节点N_B经由第一锁存连接单元24和第二锁存连接单元25电连接到位线BL和取反位线BLb时，锁存型感测单元22具有这样的结构：其中第一锁存输出节点N_A和第二锁存输出节点N_B之间的已经因位线BL和取反位线BLb而出现的电压差再次在位线BL与取反位线BLb之间引起电压差。相应地，锁存型感测单元22作为锁存结构而执行用于放大并基本上维持位线BL与取反位线BLb之间的电压差的操作，在该锁存结构中，第一锁存输出节点N_A和第二锁存输出节点N_B经由第一锁存连接单元24和第二锁存连接单元25而被电连接。
接下来，下面是对半导体存储装置100执行写入操作时的情况的描述。写入信号WT_s被使能。
当字线WL被使能时，存储单元10电连接到位线BL。电连接到位线BL的存储单元10根据储存在存储单元10中的数据的电平来改变位线BL的电压电平。
如图4B中所示，当感测放大器使能信号SA_en被使能成高电平时，感测放大器驱动信号发生电路30输出被使能成高电平的第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN。
当写入信号WT_s被使能成高电平时，锁存控制信号发生电路40响应于列选择信号Yi_s而输出被使能成低电平的锁存控制信号L_ctrl。
使能的第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN以及被使能成低电平的锁存控制信号L_ctrl输入给感测放大器20。
参照图2来描述感测放大器20的操作。
下面是对第一感测放大器驱动信号SAP和第二感测放大器驱动信号SAN被使能成高电平而锁存控制信号L_ctrl被使能成低电平时感测放大器20的操作的描述。
第一驱动电压施加单元21接收被使能成高电平的第一感测放大器驱动信号SAP，以及提供驱动电压V_dr给锁存型感测单元22。
第二驱动电压施加单元23接收被使能成高电平的第二感测放大器驱动信号SAN，以及提供地电压VSS给锁存型感测单元22。
锁存型感测单元22通过接收驱动电压V_dr和地电压VSS来被激活。
第一锁存连接单元24仅在锁存控制信号L_ctrl被使能成低电平的使能时段中将位线BL和第一锁存输出节点N_A彼此断开，以及在锁存控制信号L_ctrl的其他时段(禁止时段)中将位线BL和第一锁存输出节点N_A彼此电连接。
第二锁存连接单元25仅在锁存控制信号L_ctrl被使能成低电平的使能时段中将取反位线BLb和第二锁存输出节点N_B彼此断开，以及在锁存控制信号L_ctrl的其他时段(禁止时段)中将取反位线BLb和第二锁存输出节点N_B彼此电连接。
如果位线BL的电压电平比取反位线BLb的电压电平高，那么相比于第五晶体管N5，第四晶体管N4传送更大量的电流给第二驱动电压施加单元23。
相应地，当位线BL的电压电平比取反位线BLb的电压电平高时，第二锁存输出节点N_B的电压电平比第一锁存输出节点N_A的电压电平低。
当第二锁存输出节点N_B的电压电平比第一锁存输出节点N_A的电压电平低时，相比于第六晶体管P1，第七晶体管P2提供更大量的电流给第一锁存输出节点N_A。
当第七晶体管P2相比于第六晶体管P1而提供更大量的电流给第一锁存输出节点N_A时，第一锁存输出节点N_A的电压电平比第二锁存输出节点N_B的电压电平高。
在这种情况下，因为响应于位线BL和取反位线BLb而经由第四晶体管N4和第五晶体管N5在第一锁存输出节点N_A和第二锁存输出节点N_B之间出现电压差，所以第一锁存输出节点N_A和第二锁存输出节点N_B之间的电压差经由第六晶体管P1和第七晶体管P2响应于第一锁存输出节点N_A和第二锁存输出节点N_B之间的电压差而被进一步放大。
此外，在锁存控制信号L_ctrl的禁止时段中，第一锁存连接单元24将第一锁存输出节点N_A和位线BL彼此电连接。第一锁存连接单元24仅在锁存控制信号L_ctrl的使能时段中将第一锁存输出节点N_A和位线BL彼此断开。在锁存控制信号L_ctrl的禁止时段中，第二锁存连接单元25将第二锁存输出节点N_B和取反位线BLb彼此电连接。第二锁存连接单元25仅在锁存控制信号L_ctrl的使能时段中将第二锁存输出节点N_B和取反位线BLb彼此断开。
在锁存控制信号L_ctrl的禁止时段中，第一锁存输出节点N_A和第二锁存输出节点N_B之间的已经因位线BL与取反位线BLb之间的电压差而出现的电压差被再次输入作为锁存型感测单元22的输入。当第一锁存输出节点N_A和第二锁存输出节点N_B经由第一锁存连接单元24和第二锁存连接单元25电连接到位线BL和取反位线BLb时，锁存型感测单元22具有这样的锁存结构：第一锁存输出节点N_A和第二锁存输出节点N_B之间的因位线BL和取反位线BLb而出现的电压差再次在位线BL与取反位线BLb之间引起电压差。相应地，在锁存控制信号L_ctrl的禁止时段期间，锁存型感测单元22作为锁存结构而执行用于放大并基本上维持位线BL与位线BLb之间的电压差的操作，在该锁存结构中，第一锁存输出节点N_A和第二锁存输出节点N_B经由第一锁存连接单元24和第二锁存连接单元25而被电连接。
然而，在锁存控制信号L_ctrl的使能时段期间，因为第一锁存输出节点N_A和第二锁存输出节点N_B与位线BL和取反位线BLb断开，所以锁存型感测单元22不执行用于放大并基本上维持位线BL与取反位线BLb之间的电压差的操作。
参见图1，在写入操作中，列选择信号Yi_s是将数据线Data_L和取反数据线Datab_L分别与位线BL和取反位线BLb电连接或断开的信号。
在写入操作中，当列选择信号Yi_s被使能时，数据分别经由数据线Data_L和取反数据线Datab_L传送给位线BL和取反位线BLb。当列选择信号Yi_s被使能而数据被传送给位线BL和取反位线BLb时，感测放大器20的锁存型感测单元22处于与位线BL和取反位线BLb断开的状态中。相应地，数据不是被传送给被感测放大器20感测和放大/维持的位线BL和取反位线BLb，而是数据被传送给不被感测放大器20影响的位线BL和取反位线BLb，使得可以增大对位线BL和取反位线BLb的数据传送速度以及降低传送数据所消耗的功率。
根据基于一个实施例的半导体存储装置100，在写入操作中，当数据经由数据线传送给位线时，其工作使得位线不被感测放大器影响，使得可以提升经由数据线对位线的数据传送速度，以及降低数据传送所消耗的电流或功率。
对于一个实施例，图1的感测放大器20可以被配置成如图5中所示，不同于图2中所示的感测放大器20的配置。
参见图5，感测放大器20可以包括第一驱动电压施加单元21、锁存型感测单元22、第二驱动压施加单元23和第一锁存连接单元24。
第一驱动电压施加单元21可以响应于第一感测放大器驱动信号SAP而提供驱动电压V_dr给锁存型感测单元22。例如，当第一感测放大器驱动信号SAP被使能时，第一驱动电压施加单元21提供驱动电压V_dr给锁存型感测单元22。当第一感测放大器驱动信号SAP被禁止时，第一驱动电压施加单元21停止提供驱动电压V_dr给锁存型感测单元22。对于一个实施例，驱动电压V_dr是在半导体存储装置100中产生的内部电压，以及可以为核电压。
第一驱动电压施加单元21可以包括第三晶体管N3。第三晶体管N3经由其栅极接收第一感测放大器驱动信号SAP、经由其漏极接收驱动电压V_dr以及经由其源极电连接到锁存型感测单元22。
锁存型感测单元22在驱动电压V_dr和地电压VSS分别经由第一驱动电压施加单元21和第二驱动电压施加单元23而被施加时被激活。被激活的锁存型感测单元22感测和放大位线BL和取反位线BLb之间的电压电平差。当位线BL电连接到第一感测输出节点N_A时，锁存型感测单元22将放大的电压电平传送给位线BL和取反位线BLb，并基本上维持位线BL和取反位线BLb的电压电平。此外，当第一锁存输出节点N_A与位线BL和取反位线BLb断开时，锁存型感测单元22不放大位线BL和取反位线BLb的电压电平。
锁存型感测单元22可以包括第四晶体管至第七晶体管N4、N5、P1和P2。第四晶体管N4具有电连接到位线BL的栅极、电连接到第二锁存输出节点N_B的漏极、以及电连接到第二驱动电压施加单元23的源极。第五晶体管N5具有电连接到取反位线BLb的栅极、电连接到第一锁存输出节点N_A的漏极以及电连接到第二驱动电压施加单元23的源极。第六晶体管P1具有电连接到第一锁存输出节点N_A的栅极、电连接到第一驱动电压施加单元21的源极以及电连接到第二锁存输出节点N_B的漏极。第七晶体管P2具有电连接到第二锁存输出节点N_B的栅极、电连接到第一驱动电压施加单元21的源极以及电连接到第一锁存输出节点N_A的漏极。取反位线BLb电连接到第二锁存输出节点N_B。
第二驱动电压施加单元23可以响应于第二感测放大器驱动信号SAN而提供地电压VSS给锁存型感测单元22。例如，当第二感测放大器驱动信号SAN被使能时，第二驱动电压施加单元23提供地电压VSS给锁存型感测单元22。当第二感测放大器驱动信号SAN被禁止时，第二驱动电压施加单元23停止提供地电压VSS给锁存型感测单元22。
第二驱动电压施加单元23可以包括第八晶体管N6。第八晶体管N6具有接收第二感测放大器驱动信号SAN的栅极、电连接到锁存型感测单元22的漏极以及接收地电压VSS的源极。
第一锁存连接单元24可以响应于锁存控制信号L_ctrl而将位线BL与第一锁存输出节点N_A电连接或断开。例如，当锁存控制信号L_ctrl被禁止时，第一锁存连接单元24将位线BL电连接到第一锁存输出节点N_A。当锁存控制信号L_ctrl被使能时，第一锁存连接单元24将位线BL与第一锁存输出节点N_A彼此断开。
第一锁存连接单元24可以包括第九晶体管N7。第九晶体管N7具有电连接到锁存控制信号L_ctrl的栅极以及分别电连接到位线BL和第一锁存输出节点N_A的漏极和源极。
当锁存控制信号L_ctrl被禁止时，图5中所示的感测放大器20按照与图2中所示的感测放大器20的方式相同的方式如上所述地工作。即，当锁存控制信号L_ctrl被禁止时，第一锁存输出节点N_A和第二锁存输出节点N_B分别电连接到位线BL和取反位线BLb，使得感测放大器20感测和放大位线BL与取反位线BLb之间的电压差，并基本上维持位线BL和取反位线BLb的电压电平。
当锁存控制信号L_ctrl被使能时，因为位线BL与第一锁存输出节点N_A断开，所以图5的感测放大器20的锁存型感测单元22和第一锁存连接单元24的组合不具有锁存结构。
在写入操作中，当列选择信号Yi_s被使能时，数据分别经由数据线Data_L和取反数据线Datab_L传送给位线BL和取反位线BLb。当列选择信号Yi_s被使能且数据被传送给位线BL和取反位线BLb时，感测放大器20的锁存型感测单元22和第一锁存连接单元24的组合不是锁存结构。相应地，数据不是被传送给被感测放大器20感测和放大/维持的位线BL和取反位线BLb，而是数据被传送给其电压电平不被感测放大器20基本上维持的位线BL和取反位线BLb，使得可以增大对位线BL和取反位线BLb的数据传送速度，以及降低传送数据所消耗的功率。
基于根据一个实施例的半导体存储装置100，在写入操作中，当数据经由数据线Data_L传送给位线BL时，半导体存储装置100工作使得位线BL不被感测放大器20影响，使得可以提升经由数据线Data_L到位线BL的数据传送速度，以及降低数据传送所消耗的电流或功率。
虽然以上已经描述了各个实施例，但是对于本领域技术人员将理解的是，所描述的实施例仅表示与所要求保护的权利要求一致的若干可能的实施例。相应地，本文中描述的感测放大器20和包括感测放大器20的半导体存储装置100不应当基于所描述的实施例来限制。

Claims (16)

1.一种感测放大器，包括：
锁存型感测单元，被配置成：检测位线与取反位线之间的电压差，用于在第一锁存输出节点与第二锁存输出节点之间引起电压差；以及
第一锁存连接单元，被配置成：在锁存控制信号被禁止时将所述位线电连接到所述第一锁存输出节点，以及在所述锁存控制信号被使能时将所述位线与所述第一锁存输出节点断开，
其中，在写入信号被使能且列选择信号被使能时使能所述锁存控制信号，以及在所述写入信号被禁止时，无论所述列选择信号如何都禁止所述锁存控制信号。
2.如权利要求1所述的感测放大器，还包括：
第二锁存连接单元，被配置成：在所述锁存控制信号被禁止时将所述取反位线电连接到所述第二锁存输出节点，以及在所述锁存控制信号被使能时将所述取反位线与所述第二锁存输出节点断开。
3.如权利要求1所述的感测放大器，其中，所述第二锁存输出节点电连接到所述取反位线。
4.如权利要求3所述的感测放大器，其中，所述锁存型感测单元包括：
第一晶体管，具有电连接到所述位线的栅极以及电连接到所述第二锁存输出节点的漏极；
第二晶体管，具有电连接到所述取反位线的栅极以及电连接到所述第一锁存输出节点的漏极；
第三晶体管，具有电连接到所述第一锁存输出节点的栅极以及电连接到所述第二锁存输出节点的漏极；以及
第四晶体管，具有电连接到所述第二锁存输出节点的栅极以及电连接到所述第一锁存输出节点的漏极。
5.如权利要求4所述的感测放大器，还包括：
第一驱动电压施加单元，被配置成提供驱动电压给所述第三晶体管和所述第四晶体管的各个源极；以及
第二驱动电压施加单元，被配置成提供地电压给所述第一晶体管和所述第二晶体管的各个源极。
6.如权利要求2所述的感测放大器，其中，所述锁存型感测单元包括：
第一晶体管，具有电连接到所述位线的栅极以及电连接到所述第二锁存输出节点的漏极；
第二晶体管，具有电连接到所述取反位线的栅极以及电连接到所述第一锁存输出节点的漏极；
第三晶体管，具有电连接到所述第一锁存输出节点的栅极以及电连接到所述第二锁存输出节点的漏极；以及
第四晶体管，具有电连接到所述第二锁存输出节点的栅极以及电连接到所述第一锁存输出节点的漏极。
7.如权利要求6所述的感测放大器，还包括：
第一驱动电压施加单元，被配置成提供驱动电压给所述第三晶体管和所述第四晶体管的各个源极；以及
第二驱动电压施加单元，被配置成提供地电压给所述第一晶体管和所述第二晶体管的各个源极。
8.一种半导体存储装置，包括：
感测放大器，被配置成：在锁存控制信号被禁止时放大位线的电压电平，以及在所述锁存控制信号被使能时防止所述位线的电压电平被放大；以及
锁存控制信号发生电路，被配置成响应于列选择信号和写入信号而产生所述锁存控制信号，
其中，所述感测放大器包括：
锁存型感测单元，被配置成根据所述位线的电压电平来放大锁存输出节点的电压电平；以及
锁存连接单元，被配置成：在所述锁存控制信号被禁止时将所述锁存输出节点电连接到所述位线，以及在所述锁存控制信号被使能时将所述锁存输出节点与所述位线断开，
其中，所述锁存控制信号发生电路被配置成：
在所述写入信号被禁止时，无论所述列选择信号如何都禁止所述锁存控制信号，以及
在所述写入信号被使能时，响应于所述列选择信号而产生所述锁存控制信号。
9.如权利要求8所述的半导体存储装置，其中，所述锁存控制信号发生电路被配置成：在所述写入信号被使能且所述列选择信号被使能时产生所述锁存控制信号。
10.如权利要求8所述的半导体存储装置，其中，所述锁存控制信号发生电路被配置成：在所述写入信号被使能时将所述列选择信号反相，以及将反相的信号输出作为所述锁存控制信号。
11.如权利要求8所述的半导体存储装置，其中，当所述锁存控制信号被禁止时，所述感测放大器具有包括所述锁存型感测单元和所述锁存连接单元的锁存结构，
其中，所述位线提供输入给所述锁存型感测单元，
其中，所述锁存输出节点传送来自所述锁存型感测单元的输出。
12.如权利要求11所述的半导体存储装置，
其中，当所述锁存控制信号被使能时，所述感测放大器被防止具有所述锁存结构。
13.如权利要求8所述的半导体存储装置，还包括：
第一线连接开关，被配置成响应于所述列选择信号而将数据线电连接到所述位线。
14.如权利要求13所述的半导体存储装置，其中，所述第一线连接开关在所述列选择信号被使能时将所述数据线电连接到所述位线，以及其中，所述第一线连接开关在所述列选择信号被禁止时将所述数据线与所述位线电断开。
15.如权利要求13所述的半导体存储装置，还包括：
第二线连接开关，被配置成响应于所述列选择信号而将取反数据线电连接到取反位线。
16.如权利要求15所述的半导体存储装置，其中，所述第二线连接开关在所述列选择信号被使能时将所述取反数据线电连接到所述取反位线，以及其中，所述第二线连接开关在所述列选择信号被禁止时将所述取反数据线与所述取反位线电断开。
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