FR2556502A1 - Dispositif de protection de grille pour un dispositif a semi-conducteurs - Google Patents

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Abstract

L'INVENTION CONCERNE UN DISPOSITIF DE PROTECTION DE GRILLE POUR UN DISPOSITIF A SEMI-CONDUCTEURS. DANS CE DISPOSITIF A SEMI-CONDUCTEURS COMPORTANT UN CIRCUIT DE PROTECTION DE GRILLE INSERE ENTRE UN PLOT D'ENTREE38 ET DES ELEMENTS DE CIRCUIT INTERNES Q, Q, UNE RESISTANCE D'ENTREE21 DU CIRCUIT DE PROTECTION EST FORMEE PAR UNE REGION DE PUITS SEMI-CONDUCTRICE DIFFUSEE D'UN TYPE DE CONDUCTIVITE OPPOSE A CELUI D'UN SUBSTRAT SEMI-CONDUCTEUR20 DU DISPOSITIF, LE PLOT D'ENTREE38 ETANT DISPOSE AU-DESSUS DE LADITE REGION DE PUITS SEMI-CONDUCTRICE DIFFUSEE21. APPLICATION NOTAMMENT A DES DISPOSITIFS DE PROTECTION DE GRILLE DE DISPOSITIFS A SEMI-CONDUCTEURS A TRES HAUTE DENSITE D'INTEGRATION.

Description

La présente invention concerne d'une manière générale un dispositif à
semiconducteurs comportant un
circuit de protection de grille, et en particulier un dispo-
sitif à semiconducteurs qui comporte une surface d'aména-
gement réduite pour une résistance d'entrée utilisée dans
un tel circuit de protection de grille.
Dans de nombreux circuits intégrés a semicon-
ducteurs, un circuit de protection de grille est prévu
au voisinage de la partie d'entrée, en particulier au voisi-
nage d'un plot d'entrée (plot de connexion), afin de proté-
ger les éléments du circuit interne vis-à-vis de signaux
d'entrée excessivement intenses provenant d'unités extérieu-
res. La figure 1, annexée à la présente demande,
représente une construction fondamentale pour un tel dispo-
sitif, dans lequel un circuit 1 de protection de grille, constitué par une résistance d'entrée 2 et par une diode de verrouillage 3, est inséré entre un plot d'entrée 4 et un circuit interne 5 constitué par des éléments qui
doivent être protégés.
Dans ce circuit de protection de grille, la résistance d'entrée est souvent formée par une couche (ou une région) semiconductrice diffusée qui est obtenue par
dopage de la surface principale d'un substrat semiconduc-
teur avec des impuretés. Sinon la résistance d'entrée peut être constituée par une couche de silicium polycristallin
qui est formé sur la surface principale du substrat semi-
conducteur. La figure 2, annexée a la présente demande, représente la résistance indiquée en premier lieu, dans le cas de laquelle la surface principale d'un substrat semiconducteur 6 est dopée avec des impuretés de manière a former une couche semiconductrice diffusée 8 profonde entre les pellicules d'oxyde de champ 7. Sur la figure 2, un plot d'entrée 3 constitué par une couche d'aluminium est raccordé a une extrémité de la couche semiconductrice 8 et un câblage 10 du circuit interne est raccordé à l'autre extrémité de la couche semiconductrice 8. La figure 3 montre
la résistance indiquée en second lieu, dans le cas de laquel-
le une couche de silicium polycristallin (qui possède une résistance élevée, mais une faible concentration en impu- reté) 13 est formée au moyen du procédé de dépôt chimique en phase vapeur CVD ou analogue sur une pellicule d'oxyde de champ 12 d'un substrat semiconducteur 11. Sur la figure 3, un plot d'entrée 14 est raccordé à une extrémité de la couche de silicium polycristallin 13 et le câblage 15 prévu pour le circuit interne (par exemple 5 sur la figure 1) est raccordé à l'autre extrémité de la couche de silicium
polycristallin 13, moyennant l'interposition d'une pelli-
cule isolante 16 (par exemple voir 'Nikkei Electronics", 31 Janvier 1983, page 138, etc.). Mais, dans le cas des deux constructions indiquées cidessus, l'auteur à la base de la présente invention a découvert que la résistance d'entrée et le plot d'entrée sont disposés en étant séparés sur la surface principale du substrat semiconducteur, si bien que la surface occupée par le circuit de protection de grille est accrue, ce qui rend difficile l'obtention d'un degré élevé d'intégration. En particulier dans des
dispositifs qui fonctionnent à grande vitesse, les résistan-
ces de la couche semiconductrice 8 et de la couche de sili-
cium polycristallin 13 ont été réduites au moyen d'une technique utilisant des siliciures, et ce sans accroître le nombre des phases opératoires de fabrication. C'est pourquoi, afin que la couche semiconductrice et la couche
de silicium polycristallin conservent une résistance prédé-
terminée, il faut accroître leurs surfaces, ce qui rend difficile de réaliser un dispositif sous une forme à haute
densité d'intégration.
Le but de la présente invention est de fournir un dispositif à semiconducteurs,dans lequel il soit possible
de réduire les surfaces requises pour le circuit de protec-
tion de grille et pour le plot d'entrée, et dans lequel
on puisse obtenir par conséquent un degré élevé d'intégra-
tion. Ce problème est résolu conformément à l'invention
a l'aide d'un dispositif à semiconducteurs du type compor-
tant un circuit de protection de grille inséré entre un
plot d'entrée et des éléments de circuit internes, caracté-
risé en ce qu'une résistance d'entrée dudit circuit de protection de grille est réalisée par une région de puits
semiconductrice diffusée possédant un second type de con-
ductivité et formée à l'intérieur d'un substrat semicon-
ducteur possédant un premier type de conductivité, et que ledit plot d'entrée est disposé au-dessus de ladite région
de puits semiconductrice diffusée.
D'autres caractéristiques et avantages de
la présente invention ressortiront de la description donnée
ci-après prise en référence aux dessins annexes, sur les-
quels: - la figure 1, dont il a déjà été fait mention, est un schéma d'un circuit de protection de grille; - les figures 2 et 3, dont il a déjà été fait mention, sont des vues en coupe de construction classique de résistances; - la figure 4 est une vue en plan de parties
principales d'une forme de réalisation de la présente inven-
tion;
- la figure 5 est une vue en coupe prise sui-
vant la ligne X-X sur la figure 4; - les figures 6A à 6F sont des vues en coupe
illustrant les phases opératoires de fabrication du dispo-
sitif des figures 4 et 5; et - la figure 7 est une vue en coupe d'une autre
forme de réalisation de la présente invention.
On va expliciter brièvement ci-après l'agence-
ment général de formes de réalisations typiques de la pré-
sente invention.
La résistance d'entrée du circuit de protection
de grille est réalisée au moyen d'une couche semiconductri-
ce diffusée, et un plot d'entrée est formé au-dessus de
la couche semiconductrice diffusée, si bien que la résistan-
ce d'entrée et le plot d'entrée sont agencés selon une disposition tridimensionnelle, ce qui réduit la surface
totale de l'agencement du dispositif et fournit un disposi-
tif possédant une forme hautement intégrée.
On va donner ci-après la description détaillée
des formes de réalisation de l'invention.
Les figures 4 & 5 représentent une forme de réalisation de la présente invention, la figure 4 étant une vue en plan et la figure 5 étant une vue en coupe prise
suivant la ligne X-X sur la figure 4. Comme cela est repré-
senté sur les dessins, une couche semiconductrice diffusée 21 constituée par des impuretés du type p, telles que des ions de bore, est formée avec une forme allongée dans une partie de la surface d'un substrat en silicium de type n 20 qui contient des impuretés telles que des ions de
phosphore. La couche semiconductrice 21 possède une profon-
deur comprise entre 0,5 et 10 pm et possède une résistivité
de couche comprise entre 1 et 50 km/o. La région semiconduc-
trice 21A est formée dans une partie séparée d'un puits de type p, dans lequel un transistor NMOS QN d'un circuit CMOS sera formé, comme cela sera décrit ultérieurement, et possède une profondeur et une résistivité de couche
semblables à celles de la couche 21.
On forme une pellicule d'oxyde, qui possède une épaisseur comprise entre 0,5 et 2 pm et qui agit à la manière d'une pellicule d'oxyde de champ 22, à la partie supérieure de la couche semiconductrice 21 et on forme un couple d'éléments de contact 23, 24 dans la pellicule
d'oxyde 22 au niveau de chaque extrémité de la couche semi-
conductrice 21. On peut former, si on le désire, une couche semiconductrice de type p 25 et une couche semiconductrice
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de type n 26, qui agit en tant que dispositif d'arrêt de canal, audessous de la pellicule d'oxyde 22, et l'on forme des couches semiconductrices a concentration élevée de type p (1 x 1020/cm3) 27, 28, possédant une profondeur de 0,35 àm, au-dessous des parties de contact 23, 24. La
couche semiconductrice (5 x 1016/cm3) 25 possède une profon-
deur de 1 pm, formée sur la couche semiconductrice 21 (et possédant une concentration en impuretés plus élevée que la région 21) servant également de parties de la résistance d'entrée, de sorte que cette résistance d'entrée est définie effectivement par les régions 21 et 259 Il faut noter que les couches 25 et 26 sont optionnelles, mais peuvent être utiles pour l'obtention d'une performance optimale. On
forme ensuite une pellicule de SiO2 29, qui réagit à la ma-
niêre d'une couche isolante intermédiaire, et l'on aménage
dans cette pellicule des trous de contact au niveau des par-
ties de contact 23, 24.
On forme un transistor PMOS Qp, constitué par
une électrode de grille 30 et par des couches semiconductri-
ces de type p 31 ( 1 x 1020/cm3), possédant une profondeur de 0,35 Pm, dans une autre partie du substrat en silicium , et on forme un transistor NMOS QN constitué par une grille 32 et par une couche semiconductrice de type n 33 (1 x 1020/cm3), dans l'autre couche semiconductrice 21A. Ces
transistor Qp et QN font partie du circuit interne du cir-
cuit MOS, qui doit être protégé.
On forme des couches d'aluminium 34, 35 et 36
sur la pellicule de SiO2 29 de manière à raccorder les tran-
sistors QP QN' et l'on raccorde des couches en aluminium 37, 38 aux couches semiconductrices (les couches d'impuretés à concentration élevée 27, 28) par l'intermédiaire de trous de contact. Hormis ces couches, la couche d'aluminium 37 est raccordée au circuit interne (tel que le circuit CMOS),
et la couche d'aluminium 38, qui agit en tant que plot d'en-
trée, et est réalisée avec une forme approximativement carrée, et ce sur la pellicule d'oxyde 22 ou, en d'autres
termes, sur la couche semiconductrice 21.
On va décrire ci-après les phases opératoires de fabrication de ce dispositif àsemiconducteurs,en liaison avec les figures 6(A) & 6(F). Tout d'abord on oxyde complètement la surface principale d'un substrat en silicium de type n 20 de manière
a former une pellicule d'oxyde 40, comme cela est représen-
té sur la figure 6A, puis on aménage des fenêtres 41 dans
la pellicule de l'oxyde 40 en utilisant une technique pho-
tolithographique, comme cela est représenté sur la figure 6(B). En utilisant la pellicule d'oxyde en tant que masque, on implante des ions de bore et on les fait diffuser au moyen d'un traitement a haute température, de manière à former les couches semiconductrices diffusées de type p 21, 21A, comme représenté sur la figure 6(C). On élimine
ensuite par attaque chimique la pellicule d'oxyde 40.
On forme ensuite une pellicule de SiO2 42 sur l'ensemble de la surface, comme cela est représenté sur la figure 6(B), et l'on forme, au-dessus, une pellicule
de Si2N3 43 possédant une configuration ou structure requise.
On oxyde ensuite de façon sélective la pellicule de Si 2N3 43 de manière a former des pellicules d'oxyde épaisses qui agissent en tant que pellicules d'oxyde de champ 22, comme représenté sur la figure 6(E). Si l'on désire introduire une
région 25 et 26 destiné à servir de dispositif d'arrêt de ca-
nal et, dans le cas de la région 25, destinée à constituer une partie de la résistance d'entrée, il est possible de mettre en oeuvre les phases opératoires suivantes (non représentées). Apres la phase opératoire de la figure 6(D), on effectue une première et une seconde implantations d'ions
à travers la pellicule de SiO2 42 en utilisant la pellicu-
le de Si3N4 43 et deux pellicules de résine photosensible (non représentées) en tant que masques. L'une des pellicules de résine photosensible recouvre la surface du substrat de type n pour liimplantation des impuretés de type p, qui seront utilisées pour former la région 25 et l'autre pellicule de résine photosensible recouvre la surface du puits de type p, en vue de l'implantation des impuretés de type n, qui seront utilisées pour former la région 26. Lors de la phase opératoire de la figure 6(C), on peut ensuite former simultanément des dispositif d'arrêt de canal 25 et 26 et une pellicule d'oxyde de champ 22 en utilisant un procédé de traitement thermique classique On forme ensuite les transistors NIMOS QN et PMOS p de la manière usuelle, et l'on forme les couches d'impuretés a concentration élevée 27, 23 en même temps que les couches semiconductrices 31 du transistor PMOS QpF, et l'on forme une couche de câblage 37 et un plot d'entrée 38 en même temps que l'on réalise la formation de contacts des couches d'aluminium 34, 35 et 36 et qu'on les raccorde
ensemble. Ceci achève la fabrication du dispositif à semicon-
ducteurs représenté sur les figures 6(F) et 4. Pour le dispo-
sitif de la figure 6(F) on a utilisé les mêmes chiffres
de référence que ceux utilisés sur la figure 4.
Conformément au dispositif à semiconducteurs ainsi réalisé, on forme le plot d'entrée 38 sur la couche
semiconductrice 21, qui agit en tant que résistance d'entrée.
C'est pourquoi il est possible de réduire la surface totale du plot d'entrée 38 et de la couche semiconductrice 21, de l'étendue de surface, sur laquelle elles sont superposées,
et l'on peut réaliser une intégration efficace du dispositif.
On réalise le plot d'entrée 38 avec une forme plate sur la pellicule d'oxyde de champ 22, de sorte que l'on peut
obtenir une bonne liaison.
Certains avantages des formes de réalisation décrites ci-dessus sont les suivants
(1) On forme la résistance d'entrée d'un cir-
cuit de protection de grille à l'aide d'une couche semicon-
ductrice diffusée formée d'impuretés et l'on forme un plot d'entrée sur la résistance d'entrée. C'est pourquoi il est possible de réduire la surface totale de l'ensemble
de l'agencement ou de la configuration à une valeur infé-
rieure a la surface obtenue lorsque l'on dispose séparément la résistance d'entrée et le plot d'entrée, et l'on peut réaliser le dispositif a semiconducteurs sous une forme
à très haute densité d'intégration.
2) On forme un plot d'entrée sur une pellicule d'oxyde de champ épaisse sur une couche semiconductrice diffusée formée d'impuretés, si bien que le plot d'entrée est plat, ce qui permet une bonnefixation d'un conducteur
ou analogue.
3) On peut former une couche semiconductrice diffusée formée d'impuretés et un plot d'entrée en utilisant des phases opératoires standards pour la fabrication de transistors MOS et cette fabrication peut être réalisée aisément sans aucune complication du procédé de fabrication
des transistors.
La présente invention a été décrite de façon détaillée ci-dessus en référence à un premier exemple de réalisation. Cependant la présente invention n'est en aucune manière limitée à cette seule forme de réalisation et peut être modifiée de différentes manières sans que l'on ne sorte pour cela du cadre de la portée de l'invention. Par exemple le dispositif peut avoir une constitution dans laquelle un puits de type n est formé dans un substrat
en silicium de type p. ou bien il peut s'agir de la cons-
truction de type SOS (silicum sur saphir) ou bien la cons-
truction SOI (silicium sur pellicule isolante). En outre, en-dehors des ions de bore et de phosphore; les impuretés peuvent être constituées par n'importe quelle impureté des groupes III ou V de la classification périodique des
éléments, comme par exemple des ions d'arsenic ou d'antimoine.
En outre on peut prévoir une couche électriquement conduc-
triée constituée par une couche formée d'un métal a point
Z55650Z
de fusion élevé tel que du platine, du molybdène et analo-
gue, ou bien une couche de siliciure d'un tel métal, au-
dessus de la couche semiconductrice diffusée, qui est une région de source ou de drain d'un transistor MOS, ou bien sur la surface (surface supérieure) de la couche de sili- cium polycristallin qui agit & la manière d'une électrode
de grille, afin de réduire la résistance de ces régions.
Dans ce cas la présente invention agit en fournissant une valeur résistive, réalisant une protection d'entrée, d'une
résistance désirée et ce sur une faible surface.
La figure 7 montre une autre forme de réalisa-
tion de la présente invention, qui utilise des couches
de siliciure de platine (50) qui sont formées sur les cou-
ches des contacts de résistances 27, 28, des couches de silicium de platine 52 qui sont formées sur les régions de source et de drain 31 du transistor Qp et des couches de siliciure de platine 54 qui sont formées sur les régions de
source et de drain 33 du transistor QN' Les chiffres de ré-
férence indiqués sur la figure 7, qui correspondent aux chif-
fres de référence utilisés sur la figure 5, repèrent des élé-
ments identiques. Les couches de siliciure 50, 52 et 54, qui possèdent une résistivité de couche égale à 4-L/r et une
épaisseur de 50 nanomètre, peuvent être formées selon un mo-
de à auto-alignement, semblable à celui décrit aux pages 164 et 165-d'un article publié par T. Shibata et consorts 'Un
procédé à conception optimale pour la fabrication des tran-
sistors MOSFET d'une taille inférieure au micron", IEEE Journal of SolidState Circuits, Vol. SC-17, N 2, Avril 1982, pp. 161-165. Comme cela est indiqué dans cet article, les avantages de cette technique utilisant des siliciures sont qu'elle permet de réduire la résistance des régions de source et de drain de sorte que l'on peut utiliser une source et un drain diffuses sur de faibles profondeurs, sans accroître la résistance de la source et du drain au point qu'elles détériorent la performance du circuit. On peut utiliser d'autres métaux différents pour former le
siliciure, y compris les métaux Mo, W, Ta ou Ti.
Sur la base de la structure de la figure 7, on peut ajouter le siliciure à l'emplacement représenté, sans qu'il soit plaqué sur la résistance 21. Ceci empêche le siliciure de réduire d'une manière indésirable la valeur résistive de la résistance 21 (ce qui nécessiterait de façon correspondante un accroissement de la surface de
la résistance). Simultanément la valeur résistive des con-
tacts de la source, du drain et de la résistance est réduite,
ce qui accroit au maximum la vitesse.
Une caractéristique supplémentaire de l'agen-
cement de la figure 7 tient à la formation d'une pellicule
de SiO2 56 sur les électrodes de grille des transistors res-
pectifs Qp et QN' Cette pellicule est utilisée comme paroi latérale pour la phase opératoire de dépôt du siliciure et peut être réalisée d'une manière similaire que celle indiquée sur la figure 2 de l'article de P.J. Tsang et
consorts, "Fabrication de LDDFET à haute performance moyen-
nant l'utilisation de la technologie des éléments de sépa-
ration formés de parois latérales en oxyde", IEEE Transac-
tions on Electronic Devices, Vol. ET-29, N04, Avril 1982, pp. 590-596. Il faut noter que, si on le désire, le silicium pourrait être formé sur l'électrode de grille au moyen d'une attaque chimique de la pellicule de SiO2 permettant de
mettre à nu l'électrode de grille avant le dépôt du sili-
ciure.
La description donnée précédemment concernait
les cas o l'invention est adaptée à un dispositif à semi-
conducteurs utilisant un circuit CMOS en tant que circuit
interne de protection et qui est pris pour base de la pré-
sente invention. Cependant la présente invention ne s'y trouve en aucune manière limitée et peut être adaptée a
d'autres dispositifs A semiconducteurs possédant des agen-
cements de circuits internes différents.
On comprendra que les agencements et disposi-
tifs décrits ci-dessus sont donnés uniquement & titre d'il-
lustration de l'application des principes de la présente
invention. Les spécialistes de la technique peuvent imagi-
ner de nombreux autres agencements qui appliquent les prin- cipes de l'invention et entrent par consequent dans le
cadre de cette dernière.

Claims (22)

REVENDICATIONS
1. Dispositif à semiconducteurs comportant un circuit de protection de grille inséré entre un plot d'entrée (38) et des éléments de circuit intérieurs (Qp, QN), caractérisé en ce que l'on forme une résistance d'entrée (21) dudit circuit de protection de grille, au
moyen d'une région de puits semiconductrice diffusée possé-
dant un second type de conductivité et ménagée à l'inté-
rieur d'un substrat semiconducteur (20) possédant un pre-
mier type de conductivité, et que ledit plot d'entrée (38) est disposé audessus de ladite région de puits
semiconductrice diffusée (21).
2. Dispositif à semiconducteurs selon la reven-
dication 1, caractérisé en ce qu'une pellicule d'oxyde
de champ est formée au-dessus de ladite de puits semicon-
ductrice diffusée (21) et que ledit plot d'entrée (38) est constitué par une pellicule métallique formée sur
ladite pellicule d'oxyde de champ.
3. Dispositif à semiconducteurs selon la reven-
dication 1, caractérisé en ce que ladite région de puits
semiconductrice diffusée (21) possède une profondeur com-
prise entre 0,5 et 10 pm et que ladite pellicule d'oxyde de champ (22) possède une épaisseur comprise entre 0,5
et 2 m.
4. Dispositif à semiconducteurs selon la reven-
dication 2, caractérisé en ce que ladite région de puits
semiconductrice diffusée (21) possède une profondeur com-
prise entre 0,5 et 10 im et que ladite pellicule d'oxyde de champ (22) possède une épaisseur comprise entre 0,5
et 2 um.
5. Dispositif à semiconducteurs selon la reven-
dication 2, caractérisé en ce que lesdits éléments de circuits internes (ô, QN) sont constitués par un circuit CMOS formé dans ledit substrat semiconducteur (20), ce
circuit CMOS comportant un transistor NMOS (QN) et un tran-
sistor PMOS (Qp), dont les grilles sont accouplées & la-
dite résistance d'entrée (21).
6. Dispositif a semiconducteurs selon la re-
vendication 5, caractérisé en ce que lesdites régions de source et de drain desdits transistors NMOS et PMOS (QN' QP) sont recouvertes par une couche formée d'une
pellicule de siliciure.
7. Dispositif à semiconducteurs selon la reven-
dication 5, caractérisé en ce qu'il comporte en outre "0 une première région 25 possédant une concentration élevée en impuretés, possédant un second type de conductivité et formée dans ladite région de puits semiconductrice diffusée (21) de manière & accoupler ledit plot d'entrée (38) a ladite région de puits semiconductrice diffusée (21), et qu'il comporte en outre une seconde région (26) a concentration élevée d'impuretés, formée dans une surface
différente de ladite région de puits semiconductrice diffu-
sée de manière à accoupler lesdites grilles desdits tran-
sistors NMOS et PMOS (QN' QP) a ladite région de puits
semiconductrice diffusée.
8. Dispositif à semiconducteurs selon la reven-
dication 7, caractérisé en ce que les régions de source
et de drain desdits transistors NMOS et PMOS (QN'QP) et les-
dites première et seconde régions a concentration élevée d'impuretés (25, 26) sont recouvertes par une couche formée
d'une pellicule de siliciure.
9. Dispositif à semiconducteurs selon la re-
vendication 5, caractérisé en ce que ladite résistance d'entrée comporte en outre une région semiconductrice (25) possédant le second type de conductivité et formée
dans une surface de ladite région semiconductrice diffu-
sée située entre ladite région de puits (21) et ladite
pellicule d'oxyde de champ (22), ladite région semicon-
ductrice possédant une concentration d'impuretés supérieure
à celle de ladite région de puits semiconductrice diffu-
sée (21).
10. Dispositif a semiconducteurs selon la revendication 9, caractérisé en ce qu'il comporte en outre des régions (26) formant dispositifs d'arrêt de canal et formées dans ledit substrat au voisinage desdites ré- gions de source et.de drain de chacun desdits transistors NMOS et PMOS (OQN QP), lesdites régions d'arrêt de canal (26) possédant un type de conductivité opposé & celui
des régions de source et de drain, dont elles sont respec-
tivement voisines, lesdites régions formant dispositif d'arrêt de canal (26) étant formées en même temps que la région semiconductrice possédant ledit second type de conductivité et formée dans la surface de ladite région
de puits semiconductrice diffusée (21).
11. Dispositif a semiconducteurs selon la revendication 6, caractérisé en ce que lesdites pellicules de siliciure formées au-dessus des régions de source et de drain sont réalisées d'une manière auto-alignée
avec une forme d'une pellicule d'oxyde de champ (22) entou-
rant chacun desdits transistors PMOS et NMOS.
12. Dispositif à semiconducteurs selon la revendication 8, caractérisé en ce que lesdites pellicules de siliciure formées au-dessus desdites régions de source et de drain, sont réalisées d'une manière auto-alignée avec une forme de pellicule d'oxyde de champ entourant
chacun desdits transistors PMOS et NMOS.
13. Dispositif à semiconducteurs selon la
revendication 8, caractérisé en ce que l'un desdits tran-
sistors PMOS et NMOS (Qp, QN) est formé dans une seconde région de puits semiconductrice diffusée (21A) possédant ledit second type de conductivité et qui est formée en même temps que ladite région de puits semiconductrice
diffusée (21).
14. Dispositif à -semiconducteurs selon la
revendication 13, caractérisé en ce que lesdites pellicu-
les de siliciure sont formées sur *'lesdites régions de source et de drain desdits transistors NMOS et PMOS (QNQp) et sur lesdites première et seconde régions à concentration
élevée d'impuretés (25, 26), d'une manière simultanée.
15. Dispositif à semiconducteurs comportant un circuit de protection et une grille insérée entre un plot d'entrée (38) et des éléments de circuit internes (QN' QP) caractérisé en ce qu'il comporte - une région de puits semiconductrice diffusée (21) possédant un second type de conductivité et formée à l'intérieur d'un substrat semiconducteur (20) possédant un premier type de conductivité, ladite région de puits semiconductrice diffusée agissant en tant que résistance d'entrée dudit circuit de protection de grille,
- une pellicule d'oxyde de champ (22) for-
mée sur ladite région de puits semiconductrice diffusée (21), - un circuit MOS formé desdits éléments de circuit internes et incluant les transistors MOS (QVI QP), et - une pellicule de siliciure (50, 52, 54) recouvrant les régions de source et de drain (31, 33) - desdits transistors MOS et les première et seconde régions1 ladite première région servant a accoupler ledit plot d'entrée (38) à ladite région de puits semiconductrice diffusée (21) et ladite seconde région servant à accoupler
lesdits transistors MOS à ladite région de puits semiconduc-
trice diffusée.
16. Dispositif a semiconducteurs selon la revendication 15, caractérisé en ce que lesdits é!éments du circuit internes sont constitués par un circuit -CMOS formé dans ledit substrat semiconducteur (20) et incluant un transistor NMOS (QN) et un transistor PMOS (Qp)), dont les grilles sont accouplées à ladite résistance d'entrée
(21).
17. Dispositif à semiconducteurs selon la revendication 16, caractérisé en ce qu'il comporte en
outre une première région à concentration élevée d'impure-
tés (25) possédant ledit second type de conductivité et formée dans ladite première région, et en outre une secon- de région à concentration élevée d'impuretés (26) formée
dans ladite seconde région.
18. Dispositif à semiconducteur selon la reven-
dication 17, caractérisé en ce que ladite résistance d'en-
trée comporte en outre une région semiconductrice possé-
dant un second type de conductivité et formée dans une surface de ladite région semiconductrice diffusée entre ladite région de puits (21) et ladite pellicule d'oxyde de champ (22), ladite région semiconductrice possédant
une concentration en impuretés supérieure a celle de la-
dite région de puits semiconductrice diffusée.
19. Dispositif à semiconducteurs selon la revendication 16, caractérisé en ce que lesdites pellicules
de siliciure (50, 52, 54) formées au-dessus desdites ré-
gions de source et de drain et desdites première et seconde région sont réalisées d'une manière auto-alignée avec une forme d'une pellicule d'oxyde de champ entourant les
différentes pellicules.
20. Dispositif a semiconducteurs selon la revendication 18, caractérisé en ce qu'il comporte en outre des régions formant dispositif d'arrêt de canal (26) ménagées dans le substrat (20) au voisinage desdites
régions de source et de drain de chacun desdits transis-
tors NMOS et PMOS (QN' QP), lesdites régions d'arrêt de canal possédant un type de conductivité opposé à celui
des régions de source et de drain dont ils sont respec-
tivement voisins, et étant formées en même temps que la région semiconductrice possédant ledit second type de conductivité, forméedans une surface de ladite région de
puits semiconductrice diffusée (21).
21. Dispositif & semiconducteurs selon la
revendication 18, caractérisé en ce que l'un desdits tran-
sistors PMOS et NMOS (Qp, QN) est formé dans une seconde région de puits semiconductrice diffusée (21A) possédant ledit second type de conductivité qui est formé en même temps que ladite région de puits semiconductrice diffusée (21).
22. Dispositif à semiconducteurs selon la revendication 21, caractérisé en ce que lesdites pellicules de siliciure (50, 52, 54) sont formées sur lesdites régions de source et de drain desdits transistors NMOS et PMOS (QN' QP) et sur lesdites première et seconde régions à concentration élevée d'impuretés (25, 26), en même temps
que ces régions.
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