JPS583243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS583243A JPS583243A JP56100525A JP10052581A JPS583243A JP S583243 A JPS583243 A JP S583243A JP 56100525 A JP56100525 A JP 56100525A JP 10052581 A JP10052581 A JP 10052581A JP S583243 A JPS583243 A JP S583243A
- Authority
- JP
- Japan
- Prior art keywords
- plane
- substrate
- impurity region
- film
- semiconductor substrate
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、更（詳しくは
素子間分離を行うことに起因する特性低下を防止し得る
ようにした半導体装置の製造方法に関する。
素子間分離を行うことに起因する特性低下を防止し得る
ようにした半導体装置の製造方法に関する。
一般に、集積回路、大規模集積回路等の半導体装置Ｋ）
−ては、−片の半導体ペレットの中に多数のトランジ、
スタ、ダイオードおよび抵抗等のＩ略素子を組み込んで
ａ鴎機能を構成している０このとき、これらの素子が相
互に電気的な影響を受けな−ように、各素子を分離（ア
イソレージ曽ン）する必要がある。
−ては、−片の半導体ペレットの中に多数のトランジ、
スタ、ダイオードおよび抵抗等のＩ略素子を組み込んで
ａ鴎機能を構成している０このとき、これらの素子が相
互に電気的な影響を受けな−ように、各素子を分離（ア
イソレージ曽ン）する必要がある。
このアイソレージ曹ンを行なう方法として伽）ＰＮＮ接
合分離Ｃｂｊ絶縁層分離、（ｃ）！！気層分離等が提案
されている。１１１図は、アイソレージ■ンに絶縁物を
使用する例を示すＯｌは装置シリコン基板、２はａｌｌ
ｌクシン・エピタキシャル層、３は二酸化シリコンの絶
縁層を示す。この構造は、ｉわゆるＶ−ＡＴＩ法トテト
ランジスターける構造であり、この構造においてエア・
アイソレージ■ｙの溝の部分４は多結晶シリコンで壌め
られて）９いわゆるＶＩＰ構造を形成する０尚、６は絶
縁層を示す。
合分離Ｃｂｊ絶縁層分離、（ｃ）！！気層分離等が提案
されている。１１１図は、アイソレージ■ンに絶縁物を
使用する例を示すＯｌは装置シリコン基板、２はａｌｌ
ｌクシン・エピタキシャル層、３は二酸化シリコンの絶
縁層を示す。この構造は、ｉわゆるＶ−ＡＴＩ法トテト
ランジスターける構造であり、この構造においてエア・
アイソレージ■ｙの溝の部分４は多結晶シリコンで壌め
られて）９いわゆるＶＩＰ構造を形成する０尚、６は絶
縁層を示す。
このようなアイソレージ璽ンの構成にお−て、ｐ−■シ
リコン基［ＩＫおけ為表面の絶縁膜５の下側部分はｎ反
転し易く、６で示すようなチャンネルが発生し、折角ア
イソレージ嘗ンを行りて形威し九島と島との閣がチャン
ネル６によってＩＩＩＩＬてしまう欠点があつ九。かか
るｎ反転を防止するためには、ｐ−塩シリコン基１［１
にシける不純物濃ｔｔ高めるとよいが、そのようにした
場合ｎ１ｌｌシリコン・エピタキシャル層２とｐ−重シ
リーン基板ｌとの間の容量が大幅に増加し、集積回路の
スイッチング・スピードが低下してしまう。従って低抵
抗のｐＩｌシリコン基１［ｔ−用いざろう得なかった０
又、ｐ−厘シリコン基［ｌの不純物濃度を下げた場合プ
ラスチアージを打ち消せずチャンネルカットが不十分で
あった。かかる欠点ｔｘ消せんとして、チャンネル・カ
ット領域を埋込拡散領域間に形成する方法も提案されて
いるが、１方法によっても充分でなくリークが発生しや
すかった。
リコン基［ＩＫおけ為表面の絶縁膜５の下側部分はｎ反
転し易く、６で示すようなチャンネルが発生し、折角ア
イソレージ嘗ンを行りて形威し九島と島との閣がチャン
ネル６によってＩＩＩＩＬてしまう欠点があつ九。かか
るｎ反転を防止するためには、ｐ−塩シリコン基１［１
にシける不純物濃ｔｔ高めるとよいが、そのようにした
場合ｎ１ｌｌシリコン・エピタキシャル層２とｐ−重シ
リーン基板ｌとの間の容量が大幅に増加し、集積回路の
スイッチング・スピードが低下してしまう。従って低抵
抗のｐＩｌシリコン基１［ｔ−用いざろう得なかった０
又、ｐ−厘シリコン基［ｌの不純物濃度を下げた場合プ
ラスチアージを打ち消せずチャンネルカットが不十分で
あった。かかる欠点ｔｘ消せんとして、チャンネル・カ
ット領域を埋込拡散領域間に形成する方法も提案されて
いるが、１方法によっても充分でなくリークが発生しや
すかった。
本発明は、かかる状況に僑み前記の如き容量の増加を防
止し、スイッチング速度を低下させることなく完全な素
子間分離を行なうことを目的としたものであり、異方性
エツチングにより７字形の溝を形成したＶＩＰ構造の半
導体装置の製造方法において、該異方性エツチングを途
中で止め半導体基板の（１００）画を残留させ、次いで
低温酸化雰囲気中で酸化して二酸化シリコン層を形成し
、次いでイオンインプランテーシ１ンにより不純１會導
入しＶ＠麿面に不純物領域を形成することを特徴とする
。すなわち、本発明は異方性エツチングを途中で止めて
低温で酸化することによりＶ溝の側面と底面に酸化速度
の差に従かい酸化膜厚さを設け、かかる状態でイオンイ
ンプラテーシ曹ンすることにより底面に不純物領域を形
成せんとするものである。
止し、スイッチング速度を低下させることなく完全な素
子間分離を行なうことを目的としたものであり、異方性
エツチングにより７字形の溝を形成したＶＩＰ構造の半
導体装置の製造方法において、該異方性エツチングを途
中で止め半導体基板の（１００）画を残留させ、次いで
低温酸化雰囲気中で酸化して二酸化シリコン層を形成し
、次いでイオンインプランテーシ１ンにより不純１會導
入しＶ＠麿面に不純物領域を形成することを特徴とする
。すなわち、本発明は異方性エツチングを途中で止めて
低温で酸化することによりＶ溝の側面と底面に酸化速度
の差に従かい酸化膜厚さを設け、かかる状態でイオンイ
ンプラテーシ曹ンすることにより底面に不純物領域を形
成せんとするものである。
以下に、本発明の一実施例を説明する。ａｌｌ半導体基
板７にｎ＋厘込層８を拡散したのち、ｎｉｌエピタキシ
ャル層９を成長させる。次に８ｉ０．膜１０および８１
３Ｎ４膜１１ｔ−デポジあ卜する。引き続きボロンのイ
オン打ち込みを行う予定の領域に対し８１１Ｎ４膜１１
シよび８１０．膜１０を除去する。次Ｋ、例えばＫＯＨ
のように（１００）面だけをエツチングして（１１１）
面をエツチングしない異方性エツチングでｐＩＮ半導体
基板７まで７字形にエツチングする。この際、エツチン
グの終了を、９ｍ基板７の（１００）面がある程１＊奮
するような時点とする。次に１０００℃、例えば８Ｗｉ
Ｏ〜９００℃め温度で約２時間低温酸化を行ない、置化
膜１２を形成する。このように通常の温度よりも低い温
度で酸化することによＪ）（１００）面の膜厚を差−を
設ける。これは（１１１）面と（１００）面の酸化速度
の差に帰因する。次いで不純物領域を形成するためボロ
ンのイオン打ち込みを行なう０イオン打込みは、イオン
（ここではｔ）が酸化膜を通過した（１００）ｉｉｉＫ
：のみ打ち込まれ酸化膜を通過した（１１１）面ｒｃは
打込まれない条件を選定し、（１００）面に対し垂直に
近い角［（８０〜９００）で行なう。（１１１）面にイ
オンが注入されると、トランジスターのｐＩｌベースと
ｐ型シリコン基板とがシ璽−トする原因となるから、上
述の如＜（１００）ｉｉにのみイオンが打込まれるよう
にする。このように（１００３面にのみイオン注入され
（１１１）面にはイオン注入されないための（１’１１
）面の必要膜厚（イオンインプランテーシｌンのマスキ
ング膜厚）ｔｉ、注入されるイオンの種類と加速電ＥＥ
によって決定されゐ０例えば引の場合、３！５ｋｅｖの
加速電圧を用い、打込みイオン・ドーズ量（ｔｘ−”）
５ Ｘ １０１４０条件下での必要膜厚は２５００Ａ
以上である。上記した如き（１１１）面の酸化膜厚が７
０ＯＡである場合、該（１１１）面のマスキング膜厚Ｍ
ｗは約３９４００ １７００ Ａ（−一１−Ｅ戸）である。従って、前記の打込み条件
で必要Ｍｙ Ｉｄ十分満足される。このように（１００
）面にのみイオン注入し、（Ｚｏｏ）［ｌＫ不純物領域
１３を形成後、得られた溝部に多結晶シリコン等を埋め
平担化し、通常の所要の操作を行なって半導体装置を製
造する。
板７にｎ＋厘込層８を拡散したのち、ｎｉｌエピタキシ
ャル層９を成長させる。次に８ｉ０．膜１０および８１
３Ｎ４膜１１ｔ−デポジあ卜する。引き続きボロンのイ
オン打ち込みを行う予定の領域に対し８１１Ｎ４膜１１
シよび８１０．膜１０を除去する。次Ｋ、例えばＫＯＨ
のように（１００）面だけをエツチングして（１１１）
面をエツチングしない異方性エツチングでｐＩＮ半導体
基板７まで７字形にエツチングする。この際、エツチン
グの終了を、９ｍ基板７の（１００）面がある程１＊奮
するような時点とする。次に１０００℃、例えば８Ｗｉ
Ｏ〜９００℃め温度で約２時間低温酸化を行ない、置化
膜１２を形成する。このように通常の温度よりも低い温
度で酸化することによＪ）（１００）面の膜厚を差−を
設ける。これは（１１１）面と（１００）面の酸化速度
の差に帰因する。次いで不純物領域を形成するためボロ
ンのイオン打ち込みを行なう０イオン打込みは、イオン
（ここではｔ）が酸化膜を通過した（１００）ｉｉｉＫ
：のみ打ち込まれ酸化膜を通過した（１１１）面ｒｃは
打込まれない条件を選定し、（１００）面に対し垂直に
近い角［（８０〜９００）で行なう。（１１１）面にイ
オンが注入されると、トランジスターのｐＩｌベースと
ｐ型シリコン基板とがシ璽−トする原因となるから、上
述の如＜（１００）ｉｉにのみイオンが打込まれるよう
にする。このように（１００３面にのみイオン注入され
（１１１）面にはイオン注入されないための（１’１１
）面の必要膜厚（イオンインプランテーシｌンのマスキ
ング膜厚）ｔｉ、注入されるイオンの種類と加速電ＥＥ
によって決定されゐ０例えば引の場合、３！５ｋｅｖの
加速電圧を用い、打込みイオン・ドーズ量（ｔｘ−”）
５ Ｘ １０１４０条件下での必要膜厚は２５００Ａ
以上である。上記した如き（１１１）面の酸化膜厚が７
０ＯＡである場合、該（１１１）面のマスキング膜厚Ｍ
ｗは約３９４００ １７００ Ａ（−一１−Ｅ戸）である。従って、前記の打込み条件
で必要Ｍｙ Ｉｄ十分満足される。このように（１００
）面にのみイオン注入し、（Ｚｏｏ）［ｌＫ不純物領域
１３を形成後、得られた溝部に多結晶シリコン等を埋め
平担化し、通常の所要の操作を行なって半導体装置を製
造する。
このように本発明は異方性エツチングを途中で止めて半
導体基板の（Ｚｏｏ）面を残雪させ、かかる状態で酸化
し酸化速度の差異により（１１１）面と（１００）面の
酸化膜の膜厚を異らしめることによって、その後のイオ
ン打込みによって（１０Ｇ）面にのみ不純物領域を形成
するように構成し九ものであるから、従来アイソレージ
嘗ンが不十分であることに因るリークの発生を完全に゛
゛防止する効果を得ゐことができる。このため従来以上
の高抵抗基盤を用ｉて、寄生容量を減らしたより高速の
デバイスが可能になった。
導体基板の（Ｚｏｏ）面を残雪させ、かかる状態で酸化
し酸化速度の差異により（１１１）面と（１００）面の
酸化膜の膜厚を異らしめることによって、その後のイオ
ン打込みによって（１０Ｇ）面にのみ不純物領域を形成
するように構成し九ものであるから、従来アイソレージ
嘗ンが不十分であることに因るリークの発生を完全に゛
゛防止する効果を得ゐことができる。このため従来以上
の高抵抗基盤を用ｉて、寄生容量を減らしたより高速の
デバイスが可能になった。
１１１図は従来方法による半導体！Ｉｆの製造説明図、
第２図およびＩＩＥ３図は本発明方法による半導体装置
の調造工椙説明園である。 ７° ｐＨ半導体基盤、１２・・・・・・酸化膜、１
３・・・・・・不純物領域。 籍許出厘人 富士通株式会社 轡許出麿代珊人 弁理士 青 木 朗 弁理士 ＮｆＭ 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 第３図
第２図およびＩＩＥ３図は本発明方法による半導体装置
の調造工椙説明園である。 ７° ｐＨ半導体基盤、１２・・・・・・酸化膜、１
３・・・・・・不純物領域。 籍許出厘人 富士通株式会社 轡許出麿代珊人 弁理士 青 木 朗 弁理士 ＮｆＭ 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 第３図
Claims (1)
- １、異方性エツチングにより７字形の壽ｔｍ成した半導
体装置の製造方法において、該異方性エツチングを途中
で止め半導体基板の、（Ｚｏｏ）面を残留させ、次いで
低温酸化雰■気中で酸化して二酸化シリコン層を形成し
、次−でイオンインプツンテーシｖａ７１１ｃより不純
物を導入しＶ＠鷹面に不純物領域を形成することを４１
１黴とする、前記半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100525A JPS583243A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100525A JPS583243A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583243A true JPS583243A (ja) | 1983-01-10 |
| JPH0249020B2 JPH0249020B2 (ja) | 1990-10-26 |
Family
ID=14276369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100525A Granted JPS583243A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679309A (en) * | 1983-06-21 | 1987-07-14 | Societe Pour L'etude Et La Fabrication De Circuits Integres Speciaux E.F.C.I.S. | Process for manufacturing isolated semi conductor components in a semi conductor wafer |
| JP2006294716A (ja) * | 2005-04-07 | 2006-10-26 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366385A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Semiconductor intergrating circuit |
| JPS54121081A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Integrated circuit device |
-
1981
- 1981-06-30 JP JP56100525A patent/JPS583243A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366385A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Semiconductor intergrating circuit |
| JPS54121081A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679309A (en) * | 1983-06-21 | 1987-07-14 | Societe Pour L'etude Et La Fabrication De Circuits Integres Speciaux E.F.C.I.S. | Process for manufacturing isolated semi conductor components in a semi conductor wafer |
| JP2006294716A (ja) * | 2005-04-07 | 2006-10-26 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249020B2 (ja) | 1990-10-26 |
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