KR100272067B1 - Pnp 디바이스를 위한 p 매립층의 제조방법 - Google Patents

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Abstract

P -형 매립층은 주로 IC 구조로 사용되는 PNP 도전성을 가진 플레이너, 실리콘, 모놀리딕, 에피택셜, PN 접합 -아이솔레이티드 트랜지스터들에서의 용도로 기술된다. 상기의 매립층은 게르마늄과 함께 고농도의 붕소 및 갈륨을 포함하는데, 붕소 및 갈륨은 실리콘 에피택셜층내의 불순물 확산을 지연시키기에 충분한 농도를 갖는다. 이러한 지연효과는 붕소 및 갈륨 화합물로 하여금 느린 확산자들로 작용하도록 하기에 충분한 것으로 알려진다. 결과는 NPN 트랜지스터를 위한 매립층의 형성에 있어서 비소 및 안티몬의 성능이 된다. 따라서, NPN 트랜지스터들의 성능은 PNP트랜지스터의 성능과 대등해질 수 있게 된다. 이는 IC가 거의 동일한 성능을 갖는 NPN 및 PNP 트랜지스터들이 공통기판내에 동시에 제작되도록 제조될 수 있음을 의미한다.

Description

PNP 디바이스를 위한 P 매립층의 제조방법
제1도는 선행기술에 따라 NPN 트랜지스터를 포함하는 실리콘 웨이퍼 부분의 단면도.
제2도는 단독으로 이온주입된 붕소 및 갈륨의 도펀트 농도에 대하여, 그리고 게르마늄 존재하에 이온주입된 붕소 및 갈륨의 도펀트 농도에 대하여 사후 - 어닐링(post - anneal)프로파일을 도시한 그래프.
제3도에서 제6도까지는 P - 매립층을 형성하는 단계를 설명하는 실리콘 웨이퍼 부분의 단면을 도시한 도면들.
제7도는 실선은 게르마늄을 포함한 P - 매립층을 표시하며 점선은 게르마늄을 포함하지 않은 층을 표시하는, 제6도의 단계 이후 캐리어 농도를 도시한 그래프.
[발명의 배경]
본 발명은 플레이너, 실리콘, 에피택셜, 모놀리딕, PN 접합 아이솔레이티드 집적회로(IC)디바이스들내에 높은 도전성의 P - 매립층들을 형성하기 위한 제조 프로세스에 관련된다. 상기한 매립층들은 기생 저항(parasitic resistance)을 감소시키기 위하여 되도록이면 PNP 트랜지스터등과같은 능동 회로요소들 아래에 놓인다. N-매립층들은 다년관 이용되어 왔으며 플레이너 NPN 트랜지스터 및 타 관련요소들에 그들을 연결하여 제조하는 것이 관례가 되어왔다. 이들은 도우너 도핑요소로서 비소 또는 안티몬을 사용하는데, N 도펀트로 흔히 선택되는 인에 비할때 양쪽 모두가 실리콘내로의 비교적 느린 확산자이기 때문에 유용하다. 그러나, P 억셉터의 경우에는 인의 파산과 대충 일치하는 확산을 갖는 붕소에 동등한 정도의 느린 확산을 하는 것이 없다. 따라서, 대부분의 PNP 트랜지스터들은 붕소가 도핑된 매립층을 결합한다. 불운하게도 붕소의 비교적 빠른 확산은 비교적 두꺼운 매립층을 초래한다. 이러한 특성은 적당히 높은 전압의 PNP 트랜지스터돌을 생산하기 위해서는 에피텍셜 층이 NPN 트랜지스터의 동일층보다 상당히 두껍게 제조되어야함을 뜻한다. 더우기, 특허 제4,940,671호 및 제4,908,328호에서 제시된 바와같이 버티컬 NPN 및 PNP 트랜지스터들이 동일 프로세스를 통해 제조되는 IC 디바이스에 있어서 에피택셜 층의 두께는 절충안임에 틀림이없다. 이는 PNP 및 NPN트랜지스터의 성능을 동시에 최적화시키는 것을 어렵게 만든다.
원하는 저 저항층을 생성하면서도 그 위에 겹쳐지는 에피택셜 층내로 과도히 침투하지 않을 P-도펀트를 사용함이 바람직하다.
[발명의 요약]
본 발명의 목적은 수직으로 배열된 플레이너 PNP트랜지스터들에 사용되기에 적합한 P - 매립층을 형성하는 것이다.
본 발명의 다른 목적은 도펀트확산을 억제하도록 작용하는 비교적 다량의 게르마늄을 가진 P - 매립층을 필요로 하는 그러한 영역들의 실리콘 IC웨이퍼에 P - 형 도펀트를 가하는 것이다.
이들 및 여타의 목적들이 다음에서와 같이 달성된다. p -매립층이 형성되어질 실리콘 웨이퍼는 적당한 산화물층으로 코팅되는데, 상기층은 포토리소그래피 방식으로 매립층에 해당하는 부분이 제거된다. 다음으로 상기 산화물을 마스크로 사용하여 비교적 높은 전압에서 비교적 다량의 게르마늄이 이온 주입된다. 그다음 이 주입물을 어닐링하여서 주입된 게르마늄 원자들이 실리콘 결정격자의 치환형 위치에 결합하도록 한다. 다음으로 게르마늄이 풍부한 영역으로 그들을 국한시키는 동일한 산화물 마스크를 사용하여 붕소 및 갈륨을 이온주입한다. 그런다음, 상기 웨이퍼에서 산화물을 벗겨내고 고온 퇴적에 의해 종래의 에피택셜층을 가한다. 다음으로, 상기 애피택셜층위에 알맞은 산화물이 형성되고 종래의 아이솔레이션 확산이 시행된다. 에피택셜층의 퇴적 및 아이솔레이션 확산동안에 매립층 도펀트는 외방확산(out diffusion)을 처리할 수 있을 정도로 충분히 두껍게 형성된 애피택셜층내로 외방확산할 것이다. 이때 외방확산에 붕소와 게르마늄이 함께 사용되어야함이 중요하며 상기 애피택셜층이 비교적 두껍게 형성되어야 한다. 그러나, 매립층 영역내에 게르마늄을 포함하는것은 NPN 트랜지스터를 위한 N 매립층 형성시의 비소나 안티몬등에 필적하는 정도까지 외방확산을 충분히 지연시키게 된다.
[선행기술에 대한 설명]
제1도는 수직으로 정렬된 NPN 트랜지스터를 포함한 실리콘 웨이퍼의 부분단면을 도시한다. 상기 웨이퍼(10)는 P형 도전성을 가지며 원하는 트랜지스터 콜렉터 특성을 제공하도록 선택된 저항률을 갖는 N - 형 에피택셜층(11)이 그위에 퇴적된다. 진하게 도핑된 P++아이솔레이션 링(12)은 활성(active)NPN 트랜지스터를 보유하게 될 N 형 에피택셜 물질의 통(tub)을 아이솔레이트시키기 위하여 에피택셜층(11)을 통과해 완전히 확산된다. 따라서. 트랜지스터는 모놀리딕 실리콘 IC내에 PN 접합 아이솔레이트되어진다. 플레이너 표면 산화물(13)은 에피택셜층(11)을 덮어서 공지된 플레이너 트랜지스터의 형성을 보조하도록 포토리소그래피 방식으로 윤곽을 형성한다
트랜지스터는 진하게 도법된 N++의 도전성 매립층(14)을 포함하며 기판 웨이퍼(10)내로 확장한다. 외방확산이 에피택셜층이 성장된 후 발생할 것이기 때문에, 상기 매립층 또한 에피택셜층(11)내로 약간 확산하게 될 것이다. 고농도로 확산시킨 N++ 싱커(15)는 구조상 종래의 플레이너 트랜지스터 형태로 매립층(14)으로부터 상위표면 금속 컨텍트(16)까지의 연결을 제공한다.
P형 베이스 영역(17)은 에피택셜층(11)표면으로부터 몸체에 걸치며 금속 표면 컨택트(18)를 갖는다. 베이스 영역(17)은 상기 에피택셜층보다 더욱 진하게 도핑되었는데, 이는 바람직한 트랜지스터 베이스 파라미터들을 제공하게끔 택해진 저항률을 갖고있다.
에미터 영역(19)는 매우 진하게 도핑된 N++로서, 베이스 영역(17)범위내에 국한되며 일부는 그를 동해서 확장한다. 표면 금속 컨택트(20)는 NPN 트랜지스터 에미터 연결을 제공한다. 트랜지스터 전극들이 수직으로 정렬되었고 화살표(21)는 트랜지스터 컬렉터 영역의 두께를 가리킴을 알 수 있다. 에피텍층 저항률과 함께 이 치수는 트랜지스터의 콜렉터 브레이크 다운 전압을 대체로 결정하게된다. 높은 콜렉터 전압을 갖는 디바이스에 있어서, 치수(21)는 상당한 값이 될 것이며, 에피택셜층의 두께가 주로 이에 의해 결정될 것이다. 실제 응용시 매립층(14)은 인에 비해 비교적 느리게 확산하는 비소 또는 안티몬의 어느 한쪽에 의하여 도핑된다. 명백히, 층(14)은 에피택셜층(11)에 앞서서 기판 웨이퍼(10)상에 퇴적되는데, 이는 보통은 화학 증착(vapor deposition)에 의하여 상기 에피택셜 층내에 윗방향으로 확산한다. 베이스 영역(17)은 아랫방향으로 확산하기 때문에 치수(21)는 층두께에서 확산거리들을 뺀 것에 의해서 결정될 것이다. 이 확산거리들은 주로 에피택셜층의 성장 및 후속하는 아이솔레이션 확산동안에 발생할 것이다. 매립층(14)에 느린 확산자를 사용함으로써 치수(21)는 주어진 에피택셜층 두께에 대한 최대의 값이 될 것이다.
상기에 기술된 구조가 일반적인 플레이너 IC 구조이기는 하지만 여러가지 방법으로 수정될 수 있음을 이해해야하겠다. 흔히 이용되는 변형의 한가지는 “모래시계(hourglass)” 아이솔레이션이라고 알려진 내용을 포함한다. 이러한 접근에 있어서, 아이솔레이션 영역(12)은 2단계 아이솔레이션 프로세스를 통해 모래시계 형태를 갖는다. 여기서 아이솔레이션 불순물들은 상기 매립층이 퇴적될 때에 기판 웨이퍼에 처음으로 가해진다. 다음으로. 에피택셜층의 성장 후 정렬된 아이솔레이션 불순물 영역이 웨이퍼의 상부표면에 가하여진다. 그 다음의 확산 사이클에서는 아이솔레이션영역 불순물들을 에피택셜 영역을 반쯤 통과하도록 확산시키기만 하면 된다.
이는 또한 매립층(14)의 상향확산을 감소시키게되는, 확산 사이클 시간의 감소를 의미한다. 만약 모래시계 아이솔레이션 확산이 사용된다면, 싱커(15)도 또한 모래시계 형태를 띨 것이다. 이는 매립층의 끝에 다량의 불순물을 가함으로써 행하여지며 에피택셜층 표면에 동일한 정렬된 퇴적이 가하여 진다. 그리고나서, 싱커(15)도 또한 아이솔레이션 확산 동안에 형성된다. 후자의 모래시계 아이솔레이션 프로세스는 주로 에피택셜 층 두께를 감소시키기 위해서 사용되지만, 이는 또한 이차적인 잇점을 갖고 있다. 층(11)이 더욱 얇기 때문에, 측면의 확산 또한 극도로 감소된다면 아이솔레이션 확산이 끝까지 완전히 이행될 필요가 없다. 이는 아이솔레이션에 필요한 면적을 감소시키며 활성 디바이스 밀도를 증가시킨다.
[발명의 설명]
상기한 선행기술에 관한 설명은 버티컬 플레이너 NPN 트랜지스터가 IC 형태로 어떻게 형성될 수 있는가를 보여준다. NPN 트랜지스터의 제조에 관해서는 상이한 세트(set)의 디바이스 한계들이 나타나기 시작한다. 억셉터 즉 P - 형 실리콘 도핑을 제공하는 제3족의 원소들은 비소나 안티몬과 갈은 제5족의 도우너에 해당하는 느린 확산자들을 포함하지 않는다. 보통은, 붕소 도핑이 사용되고 있으나, 이의 확산상수는 비교적 빠른 확산자인 인의 것에 가까운 편이다. 이것은 붕소가 매립층으로서 사용될경우에 외방확산이 커지면서 에피택셜층이 비례적으로 두껍게 형성될 것임을 의미한다.
미합중국 특허 제4,746,964호에 기재된 바에 따르면, 갈륨이 붕소와 함께 사용됨으로써 감소된 확산속도를 제공할 수 있으며, 붕소 및 갈륨화합물로 이루어진 매립층들이 가능해진다. 그러나 이러한 개선이 바라는 만큼 대단한 것은 아니다.
우리는 만일 실리콘이 붕소 및 갈륨과 함께 게르마늄으로 도핑될경우 그 확산은 억셉터 확산이 비교적 느린속도로 진행할 정도까지 지연됨을 알게되었다. 상기 확산의 지연은 약 5 - 7 × 1515원자/cm2의 게르마늄이 실리콘 웨이퍼상에 퇴적될때 확실해진다. 제2도는 실리콘내의 게르마늄, 붕소 및 갈륨의 불순물 프로파일들을 나타낸 그래프이다. 이 그래프는 P - 형 실리콘 웨이퍼가 아래와 같이 처리될때 얻어진 데이타를 통하여 구성되었다.
상기 웨이퍼에 50 keV의 에너지에서 1.5 × 1016원자/cc 의 양으로 게르마늄이 이온주입된다. 갈륨은 30 keV의 에너지에서 3 × 1014원자/cc의 양으로 주입되며, 보론 디플루오라이드(boron difluoride)가 30keV에서 6 × 1014원자/cc의 양으로 주입된다. 게르마늄 주입에 이어서 1100℃에서 10초간 어닐링하고 다음으로 순수산소내에 900℃에서 30분간 어닐링한다. 갈륨 및 붕소는 게르마늄이 도핑되어있는 영역내 및 게르마늄이 없는 그외 영역내로 주입된다. 2 차 이온 자기 분광학을 이용하여 게르마늄, 갈륨 및 용소의 화학적 프로파일을 생성한다. 커브(23)는 게르마늄 프로파일을 도시한다. 커브들(24, 25)는 각각 게르마늄이 없는 갈륨 및 용소의 프로파일을 도시한다. 커브들(26, 27)은 각기 게르마늄의 존재하에서의 갈륨 및 붕소의 프로파일을 도시한다. 게르마늄이 존재함으로 인해서 억셉터 침투가 거의 반감됨을 알 수 있다. 제3도에서 제6도에 이르는 도면은 본 발명에 따른 P - 매립층의 형성에 따른 실리콘 웨이퍼상의 진행상황을 보여준다. 도면은 웨이퍼의 부분을 도시하고 있으며 축적되지 않았다. 명쾌한 설명을 위해 수직치수를 과장하여 도시하였다.
제3도에 도시된 바와 같이, N - 형 기판 웨이퍼(30 는 1 - 마이크론 두께의 산화물층(31)을 갖고있다. 웨이퍼에 포토레지스트 층(32)을 가하고 매립층이 형성될 위치에 산화물이 노출되어지도록 개방구를 만든다. 그런다음 상기의 웨이퍼를 에칭하여 산화물을 제거하여서 개방구(33)안쪽으로 실리콘 표면이 노출되도록 한다.
다음으로, 포토레지스트를 제거하고 상기 웨이퍼를 웨트 산소내에서 산화시켜서 도시된 바와같이 매립층 영역내에 실리콘 노치(notch)를 만든다. 다음으로 웨트 산화물을 벗겨내고, 상기 웨이퍼에 제4도에 도시된 바와 같이 게르마늄을 주입시킨다. 게르마늄은 180 keV 의 에너지에서 2 × 1016원자/cc의 양으로 주입된다. 따라서 영역(34)의 실리콘은 게르마늄으로 진하게 도핑된다. 다음으로는 상기 웨이퍼가 1100℃에서 불활성 또는 중성의 대기내에서 30 분간 어닐링된다. 상기 어닐링동안 게르마늄 원자들은 실리콘 결정격자내의 치환 위치로 들어간다. 이러한 어닐링은 상기 주입시 발생할 수 있는 결정의 손상을 즐이는 작용을한다.
다음, 제5도에 도시된 바와같이 웨이퍼에 30 keV 에서 3 × 1014원자/cc의 갈륨이 주입되고, 그에 이어서 30keV 에서 6 × 1014원자/cc 의 보론 디플루오라이드(boron difluoride)를 주입한다. 상기의 주입 에너지는 두 종류의 사출영역이 대략 일치하도록 한다(이로써 대략적인 분량비는 2 : 3이 된다). 상기 웨이퍼는 다음으로 순수 산소내에서 900℃로 30 분간 어닐링된다.
최후의 어닐링에 있어서, 상기 웨이퍼 표면으로부터 산화물을 벗겨내고 조심스럽게 세척한다. 다음으로. 10 - 마이크론 두께의 N 형 에피택셜층이 성장되어서 제6도의 층(35)를 형성한다. 제4도 및 제5도에서 주입되어진 불순물들이 결합하여 매립층(36)을 형성함에 유의한다. 제4도에서 형성된 노치(notoh)는 새로 형성된 웨이퍼 표면에서 매립층을 형성하는 역할을 담당한다.
비록 제3-6도에서 도시되지는 않았으나, 웨이퍼의 다른 영역들도 게르마늄이 없는 매립층을 형성하도록 프로세스될 수가 있다. 점선(37)은 게르마늄의 지연효과가 없는 상태하에서 P - 매립층의 상향확산 한계들을 도해한 것이다.
제7도는 최초 웨이퍼 표면에 기준한 깊이에 따른 활성 캐리어 농도를 도시한 그래프이다. 커브(38)는 게르마늄 존재하의 캐리어 농도를 나타내며. 커브(39)는 게르마늄이 존재하지 않는 농도를 나타낸다. 원점의 약 4 × 1014/CC 값은 N -형 웨이퍼 도핑을 표시한다. 결과된 PN접합은 게르마늄이 존재할경우 0.2마이크론에 약간 못미치는 깊이가 되며, 게르마늄이 없을 경우에는 그 깊이의 약 두배가 된다. 제6도에 결과된 매립층(35)은 0.01Ωcm(옴 센티미터)보다 상당히 적은 실리콘 저항률을 나타내는 약 2 × 1018캐리어/cc의 피크(peak)도핑 밀도를 갖게 된다.
이제까지 본 발명에 관하여 설명하여 왔으며, 바람직한 실시예를 상세히 기술하였다. 또한 대체가능한 실시예도 기술하였다. 본 기술분야의 숙련자가 이상의 설명을 읽을때에 본 발명의 내용 및 사상안에서 치환 및 등가의 것이 명백할 것이다. 따라서 이하의 특허청구의 범위에 의해서만 본 발명의 범위를 제한하고자 한다.

Claims (7)

  1. N-형 기판을 포함하고, 상기 기판 위에 P-형 에피택셜 층이 성장된 실리콘 구조내에서, 기판과 에피택셜 층의 경계면에 위치된, P-형 활성 불순물들의 매립층을 형성하는 붕소 및 갈륨의 조합의 외방확산을 지연시키기 위한 방법에 있어서, 상기 붕소 및 갈륨의 조합의 확산을 지연시키기에 충분한 양으로, 상기 매립층의 영역내의 상기 실리콘 내로 게르마늄을 합체시키는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 게르마늄은 이온 주입 단계에 의하여 합체되는 것을 특징으로 하는 방법.
  3. 실리콘 기판에 매립층을 제조하는 방법에 있어서, 상기 기판 상에 마스킹 산화물을 형성하는 단계; 상기 매립층이 형성될 개구부를 상기 마스킹 산화물 내에 형성하는 단계; 상기 마스킹 산화물내의 상기 개구부를 통해 게르마늄을 상기 기판내로 이온 주입하는 단계; 상기 이온 주입된 게르마늄을 어닐링하는 단계; 상기 마스킹 산화물 내의 개구부를 통해 붕소 및 갈륨의 조합을 상기 기판내로 이온 주입하는 단계; 상기 이온 주입된 갈륨 및 붕소를 어닐링하는 단계; 상기 기판 표면으로부터 모든 산화물을 제거하는 단계; 및 상기 기판 표면 상에 애피택셜 실리콘 층을 제공하여, 상기 게르마늄, 갈륨, 및 붕소 원자들이 기판과 에피택셜 층의 경계면 근처에 배치되고, 상기 게르마늄이 상기 갈륨 및 붕소 원자들의 상기 실리콘 내로의 확산을 지연시키도록 작용하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 마스킹 산화물 내에 개구부를 형성하는 단계는 산화 단계 및 산화물 스트립 단계에 바로 선행하여, 상기 매립층이 형성될 오목부(indentation)를 상기 실리콘 기판 내에 형성하도록 상기 개구부 내의 실리콘이 제거되는 것을 특징으로 하는 방법.
  5. 제2항에 있어서, 상기 이온 주입에 이어서 어닐링 단계를 수행하는 것을 특징으로 하는 방법.
  6. 제2항에 있어서, 상기 게르마늄 뿐만 아니라 상기 붕소 및 갈륨도 이온 주입을 통하여 합체되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 활성 불순물 주입에 이어서 어닐링 단계를 수행하는 것을 특징으로 하는 방법.
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