JPS6146057B2 - - Google Patents
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- JPS6146057B2 JPS6146057B2 JP55173557A JP17355780A JPS6146057B2 JP S6146057 B2 JPS6146057 B2 JP S6146057B2 JP 55173557 A JP55173557 A JP 55173557A JP 17355780 A JP17355780 A JP 17355780A JP S6146057 B2 JPS6146057 B2 JP S6146057B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の改良に関する。
従来より、MOS型集積回路の配線には、ｎチ
ヤンネルシリコンゲート技術を用いた場合、n+
配線層、多結晶シリコン及びアルミニウムの三層
配線が用いられている。n+配線層はシリコン基
板中に形成されることから、多層配線化した場
合、段差発生を抑制して最終段のAl配線の段切
れ防止等に効果的である。しかしながら、こうし
た配線層はMOSFETのソース、ドレイン領域の
形成工程と同一工程で作ることが多く、最近のソ
ース、ドレイン領域の微細化に伴ない接合を浅く
することから、その配線層の抵抗に例えば接合深
さXjが0.3μｍ程度では40Ω/□より低くできな
い。このため、n+配線層は高速動作が要求され
るデバイスには適用し難い。
ヤンネルシリコンゲート技術を用いた場合、n+
配線層、多結晶シリコン及びアルミニウムの三層
配線が用いられている。n+配線層はシリコン基
板中に形成されることから、多層配線化した場
合、段差発生を抑制して最終段のAl配線の段切
れ防止等に効果的である。しかしながら、こうし
た配線層はMOSFETのソース、ドレイン領域の
形成工程と同一工程で作ることが多く、最近のソ
ース、ドレイン領域の微細化に伴ない接合を浅く
することから、その配線層の抵抗に例えば接合深
さXjが0.3μｍ程度では40Ω/□より低くできな
い。このため、n+配線層は高速動作が要求され
るデバイスには適用し難い。
本発明は上記事情に鑑みなされたもので高速動
作化が可能で、多層配線化にも適した半導体装置
を提供しようとするものである。
作化が可能で、多層配線化にも適した半導体装置
を提供しようとするものである。
以下、本発明をｎチヤンネルMOSICに適用し
た例について製造方法を併記して説明する。
た例について製造方法を併記して説明する。
実施例
〔〕 まず、面方位（100）のＰ型シリコン基板
１を熱酸化処理して厚さ300Åのシリコン酸化
膜を成長させ、更にCVD法により厚さ1000Å
のシリコン窒化膜を推積した後、これらをパタ
ーニングして素子形成予定部上に第１のシリコ
ン窒化膜パターン３、シリコン酸化膜パターン
２を形成した（第１図図示）。
１を熱酸化処理して厚さ300Åのシリコン酸化
膜を成長させ、更にCVD法により厚さ1000Å
のシリコン窒化膜を推積した後、これらをパタ
ーニングして素子形成予定部上に第１のシリコ
ン窒化膜パターン３、シリコン酸化膜パターン
２を形成した（第１図図示）。
〔〕 次いで、全面にＥ−gun法によつて厚さ
1000ÅのMo膜４を推積し、更にフオトレジス
ト膜の被覆、写真蝕刻によりn+配線層形成予
定部が除去されたレジストパターン５を形成し
た後、該レジストパターン５をマスクとして砒
素を加速電圧500Key、ドーズ量３×1015／cm2
の条件でMo膜４を通してシリコン基板１にイ
オン注入し、砒素イオン注入層６を形成した
（第２図図示）。つづいてレジストパターン５を
除去した後、約500℃のN2雰囲気中で30分間熱
処理した。この時、第１のシリコン窒化膜パタ
ーン３以外のシリコン基板１部分に直接接触し
たMo膜４が該基板と反応して、第３図に示す
如くシリコン窒化膜パターン３以外の領域に
MoSi2膜７が形成され、シリコン窒化膜パター
ン２上にはシリコンと反応しないMo膜４′が残
つた。また、同第３図に示す如く砒素イオン注
入層６が活性化、拡散してn+配線層８が形成
された。
1000ÅのMo膜４を推積し、更にフオトレジス
ト膜の被覆、写真蝕刻によりn+配線層形成予
定部が除去されたレジストパターン５を形成し
た後、該レジストパターン５をマスクとして砒
素を加速電圧500Key、ドーズ量３×1015／cm2
の条件でMo膜４を通してシリコン基板１にイ
オン注入し、砒素イオン注入層６を形成した
（第２図図示）。つづいてレジストパターン５を
除去した後、約500℃のN2雰囲気中で30分間熱
処理した。この時、第１のシリコン窒化膜パタ
ーン３以外のシリコン基板１部分に直接接触し
たMo膜４が該基板と反応して、第３図に示す
如くシリコン窒化膜パターン３以外の領域に
MoSi2膜７が形成され、シリコン窒化膜パター
ン２上にはシリコンと反応しないMo膜４′が残
つた。また、同第３図に示す如く砒素イオン注
入層６が活性化、拡散してn+配線層８が形成
された。
〔〕 次いで、全面に厚さ1000Åのシリコン窒
化膜をCVD法により推積し、パターニングし
てn+配線層８に対応するMoSi2膜７上に第２の
シリコン窒化膜パターン９を形成した後、第１
のシリコン窒化膜パターン３上の存在Mo膜４
を主水で除去して同シリコン窒付膜パターン３
を露出させた（第４図図示）。なお、第２のシ
リコン窒化膜パターン９の形成時においては、
第１のシリコン窒化膜パターン３上にMo膜
４′が存在しているため、同シリコン窒化膜パ
ターン３が除去されることはない。つづいて、
第１、第２のシリコン窒化膜パターン３，９を
耐酸化性マスクとしてウエツト雰囲気中で1000
℃、約１時間熱酸化処理した。この時、第５図
を示す如くシリコン窒化膜パターン３，９から
露出するMOSi2膜７が酸化されて厚さ約5000Å
のフイールド酸化膜１０が形成された。また、
第２のシリコン窒化膜パターン９下には基板１
のn+配線層８とオーミツク接続したMoSi2の配
線１１が形成された。なお、第１、第２のシリ
コン窒化膜パターン３，９上には薄い酸化膜１
２，１２′が成長した。
化膜をCVD法により推積し、パターニングし
てn+配線層８に対応するMoSi2膜７上に第２の
シリコン窒化膜パターン９を形成した後、第１
のシリコン窒化膜パターン３上の存在Mo膜４
を主水で除去して同シリコン窒付膜パターン３
を露出させた（第４図図示）。なお、第２のシ
リコン窒化膜パターン９の形成時においては、
第１のシリコン窒化膜パターン３上にMo膜
４′が存在しているため、同シリコン窒化膜パ
ターン３が除去されることはない。つづいて、
第１、第２のシリコン窒化膜パターン３，９を
耐酸化性マスクとしてウエツト雰囲気中で1000
℃、約１時間熱酸化処理した。この時、第５図
を示す如くシリコン窒化膜パターン３，９から
露出するMOSi2膜７が酸化されて厚さ約5000Å
のフイールド酸化膜１０が形成された。また、
第２のシリコン窒化膜パターン９下には基板１
のn+配線層８とオーミツク接続したMoSi2の配
線１１が形成された。なお、第１、第２のシリ
コン窒化膜パターン３，９上には薄い酸化膜１
２，１２′が成長した。
〔〕 次いで、酸化膜１２，１２′、シリコン窒
化膜パターン２，９及びシリコン酸化膜パター
ン２を順次除去してシリコン基板１の素子領域
及びMoSi2の配線１１を露出させた（第６図図
示）。つづいて、常法に従つて熱酸化処理して
露出する基板１上にゲート酸化膜１３を形成
し、多結晶シリコンゲート１４を形成し、更に
該ゲート電極１４をマスクとして基板１に砒素
をイオン注入し、活性化してn+型のソース、
ドレイン領域１５，１６を形成した後、全面に
CVD−SiO2膜１７を推積し、ソース、ドレイ
ン領域１５，１６上及びMoSi2の配線１１上の
CVD−SiO2膜17部分にコンタクトホールを開
孔し、ひきつづきAl膜の推積、パターニング
によりAl配線１８，１９，２０を形成してｎ
チヤンネルMOSICを製造した（第７図図示）。
化膜パターン２，９及びシリコン酸化膜パター
ン２を順次除去してシリコン基板１の素子領域
及びMoSi2の配線１１を露出させた（第６図図
示）。つづいて、常法に従つて熱酸化処理して
露出する基板１上にゲート酸化膜１３を形成
し、多結晶シリコンゲート１４を形成し、更に
該ゲート電極１４をマスクとして基板１に砒素
をイオン注入し、活性化してn+型のソース、
ドレイン領域１５，１６を形成した後、全面に
CVD−SiO2膜１７を推積し、ソース、ドレイ
ン領域１５，１６上及びMoSi2の配線１１上の
CVD−SiO2膜17部分にコンタクトホールを開
孔し、ひきつづきAl膜の推積、パターニング
によりAl配線１８，１９，２０を形成してｎ
チヤンネルMOSICを製造した（第７図図示）。
しかして、本発明のMOSICは第７図に示す如
くシリコン基板１主面より下にn+配線層８を設
け、かつ該n+配線層８上にMoSi2からなる配線１
１を設けると共に該配線１１とｎチヤンネル
MOSトランジスタとの間をMoSi2の酸化膜（フイ
ールド酸化膜１０）で分離した構造になつてい
る。したがつて、n+配線層８はMoSi2からなる低
抵抗（２Ω/□以下）の配線１１とオーミツクコ
ンタクトされているため、該配線層８を著しく低
抵抗化でき、高速動作化を達成できる。しかも、
配線層８が基板１主面より下に埋設され、平坦化
されているため、上述の如く三層配線としても
Al配線１８，１９，２０の段切れを防止でき
る。また、フイールド酸化膜１０はシリコン基板
１より酸化速度の速いMoSi2の酸化膜からなり、
選択酸化時においてシリコン窒化膜パターン３，
９下への横方向の酸化を抑制でき、その結果素子
領域の縮小化を抑制でき、高集積化を達成した
MOSICを得ることができる。
くシリコン基板１主面より下にn+配線層８を設
け、かつ該n+配線層８上にMoSi2からなる配線１
１を設けると共に該配線１１とｎチヤンネル
MOSトランジスタとの間をMoSi2の酸化膜（フイ
ールド酸化膜１０）で分離した構造になつてい
る。したがつて、n+配線層８はMoSi2からなる低
抵抗（２Ω/□以下）の配線１１とオーミツクコ
ンタクトされているため、該配線層８を著しく低
抵抗化でき、高速動作化を達成できる。しかも、
配線層８が基板１主面より下に埋設され、平坦化
されているため、上述の如く三層配線としても
Al配線１８，１９，２０の段切れを防止でき
る。また、フイールド酸化膜１０はシリコン基板
１より酸化速度の速いMoSi2の酸化膜からなり、
選択酸化時においてシリコン窒化膜パターン３，
９下への横方向の酸化を抑制でき、その結果素子
領域の縮小化を抑制でき、高集積化を達成した
MOSICを得ることができる。
なお、本発明に係る半導体装置は上記実施例の
如くn+配線層とオーミツクコンタクトした配線
をMoSi2で形成する場合に限らず、Ｗ、Ta、など
の高融点金属の硅化物で構成してもよい。
如くn+配線層とオーミツクコンタクトした配線
をMoSi2で形成する場合に限らず、Ｗ、Ta、など
の高融点金属の硅化物で構成してもよい。
本発明に係る半導体装置は上記実施例の如きｎ
チヤンネルMOSICに限定されず、Ｐチヤンネル
MOSIC、CMOS、バイポーラIC等にも同様に適
用できる。
チヤンネルMOSICに限定されず、Ｐチヤンネル
MOSIC、CMOS、バイポーラIC等にも同様に適
用できる。
以上詳述した如く、本発明によれば高速動作
化、信頼性の高い多層配線化及び素子の微細化を
達成した半導体装置を提供できるものである。
化、信頼性の高い多層配線化及び素子の微細化を
達成した半導体装置を提供できるものである。
第１図〜第７図は本発明の一実施例であるｎチ
ヤンネルMOSICを得るための製造工程を示す断
面図である。 １……Ｐ型シリコン基板、３，９……シリコン
窒化膜パターン、４……Mo膜、７……MoSi2
膜、８……n+配線層、１０……フイールド酸化
膜、１１……MoSi2からなる配線、１４……ゲー
ト電極、１５……n+型ソース領域、１６……n+
型ドレイン領域、１８，１９，２０……Al配
線。
ヤンネルMOSICを得るための製造工程を示す断
面図である。 １……Ｐ型シリコン基板、３，９……シリコン
窒化膜パターン、４……Mo膜、７……MoSi2
膜、８……n+配線層、１０……フイールド酸化
膜、１１……MoSi2からなる配線、１４……ゲー
ト電極、１５……n+型ソース領域、１６……n+
型ドレイン領域、１８，１９，２０……Al配
線。
Claims (1)
- １ 少なくとも１つの半導体素子を備えた半導体
装置において、半導体基板に高濃度不純物層をそ
の基板主面より下に埋設し、かつ該不純物層上に
高融点金属硅化物の配線をオーミツクコンタクト
して設けると共に該配線間及び半導体素子間を高
融点金属硅化物の酸化膜で分離し、更に前記配線
を含む基板上にSiO2膜を被覆し、該SiO2膜上に
そのSiO2膜に開孔されたコンタクトホールを通
して前記配線と接続するAl配線を設けたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17355780A JPS5796546A (en) | 1980-12-09 | 1980-12-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17355780A JPS5796546A (en) | 1980-12-09 | 1980-12-09 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5796546A JPS5796546A (en) | 1982-06-15 |
| JPS6146057B2 true JPS6146057B2 (ja) | 1986-10-11 |
Family
ID=15962747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17355780A Granted JPS5796546A (en) | 1980-12-09 | 1980-12-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5796546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0641174U (ja) * | 1992-10-30 | 1994-05-31 | ミツミ電機株式会社 | はんだ付け装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413283A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Method of forming metal silicide layer on substrate |
-
1980
- 1980-12-09 JP JP17355780A patent/JPS5796546A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413283A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Method of forming metal silicide layer on substrate |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0641174U (ja) * | 1992-10-30 | 1994-05-31 | ミツミ電機株式会社 | はんだ付け装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5796546A (en) | 1982-06-15 |
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