JPS62293769A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は高速、低消費電力の特性を有する半導体装置の
製造方法に関する。

従来の技術 バイポーラ型トランジスタにおいて、高速、低消費電力
化を実現するために、パターンの微細化ならびに接合容
量の低減化をはかる必要がある。

そこで、従来では多結晶シリコン膜（以下Ｐｏ　ｌ　ｙ
Ｓ　ｉと記す）でペース引き出し電極を形成することに
より、パターンの微細化ならびに接合容量の低、減化を
図っている。例えば「ジャーナル　オプ　ソリッド・ス
テート　サーキットＪ　Ｖｏｌ、　５Ｃ−１６゜ム５．
’１９８１年１０月米国電気電子技術者協会発行［ＩＥ
ＥＥ　　ＪＯＵＲＮＡＬ　ＯＦ　５ＯＬＩＤ−３ＴＡＴ
ＥＣＩ　ＲＣＵＴ　Ｉ　Ｓ　）　ＶＯＬ、　５Ｃ−１６
，ＡＳ、　０ＣＴＯＢＥＲ１９８１’：］では、第３図
Ａ−，，Ｈに示す方法で、高速、低消費電力化の実現を
図っている。

従来の製造方法では、まず第３図ＡのようにＮ＋拡散層
２．Ｎエピタキシャル層３．Ｐ＋拡散層４゜Ｓ　１０２
膜５の形成されたＰ型Ｓｉ基板上にノンドープｐｏ　ｌ
　ｙＳ　ｉ膜６を形成した後、所望のノンドープｐｏ　
１　ｙＳ　ｉ膜６を除去する。次にＢに示すように全面
にＳ　ｌ　３Ｎ４膜７を形成した後、全面にＳ　ｉ０２
膜８を形成し、このＳｉｏ２膜８の所望の領域を除去す
る。次に、Ｃに示すようにＳｉｏ２膜８をマスクにして
ボロンをイオン注入しボロンドープｐｏ　１　ｙＳ　ｉ
膜６ａを得る。次に、Ｄに示すようにボロンをイオン注
入したボロンドープｐｏｌｙｓｉ　膜６　ａ　ト／　７
ドープｐｏ　ｌ　ｙＳ　ｉ膜６のエツチングレートの差
を利用して、エツチングレートの速いノンドープｐｏ　
１　ｙＳ　ｉ膜６をエツチングしてエミッタ電極となる
ノンドープｐｏ　１　ｙＳ　ｉ膜６を得る。次にＥのよ
うにＳｉｏ２膜８を除去した後酸化によりＳｉｏ２膜１
０を形成する。この際、Ｐ＋１拡散層９が形成される。

次にＦに示すように、Ｓｉ３Ｎ４膜７を除去する。

さらに、Ｇに示すように、エミッタ電極となるノンドー
プｐｏｌｙｓｉ膜６に砒素をイオン注入して砒素ドープ
ｐｏ　ｌ　ｙＳ　ｉ膜６ｂを形成した後、砒素ドープｐ
ｏ　１　ｙＳ　ｉ膜１２を形成するとともに、Ｎ＋拡散
層１３を形成する。次に、Ｓｉｏ２膜の所望の領域を除
去してベースコンタクト窓をあけた後に、メタル１４を
形成するというものである。

発明が解決しようとする問題点 しかし、第３図に示す従来の製造方法においては、下記
のような問題点がちる。

■−エミッタ電啄となるｐｏ　１　ｙＳ　ｉ膜６ｂを精
度良く微細に形成することが困難である。つまり、エミ
ッタ電極となるｐｏ　１　ｙＳ　ｉ膜６は第３図りのご
と（５１０２膜８をマスクにしてボロンをイオン注入し
たボロンドープｐｏｌｙｓｉ膜６ａとノンドープｐｏ　
ｌ　ｙＳ　ｉ膜６のエツチングレートの差を利用してエ
ツチングレートの速いノンドープｐｏ　１　ｙＳ　ｉ膜
６をエツチングして形成する。しかし、ボロンドープｐ
ｏ　ｌ　ｙＳ　ｉ膜６ａを形成した際、Ｓｉｏ２膜８の
領域下もボロンドープｐｏ　ｌ　ｙＳ　ｉ膜６ａになる
。そのだめ、ノンドープｐｏｌｙｓｉ膜６をエツチング
できるように５１３Ｎ４膜７をサイドエッチする必要が
ある。また、ノンドープｐｏｌｙｓｉ膜６を完全に分離
するためには、ノンドープｐｏ　ｌ　ｙＳ　ｆ膜６の膜
厚分だけエツチングする必要がある。そのため、少なく
ともノンドープｐｏ　ｌ　ｙＳ　ｉ膜６の膜厚分に和尚
するサイドエッチが入ってしまう。したがって、ボロン
ドープｐｏ　１　ｙＳ　ｉ膜６ａのＳｉｏ２膜８の領域
下への入り込み、Ｓｉ３Ｎ４膜７のサイドエッチ量、ノ
ンドープｐｏｌｙｓｉ膜６の膜厚のばらつき、ノンドー
プｐｏ　ｌ　ｙＳ　ｉ膜６のエツチング時間のばらつき
等の影響によってノンドープｐｏ　ｌ　ｙＳ　ｉ膜６の
サイドエッチ量が異なる。そのため、エミッタ電極とな
るノンドープｐｏ　ｌ　ｙＳ　ｉ膜６のパターン寸法が
変化し、精度良く微細に形成することが困難である。

■　ペース引き出し主項となるボロンドープ’ｐｏｌｙ
ｓｉ膜６ａの低抵抗化が困難である。つまり、ボロンド
ープｐｏｌｙｓｉ膜６ａは第３図Ｅのごとく、Ｓ　ｉ０
２膜１０の形成によってＳｉ○２膜１ｏの膜厚の約半分
程度のＳｉ　が食われ薄くなってしまい抵抗が高くなっ
てしまう。そこで、ボロンドープｐｏｌｙｓｉ膜６ａの
抵抗を低くするために、膜厚を厚くした場合、前述のご
とぐ、Ｓ　１０２膜８の領域下のノンドープｐｏ　ｌ　
ｙＳ　ｉ膜６のサイドエッチ量が大きくなり、エミッタ
電極となるノンドープｐｏ　ｌ　ｙＳ　ｉ　　膜６のパ
ターン寸法の精度が低下する。それと同時に、ノンドー
プｐｏ　１　ｙＳ　ｉ膜６とボロンドープｐｏ　１　ｙ
Ｓ　ｉ膜６ａの間際が広くなり、Ｐ＋拡散層１１の抵抗
の増加、接合容量の増加という問題がある。また酸化に
よるボロンドープｐｏｌｙｓｉ膜６ａの食われを少なく
するために、Ｓｉｏ２膜１０の膜厚を薄くした場合、Ｓ
　ｉ０２膜１０の絶縁性が問題となってしまう。

■　５ｉ０２膜１ｏを形成の際、ストレスが発生しやす
い。つまり、第３図りのごとくノンドープｐｏ　ｌ　ｙ
Ｓ　ｉ膜６とボＱ７ドープｐｏｌｙｓｉ膜６ａをエツチ
ングによって分離した後、第３図Ｅのごと（Ｓｉ○２膜
１ｏ全１ｏした場合、ノンドープｐｏ　ｌ　ｙＳ　ｉ膜
６とボ（７７ドープｐｏ　１　ｙＳ　ｉ膜６ａの間が凹
部形状になっているため、酸化によるストレスが凹部に
かかる。この場合、間隔が狭くなるほどストレスが大き
くなる。

したがって、間隔を狭く成形するとストレスによる欠陥
が生じやすく、歩留りの低下の原因となるという問題が
ある。

本発明は、このような従来の問題に鑑み、これらの問題
を解決した高速、低消費電力の特性を有する半導体装置
の製造方法を提供することを目的とする。

問題点を解決するための手段 本発明の半導体装置の製造方法は、酸化防止膜が形成さ
れた半導体基板に薄膜パターンを形成する工程と、前記
薄膜パターンをマスクにして前記酸化膜を除去する工程
と、全面に第１の半導体膜を形成する工程と、前記薄膜
パターン上の前記第１の半導体膜を除去する工程と、前
記薄膜パターンの所望の領域を除去する工程と、前記第
１の半導体膜の酸化による酸化膜と絶縁膜との多層膜を
形成する工程と、前記酸化防止膜の所望の領域を除去す
る工程と、全面に第２の半導体膜を形成する工程と、所
望の領域に前記第２の半導体膜パターンを形成する工程
とを備え、ベース引き出し電極となる前記第１の半導体
膜とエミッタ電極となる第２の半導体膜・々ターン間を
前記酸化膜と絶縁膜で分離することを特徴とする。

作　　　用 本発明は上記構成により、以下のように作用する０　。

■　薄膜パターンによってエミッタ領域、グラフトベー
ス領域およびベース引き出し電極領域がセルファライン
的に決まる。

■　エミッタ領域上に残存する酸化防止膜をマスクにし
て選択酸化を行なうことによって、グラフトベース拡散
層とエミッタ拡散層間およびペース引き出し電極である
第１の半導体膜とエミッタ電極である第２の半導体膜パ
ターン間を微細間隔で絶縁分離するＳ　１０２膜を形成
することができる。

■　エミッタ領域上の酸化防止膜を選択的にエツチング
することによって、セルファライン的、　にエミッタ拡
散窓が微細に形成できる。

■　第１の半導体膜と第２の半導体膜を任意の膜厚で形
成することができ、さらに、絶縁膜も任意の膜厚で形成
できる。したがって、絶縁分離膜となる酸化膜厚を厚く
形成する必要がなくなり、抵抗の低いペース引き出し電
極となる第１の半導体膜を形成することができる。

■　薄膜パターンをフィールド絶縁層として用いること
ができ、平坦な表面が得られる。

実施例 以下、本発明の半導体装置の製造方法の一実施例を第１
図、第２図に基づいて説明する。

第１図Ａ−には本発明の第１の実施例の製造工程を示す
。以下たとえば第１図Ａに示す工程を工程Ａと称す。第
１図はＮＰＮ型バイポーラトランジスタの場合であり、
まず、工程Ａのように、Ｎ＋拡散層２１．Ｐ＋拡散層２
２．エビタキ７ヤル層２３．およびＳｉＯ２膜２４膜形
４された半導体基板としてのＰ型Ｓｉ　基板２０上に酸
化防止膜としてのＳｉ３Ｎ４膜２５を形成した後、薄膜
パターンとしてのＣＶＤ−３ｉ○２膜パターン２６を形
成する。その後、この薄膜パターン２６をマスクにして
３１３ｅ４膜２６をエツチングする。

次に、工程Ｂのように全面に第１の半導体としてのｐｏ
　ｌ　ｙＳ　ｉ膜２７を形成する。その後、薄膜パター
ン２６上以外の領域にエツチングマスク材としてのレジ
スト膜２８を形成し、このレジスト膜２８を°マスクに
して薄膜パターン２６上のｐｏ　ｌ　ｙＳ　ｉ膜２７を
エツチング除去する。その後、工程Ｃのようにレジスト
膜２８を除去する。次に、グラフトベース拡散層を形成
するためのボロンイオン注入をｐｏ　１　ｙＳ　ｉ膜２
７中に行なった後、工程りのように、エミッタ領域およ
びコレクタ領域の薄膜パターン２６をエツチングする。

その後、Ｓｉ３Ｎ４膜２５をマスクにして選択酸化を行
なってＳ　１０２膜２９を形成する。このとき、５ｉ０
２膜２９は第１の半導体膜のｐｏ　１　ｙＳ　ｉ膜２７
上に形成されるとともに、酸化防止膜のＳｉ３Ｎ４膜２
６下にも形成される。また、この酸化による熱処理によ
って、ｐｏｌｙｓｉ膜２７中のボロンがＮエピタキシャ
ル層２３中に拡散し、グラフトベース拡散層である戸拡
散層３０が形成される。次に、工程Ｅのように、全面に
絶縁膜としてのＣＶ　Ｄ　Ｓ　１０２膜３８を形成した
後、エツチングマスク材としてのレジスト膜パターン３
９を形成する。次に、工程Ｆのように、このレジスト膜
パターン３９をマスクとして、酸化防止膜としての５１
３Ｎ４膜２５上の絶縁膜としてのＣＶＤ−５ｉ○２膜３
８をエツチングし、さらに５１３Ｎ４膜２５をエツチン
グした後、レジスト膜パターン３９を除去する。

次に、工程Ｇのように、第２の半導体膜としてのｐｏ　
ｌ　ｙＳ　ｉ膜３１を形成する。その後、このｐｏ　１
　ｙＳ　ｉ膜３１中に、活性ペース拡散層形成のための
ボロンイオン注入を行ない、熱処理によって活性ペース
拡散層となるＰ＋拡散層３２を形成する。

次に、第２の半導体膜のｐｏ　ｌ　ｙ！３　ｉ膜３１中
にエミッタ拡散層を形成するための砒素イオン注入を行
なった後、工程Ｈのように酸化防止膜としてのＳｉ３Ｎ
４膜３３を形成し熱処理によってエミッタ拡散層となる
Ｎ＋拡散層３４を形成する。

次に、エミッタ領域およびコレクタ領域に工程工のよう
に第２の半導体膜パターン３１および酸化防止膜パター
ンとしてのＳｉ３Ｎ４膜３３′を形成した後、選択酸化
によって第２の半導体膜パターン３１′側面に３１０２
膜３５を形成する。

次に、酸化防止膜パターンのＳ　）３Ｎ４膜３３を工程
Ｉめように除去し、ベースコンタクト窓３６を形成する
。

次に、金属配線としてのＡｌ配線３７を行なえば、工程
にのようにＮＰＮ型バイポーラトランジスタが得られる
。

なお、上記の第１の実施例において薄膜パターン２６お
よび絶縁膜３８としてＣＶ　Ｄ　Ｓ　１０２膜を用いて
説明したが、これらは、光ＣｖＤ−８ｉｏ２膜、プラズ
マ５１０２膜等の絶縁性薄膜を用いても良い０また、Ｎ
エピタキシャル層２３上に酸化防止膜としてのＳ　Ｌ　
３Ｎ４膜２５を直接に形成したが、この間に薄いＳｉＯ
２膜を形成しておいても良い。

また、グラフトベース拡散層３０の形成において、第１
図Ｃの如く薄膜パターン２６上の第１の半導体膜として
のｐｏｌｙｓｉ膜２７をエツチングした後ボロンイオン
注入を行なって形成したが、これは全面に第１の半導体
膜を形成した後イオン注入を行なうか、あるいは、ドー
プド半導体膜を用いて行なっても良い。

また、第１の半導体膜のｐｏ　ｌ　ｙＳ　ｉ膜２７の酸
化によるＳｉ○２膜２９と絶縁膜であるＣＶＤ−８ｉＯ
□膜３８の多層膜は第１図り、Ｈのように選択酸化を行
なってＳ　ｉ０２膜２９を作成した後、全面に絶縁膜と
してのＣＶＤ−５ｉｎ２膜３８を形成し、レジスト膜パ
ターンによりＣＶＤ−８ｉｎ２膜３８をエツチングして
形成したが、これは、全面に圓５１０２膜３８を形成し
、レジスト膜パターンによりＣｖＤ−８ｉｏ２膜をエツ
チングした後、酸化を行なって５ｉ０２膜２９を形成し
ても良い。さらに、全面にＣＶＤ　８１０２膜３８を形
成した後、酸化を行なってＳｉｏ２膜２９全２９し、レ
ジスト膜パターンによりＣＶＤ　５１０２膜２９をエツ
チングしても良い０ 第２図ＡとＢは第２の実施例を示す。第２図もＮＰＮ型
バイポーラトランジスタの場合であって、第１の実施例
では、第１図Ａのごとく全面に酸化防止膜としてのＳｉ
３Ｎ４膜２５を形成したが、第２図Ａのごとく、活性領
域にのみ酸化防止１嘆としてＯＳ　１３Ｎ４膜’　Ｏｔ
　形成ｆ　７）　ｏ　例ｔ　’ｉｆ　Ｓ’０２１ｊｊ＝
　２’の選択酸化マスクとして用いた酸化防止膜をその
まま残存させておけば良い。その後、薄膜パターン２６
を形成し、第１図Ａ〜第１図■と同様な工程を行ない、
金属配線としてのＡｌ　配線３７を行なえば第２図Ｂの
ごとく、酸化防止膜の残存しない構造のＮＰＮ型バイポ
ーラトランジスタが得られる。

なお、上記第１、第２の実施例においてＮＰＮ型バイポ
ーラトランジスタを用いて説明したが、ＰＮＰ型バイポ
ーラトランジスタも同様な方法で得ることができる。

発明の効果 以上述べてきたように本発明の半導体装置の製造方法に
よれば、以下のような効果が得られる０■　薄膜パター
ンによって、セルファライン的にグラフトベース拡散層
領域、エミッタ領域、ベース引き出し電極となる第１の
半導体膜領域が決まる。

■　エミッタ領域上に残存する酸化防止膜をマスクにし
て選択酸化することによってセルファライン的にベース
引き出し電極となる第１の半導体膜とエミッタ電極とな
る第２の半導体膜間を微細間隔で絶縁分離する酸化膜を
形成することができる。

■　絶縁膜を第２の半導体膜上に形成することによって
、ベース引き出し電極である第１０半導体膜の酸化によ
る高抵抗化を防ぎ、さらに、第１の半導体膜と第２の半
導体膜を良好に絶縁分離できる。

■　グラフトベース拡散層とエミッタ拡散層間をマスク
合わせすることなく、セルファライン的に微細間隔で絶
縁分離できる。

■　エミッタ電極となる第２の半導体膜側面に形成した
Ｓｉｏ２膜によって金属配線の例えばＭの界面への侵入
を防ぐことができる。

■　薄膜パターンをフィールド絶縁膜として用いること
により、平坦な表面が得られる。

以上のごとく、本発明は絶縁分離および微細化によって
接合容量の低減化が図れ、バイポーラトランジスタの高
速、低消費電力化に大きく寄与するものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例における製造方法を説明
するための工程図、第２図は同第２の実施例の製造方法
を説明するための工程図、第３図は従来のＮＰＮ型バイ
ポーラトランジスタの製造方法を説明するだめの工程図
である。 ２５．４０・・・・・・Ｓ　ｌ　ｓＮ４膜〔酸化防止膜
〕、２６・・・・・・ＣＶＤ−８ｉ○２膜パターン、２
７・・・・・・ｐｏ　ｌ　ｙＳ　ｉ膜〔第１の半導体膜
〕、２９．３５・・・・・・Ｓ　１０２膜、３１・・・
・・・ｐｏｌｙｓｉ膜〔第２の半導体膜〕、３８・・・
・・・ＣｖＤ−８ｉｏ２膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名２３
　　　　　２′ ２３２！ ２３２θ 第３図

Claims (4)

【特許請求の範囲】
1. （１）半導体基板の一主面上に酸化防止膜を形成する工
   程と、前記酸化防止膜上に薄膜パターンを形成する工程
   と、前記薄膜パターンをマスクとして前記酸化防止膜を
   除去する工程と、全面に第１の半導体膜を形成する工程
   と、前記薄膜パターン上の前記第１の半導体膜を除去す
   る工程と、前記薄膜パターンの所望の領域を除去する工
   程と、前記第１の半導体膜の酸化による酸化膜と絶縁膜
   の多層膜を形成する工程と、前記酸化防止膜の所望の領
   域を除去する工程と、全面に第２の半導体膜を形成する
   工程と、所望の領域に前記第２の半導体膜パターンを形
   成する工程とを備え、前記第１の半導体膜と第２の半導
   体膜パターン間を前記酸化膜と絶縁膜で分離する半導体
   装置の製造方法。
2. （２）全面に絶縁膜を形成する工程と、前記絶縁膜の所
   望の領域を除去する工程と、第１の半導体膜を酸化する
   工程により多層膜を形成する特許請求の範囲第１項記載
   の半導体装置の製造方法。
3. （３）第１の半導体膜を選択酸化する工程と、全面に絶
   縁膜を形成する工程と、前記絶縁膜の所望の領域を除去
   する工程により多層膜を形成する特許請求の範囲第１項
   記載の半導体装置の製造方法。
4. （４）第２の半導体膜パターン形成後、この第２の半導
   体膜パターン側面に酸化膜を形成する特許請求の範囲第
   １項記載の半導体装置の製造方法。