JPS62291964A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は高速、低消費電力の特性を有する半導体装置の
製造方法に関する。

従来の技術 バイポーラ型トランジスタにおいて、高速、低消費電力
化を実現するために、パターンの微細化ならびに接合容
量の低減化をはかる必要がある。

そこで、従来では多結晶シリコン膜（ｐｏｌｙｓｉ　模
）でベース引き出し電極を形成することによって、パタ
ーンの微細化ならびに接合容量の低減化の検討がなされ
ている。例えば［ジャーナル　オブソリッド・ステート
　サーキットＪ　ＶＯＬ、　５ｃ−１６。

、１１；５．１９８１年１０月米国電気電子技術者協会
発行（ＩＸＥＥ　（ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＩ、Ｉ
Ｄ−５ＴＡＴＥＣＩＲＣＵＩＴＳ　）　ＶＯＩ、、　５
ｃ−１ｅ　、　、に５　、０ＣＴＯＢＥＲ１９８１）で
は第２図Ａ−Ｈに示す製造工程でベース引き比し電極と
なるポロンドープｐｏｌｙｓｉ　膜ｅ　＆　ノ形成を行
っている。第２図において、１はＰ型Ｓｉ基板、２．１
３はＮ　拡散層、３はＮエピタキシャル層、４，１１は
Ｐ　拡散層、５，８．１０は５ｉ０２　膜、６はノンド
ープｐｏｌｙｓｉ　＠、ｅ　ｂ　ｌ　１２ｉｊ：　砒素
）’　−７’　ｐｏｌｙｓｉ　膜、７　＋ｉ　５ｉ５Ｎ
４　＠、９ハｐ＋＋拡散層、１４はメタルである。

発明が解決しようとする問題点 しかし、第２図に示す従来の製造方法においては、下記
のような問題点がある。

（１）エミッタ電極となるｐｏｌｙｓｉ　膜５ｂｉ精度
良く、微細に形成することが困難である。つまり、エミ
ッタ電極となるｐｏ　１ｙｓｉ　膜６は第２図りのよう
に８１０２　膜８をマスクにしてボロンをイオン注入し
たボロンドープｐｏｌｙｓｉ　膜ｅ＆とノンドープｐｏ
ｌｙｓｉ膜６のエツチングレートの差を利用してエツチ
ングレートの速いノンドープｐｏｌｙｓｉ　膜６をエツ
チングして形成する。しかし、ボロンドープｐｏｌｙｓ
ｉ　膜６＆を形成した際、５ｉ０２　膜８の領域下にも
ボロンドープｐｏｌｙｓｉ膜６＆が形成される。そのた
め、ノンドープｐｏｌｙｓｉ　膜６をエツチングできる
ように、５ｉ５Ｎ４膜７をサイドエッチする必要がある
０まだ、ノンドープｐｏｌｙｓｉ膜６とボロンドープｐ
ｏｌｙｓｉ　膜６ａを完全に分離するためには、ノンド
ープｐｏｌｙｓｉ膜６ａの膜厚分だけエツチングする必
要がある。そのため、少なくともノンドープｐｏｌｙｓ
ｉ　膜６の膜厚分に相当するサイドエッチが入ってしま
う。従って、ボロンドープｐｏｌｙｓｉ　膜６ａの５ｉ
０２　膜８の領域下への入り込み量、５ｉ５Ｎ、膜７の
サイドエッチ量、ノンドープｐｏ　１ｙＳｉ　膜６の膜
厚等のばらつきの影響によって、ノンドープ四１ｙｓｉ
　膜６のサイドエッチ量が異なる。そのため、エミッタ
電極となるノンドープｐｏｌｙｓｉ　膜６のノくターン
寸法が変化し、精度良く微細に形成することが困難であ
る。

（２）ベース引き出し電極となるボロンドープｐｏｌｙ
ｓｉ、膜６ａの低抵抗化が困難でちる。つまり、ボロン
ドープｐｏｌｙｓｉ膜６ａは、第２図Ｅのように、５ｉ
０２　　膜１０の形成によって５ｉ０２膜１ｏの膜厚の
約半分程度Ｓｉ　が食われ薄くなるので、抵抗が高くな
ってしまう。そこで、ボロンドープｐｏｌｙｓｉ　膜６
ａの抵抗を低くするために膜厚を厚くした場合、前述の
ように、５ｉ０２膜８の領域下のノンドープｐｏｌｙｓ
ｉ膜６のサイドエッチ量が大きくなり、エミッタ電極と
なるノンドープｐｏｌｙｓｉ　膜６のパターン寸法の精
度が低下する。それと同時に、ノンドープ四１ｙｓｉ膜
６とボロンドープｐｏｌｙｓｉ　膜６ａの間隔が広くな
り、Ｐ＋拡散層１１の抵抗の増加、接合容量の増加とい
う問題がある。また、酸化によるボロンドープｐｏｌｙ
ｓｉ　膜６ａの食われを少なくするために、５ｉ０２　
　嘆１ｏの膜厚を薄くした場合、ＳｉＯ２膜１０の絶縁
性が間層となる。

（３）　　５ｉ０２　膜１０の形成の際、ストレスが発
生しやすい。つまり、第２図りのようにノンドープｐｏ
ｌｙｓｉ膜６とボロンドープｐｏｌｙｓｉ膜６己をエツ
チングによって分離した後、第２図Ｅのように８１０２
　膜１０を形成した場合、ノンドープｐｏｌｙｓｉ　膜
６とボロンドープｐｏｌｙｓｉ　膜６ａの間が凹状にな
るため、酸化によるストレスが凹部にかかる。この場合
、ストレスは間隔が狭くなるほど大きくなるので、間隔
を狭く形成するとストレスによる欠陥が生じやすく、歩
留りの低下の原因となるという問題がある。

本発明は、このような従来の問題に鑑み、これらの問題
を解決した高速、低消費電力の特性を有する半導体装置
の製造方法を提供することを目的とする。

問題点を解決するだめの手段 本発明の半導体装置の製造方法は、酸化防止膜が形成さ
れた半導体基板に第１の薄膜パターンを形成する工程と
、前記第１の薄膜パターンをマスクにして前記酸化防止
膜をエツチングする工程と、全面に第２の薄膜を形成す
る工程と、前記第１の薄膜パターンの側面以外の領域の
前記第２の薄膜をエツチングする工程と、全面に第１の
半導体膜全形成する工程と、前記第１の薄膜パターン上
の前記第１の半導体、膜をエツチングする工程と、前記
第２の薄膜の所望の領域をエツチングする工程と、前記
第１の薄膜パターンの所望の領域をエツチングする工程
と、選択酸化により酸化膜を形成する工程と、前記酸化
防止膜をエツチングする工程と、全面に第２の半導体＠
を形成する工程と、所望の領域に前記第２の半導体膜パ
ターンを形成する工程とを備え、ペース引き出し電極と
なる前記第１の半導体膜とエミッタ電極となる前記第２
の半導体膜パターン間を前記酸化膜で絶縁分離する。

作用 本発明は上記開成により、次のように作用する。

（１）　　エミッタ領域と第１の半導体膜の間に残存す
る第２の薄膜を選択的にエツチングした後、エミッタ領
域上に残存する酸化防止膜をマスクにして選択酸化を行
うことによって、グラフトベース拡散層とエミッタ拡散
層間及びペース引き出し電極である第１の半導体膜とエ
ミッタ電極である第２の半導体膜パターン間を微細間隔
で絶縁分離する酸化膜を形成することができる。

（２）　　グラフトベース拡散層とエミッタ拡散層の間
に適当な距離がとれるように、エミッタ領域と第１の半
導体膜との間に形成する第２の薄膜の膜厚を選ぶことに
よって、エミッタ・ベース逆方向耐圧を高くすることが
できる。

（３）　　エミッタ領域上の酸化防止膜を選択的にエツ
チングすることによって、セルファライン的にエミッタ
拡散窓が微細に形成できる。

（４）第１の半導体膜と第２の半導体膜を任意の５膜厚
で形成することができる。従って、絶縁分離膜となる酸
化膜を厚く形成しても、抵抗の低いペース引き出し電極
となる第１の半導体膜を形成することができる。

実施例 以下本発明の製造方法を具体例に基づいて説明する。

第１図人〜には本発明の実施例の製造工程を示す。第１
図はＮＰＮ形バイポーラトランジスタの場合であって、
まず、工程人のように、Ｎ＋拡散層２１、Ｐ拡散ｌ１ｉ
２２．Ｈエピタキシャル層２３及び５ｉ０２　膜２４の
形成された半導体基板としてのＰ形Ｓｉ　基板２０上に
酸化防止膜としてのＳｉ３Ｎ４膜２６を形成した後、第
１の薄膜パターンとじてのＣＶ　Ｄ　−５ｉ０２　膜パ
ターン２６を形成する。その後、この第１の薄膜パター
ンをマスクにしてＳｉ３Ｎ４膜２５をエツチングする。

次に、全面に第２の薄膜としての５ｉ５ｋｉ４膜２７を
形成し、その後工程Ｂのように、このＳｉ３Ｎ４膜２７
を異方性エツチングで除去する。

次に、工程Ｃのように全面に第１の半導体膜と“　して
のｐｏｌｙｓｉ　膜２８を形成する。その後、第１の薄
膜パターン２６上以外の領域にエツチングマスク材とし
てのレジスト膜２９を形成し、このレジスト膜２９をマ
スクにして第１の薄膜パターン２６上のｐｏｌｙｓｉ　
膜２８をエツチング除者する。

その後、工程りのようにレジスト膜２９を除去する。次
にグラフトベース拡散層を形成するだめのボロン注入ｆ
、ｐｏｌｙｓｉ　膜２８中に行う。

次に、工程Ｅのように第１の薄膜パターン２６と第１の
半導体膜２８の間に残存する５ｉ５Ｎ４膜２７を選択的
にエツチング除去する。

次に、工程Ｆのようにエミッタ領域及びコレクタ領域の
第１の薄膜パターン２６をエツチングする。その後、Ｓ
ｉ、Ｎ、膜２６をマスクにして選択酸化を行ってＳｉＯ
２膜３ｏを形成する。また、この酸化による熱処理によ
って、ｐｏｌｙｓｉ　膜２８中のボロンがＮエピタキシ
ャル層２３中に拡散し、グラフトベース拡散層であるＰ
　拡散１ｉ１３１が形成される。

次に、酸化防止膜の５ｉｓＮａ　嘆２５を工程Ｇのよう
に除去した後、全面に第２の半導体膜としてのｐｏｌｙ
ｓｉ　膜３２を形成する。その後、このｐｏｌｙｓｉ膜
３２中に膜性２中ス拡散層形成のだめのボロンイオン注
入を行い、熱処理によって活性ペース拡散層となるＰ拡
散層３３を形成する。

次に、第２の半導体膜のｐｏｌｙｓｉ　膜３２中にエミ
ッタ拡散層を形成するだめの砒素イオン注入を行った後
、工程Ｈのように酸化防止膜としての５１５Ｎ４膜３４
を形成し熱処理によってエミッタ拡散層となるＨ　拡散
層３５を形成する。

次に、エミッタ領域及びコレクタ領域に工程工のように
第２の半導体膜パターン３２′　及び酸化防止膜パター
ン３４′ヲ形成した後、選択酸化によって第２の半導体
膜パターン３２′の側面に５ｉ０２　膜３６を形成する
。

次に、酸化防止膜パターンのＳｉ声４嘆３４’　　を工
程Ｊのように除去し、ベースコンタクト窓３７を形成す
る。

次に、金属配線としてのＡ／配線３８を行えば、工程に
のようにＮＰＮ形バイポーラトランジスタが得られる。

上記工程において、５ｊ５Ｎ４膜２７によりボロン注入
をしたｐｏｌｙｓｉ　＠　２８と５ｉ５Ｎ４膜２５の距
離が５００人程程度るため、５ｉ０２　膜３０を形成す
ると、Ｐ領域３１とＮ　領域３６が接しないのでエミッ
タ・ベース逆方向耐圧を高くすることができる。なお、
Ｓｉ３Ｎ４膜２７が薄い場合はエミッタ・ベース逆方向
耐圧が小さくなり、また接合容量が増大する。逆に、Ｓ
ｉ３Ｎ４膜２７が厚い場合はＰ領域３１とＰ領域３３が
接しなくなる。

なお、上記実施例においてＮＰＮ形バイポーラトランジ
スタを用いて説明したが、ＰＮＰ形バイポーラトランジ
スタも同様な方法で得ることができる。

発明の効果 以上述べてきたように本発明の半導体装置の製造方法に
よれば、次のような効果が得られる。

（１）エミッタ領域と第１の半導体膜との間に形成した
第２の薄膜を選択的にエツチング除去した後、エミッタ
領域に残存する酸化防止膜をマスクにして選択酸化する
ことによって、セルファライン的にペース引き出し電極
となる第１の半導体膜とエミッタ電極となる第２の半導
体膜間を微細間隔で絶縁分離する酸化膜を形成すること
ができる。

（２）　　エミッタ領域と第１の半導体膜との間に形成
した第２の薄膜の膜厚によって、グラフトベース拡散層
とエミッタ拡散層の間に適当な距離をとることができる
ので、エミッタ・ベース逆方向耐圧を高くすることがで
きる。

（３）　　グラフトベース拡散層とエミッタ拡散層間を
マスク合わせすることなく、セルファライン的に微細間
隔で絶縁分離できる。

（４）　　エミッタ領域上の酸化防止膜を選択的にエツ
チングすることによって、セルファライン的ニエミッタ
拡散窓が微細に形成できる。

以上のように、本発明は絶縁分離及び微細化によって接
合容量の低減化がはかられ、バイポーラトランジスタの
高速、低消費電力化に犬きく寄与するものである。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体装置の製造方
法を説明するだめの工程図、第２図は従来のＮＰＮ形バ
イポーラトランジスタの製造方法を説明するだめの工程
図である。 ２５．３４・・・・・・５ｉ５Ｎ４膜（酸化防止膜）、
２６・・・・・・ＯＶ　Ｄ　−５ｉ０２　　膜パターン
（第１の薄膜パターン）、２７・・・・・・５ｉ５Ｎ４
膜（第２の薄膜）、２８・・・・・・ｐｏｌｙｓｉ膜（
第１の半導体膜）、３０，３６・・・・・・５ｉ０２　
膜、３２・・・・・・ｐｏｌｙｓｉ　膜（第２の半導体
膜）。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 −＾ Ｏ ＃＆− 一　　　　　　　　　　　　［Ｆ］ 第　１　図 ：Ｓ−Ｕ配置偉 配置図 第２図 ぴ 一−Ｊ坩 ｌン　　５シ、　　　） ）だ 景 雪 、、６（１。 ７−Ｐ”捕Ｂ４ １０−−−５ｉＣｈ襲 １７−−−ｐ”搗魅層 ７２−−−［ｆ！５ドープ ｐｏ／ｙ５ｉ腺 ？

Claims (1)

【特許請求の範囲】
1. 半導体基板の一主面上に酸化防止膜を形成する工程と、
   前記酸化防止膜上に第１の薄膜パターンを形成する工程
   と、前記第１の薄膜パターンをマスクにして前記酸化防
   止膜をエッチングする工程と、全面に第２の薄膜を形成
   する工程と、前記第１の薄膜パターンの側面以外の領域
   の前記第２の薄膜をエッチングする工程と、全面に第１
   の半導体膜を形成する工程と、前記第１の薄膜パターン
   上の前記第１の半導体膜をエッチングする工程と、前記
   第２の薄膜の所望の領域をエッチングする工程と、前記
   第１の薄膜パターンの所望の領域をエッチングする工程
   と、選択酸化により酸化膜を形成する工程と、全面に第
   ２の半導体膜を形成する工程と、所望の領域に前記第２
   の半導体膜パターンを形成する工程とを備え、前記第１
   の半導体膜と前記第２の半導体膜パターン間を前記酸化
   膜で絶縁分離する半導体装置の製造方法。