JPS6343368A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高速、低消費電力の特性を有する半導体装置の
製造方法に関する。

従来の技術 バイポーラ型トランジスタにおいて、高速、低消費電力
化を実現するために、パターンの微細化ならびに接合容
量の低減化をはかる必要がある。

そこで１、従来では多結晶シリコン膜（以下Ｐｏ１ｙＳ
ｉと記す）でペース引き出し電極を形成することにより
、パターンの微細化ならびに接合容量の低減化を図って
いる。例えば「ジャーナル　オブ　ソリッド・ステート
　サーキットＪ　Ｖｏｌ、　５Ｃ−１ｅ。

ＮＯ５，１９８１年１０月米国電気電子技術者協会発行
（（ＩＥＥＥ　　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬより一
３ＴＡＴＥＣＩＲＣＵＴＩＳ）ＶＯＬ、５Ｏ−１６，Ｎ
ｏ５，０ＣＴＯＢＥＲ１９８１）では、第２図Ａ−Ｈに
示す方法で、高速、低消費電力化の実現を図っている。

従来の製造方法では、まず第３図人のようにＮ拡散層２
．Ｎエピタキシャル層３．Ｐ拡散層４゜８″ｉ０２膜５
の形成されたＰ型Ｓｉ基板上にノンドープｐｏｌｙｓｉ
膜６を形成した後、所望のノンドープｐｏｌｙｓｉ膜６
を除去する。次にＢに示すように全面に５１５Ｎ４膜７
を形成した後、全面に８１０２膜８を形成し、このＳ工
０２膜８の所望の領域を除去する。欠如、Ｃに示すよう
に５ｉ０２膜８をマスクにしてボロンをイオン注入しボ
ロンドー７’ｐｏｌｙＳ工膜６ａを得る。次に、Ｄに示
すようにボロンをイオン注入したボロンドープｐｏｌｙ
ｓｉ膜６ａとノンドープｐｏｌｙｓｉ膜６のエツチング
レートの差を利用して、エツチングレートの速いノンド
ープｐ　ｏ　ｌ　ｙＳｉ膜６をエツチングしてエミッタ
電極となるノンドープｐｏｌｙｓｉ膜６を得る。次ＫＥ
のようンこ５ｉ０２膜８を除去した後酸化によりＳｉＯ
２膜１０を形成する。この際、Ｐ　拡散層９が形成され
る。次にＦに示すように、Ｓｉ３Ｎ４膜７を除去する。

さらに、０に示すように、エミッタ電極となるノンドー
プｐｏｌｙｓｉ膜６に砒素をイオン注入して砒素ドープ
ｐｏｌｙｓｉ膜６ｂを形成した後、砒素ドープｐｏｌｙ
ｓｉ膜１２を形成するとともに、Ｎ拡散層１３を形成す
る。次に、５ｉ０２膜の所望の領域を除去してベースコ
ンタクト窓をあけた後に、メタル１４を形成するという
ものである。

発明が解決しようとする問題点 しかし、第３図に示す従来の製造方法においては、下記
のような問題点がある。

■　エミッタ電極となるｐｏｌｙｓｉ膜６ｂを精度良く
微細に形成することが困難である。つまり、エミッタ電
トにどなるｐｏｌｙｓｉ膜６は第２図りのごと（５ｉ０
２膜８をマスクにしてボロンをイオン注入したボロンド
ープｐｏｌｙｓｉ膜６２Ｌとノンドープｐｏｌｙｓｉ膜
６のエツチングレートの差を利用してエツチングレート
の速いノンドープｐｏｌｙｓｉ膜６をエツチングして形
成する。しかし、ボロンドープｐｏｌｙｓｉ膜６ａを形
成した際、５ｉ０２膜８の領域下もボロンドープｐｏｌ
ｙｓｉ膜６ａになる。そのため、ノンドープｐｏｌｙｓ
ｉ膜６をエツチングできるように５ｉ５Ｎ４膜７をサイ
ドエッチする必要がある。また、ノンドープｐｏｌｙｓ
ｉ膜６を完全に分離するためには、ノンドープｐｏｌｙ
阻膜６の膜厚外だけエツチングする必要がある。

そのだめ、少なくともノンドープｐｏｌｙｓｉ膜６の膜
厚外に相当するサイドエッチが入ってしまう。したがっ
て、ボロンドープｐｏｌｙｓｉ膜θａの５ｉ０２膜８の
領域下への入り込み、５１５Ｎ４膜７のサイドエッチ量
、ノンドープｐｏｌｙｓｉ膜６の膜厚のばらつき、ノン
ドープｐｏｌｙｓｉ膜６のエツチング時間のばらつき等
の影響によってノンドーグｐｏｌｙｓｉ膜６のサイドエ
ッチ；ｄ、が）１１なる。そのため、エミッタ電極とな
るノンドープｐｏｌｙｓｉ膜６のパターン寸法が変化し
、精度良く微細に形成することが困難である。

■　ベース引き出し電極となるボロンドープｐｏｌｙｓ
ｉ膜６２Ｌの低抵抗化が困難である。つまり、ボロンド
ープｐｏｌｙｓｉ膜６７Ｌは第β図Ｅのごとく、５ｉ０
２膜１Ｑの形成によって５ｉ０２膜１０の膜厚の約半分
程度のＳｉが食われ薄くなってしまい抵抗が高くなって
しまう。そこで、ボロンドープｐｏｌｙｓｉ膜６ａの抵
抗を低くするだめに、膜厚を厚くした場合、前述のごと
く、５１０２膜８の領域下のノンドープｐｏｌｙｓｉ膜
６のサイドエッチ量が大きくなり、エミッタ電極となる
ノンドープｐｏｌｙｓ工膜６のパターン寸法の精度が低
下する。それと同時に、ノンドープｐｏｌｙｓｉ膜θと
ボロンドープｐｏｌｙｓｉ膜６ａの間隔が広くなり、Ｐ
拡散層１１の抵抗の増加、接合容清の増加という問題が
ある。また酸化によるボロンドープｐｏｌｙｓｉ膜６ａ
の食われを少なくするために、５ｉ０２膜１ｏの膜厚を
薄くした場合、５ｉ０２膜１ｏの絶縁性が問題となって
しまう。

■　５ｉ０２膜１０を形成の際、ストレスが発生しやす
い。つまり、第２図りのごとくノンドープｐｏｌｙｓｉ
膜６とポｏｙドープｐｏｌｙｓｉ膜６ａをエツチングに
よって分離した後、第７図Ｅのどと（５ｉ０２膜１ｏを
形成した場合、ノンドープｐｏｌｙｓｉ膜６とホ０７ド
ープｐｏｌｙｓｉ膜６ａの間が凹部形状になっているた
め、酸化によるストレスが凹部にかかる。この場合、間
隔が狭くなるほどストレスが大きくなる。したがって、
間隔を狭く成形するとストレスによる欠陥が生じやすく
、歩留りの低下の原因となるという問題がある。

本発明は、このような従来の問題に鑑み、これらの問題
を解決した高速、低消費電力の特性を有する半導体装置
の製造方法を提供することを目的とする。

問題点を解決するための手段 本発明の半導体装置の製造方法は、酸化防止膜が形成さ
れた半導体基板に薄膜パターンを形成する工程と、前記
薄膜パターンをマスクにして前記酸化膜を除去する工程
と、全面に第１の半導体膜を形成する工程と、前記薄膜
パターン上の前記第１の半導体膜を除去する工程と、前
記薄膜パターンの所望の領域を除去する工程と、全面に
導電膜を形成する工程と、前記導電膜の所望の領域を除
去する工程と、前記第１の半導体膜と前記導電膜を酸化
し、酸化膜および絶縁層とする工程と、前記酸化防止膜
の所望の領域を除去する工程と、全面に第２の半導体膜
を形成する工程と、所望の領域に第２の半導体膜パター
ンを形成する工程を備え、ベース引き出し電極となる前
記第１の半導体膜とエミッタ電極となる第２の半導体膜
パターン間を前記酸化膜および導電膜を酸化して得られ
る絶縁層で分離することを特徴とする。

作用 本発明は上記構成によシ、以下のように作用する。

■　薄膜パターンよってエミッタ領域、グラフトベース
領域およびベース引き出し電極領域がセルファライン的
に決まる。

■　エミッタ領域上に残存する酸化防止膜をマスクにし
て選択酸化を行なうことによって、グラフトベース拡散
層とエミッタ拡散層間およびベース引き出し電極である
第２の半導体膜パターン間を微細間隔で絶縁分離する酸
化膜を形成することができる。

０　エミッタ領域上の酸化防止膜を選択的にエツチング
することによって、セルファライン的にエミッタ拡散窓
が微細に形成できる。

■　第１の半導体膜と第２の半導体膜を任意の膜厚で形
成することができ、さらに、導電膜も任意の膜厚で形成
できる。したがって、導電膜の酸化を途中までとするこ
とにより十分な絶縁分離ができるうえ、導電膜により抵
抗の低いベース引き出し電極を得ることができる。

■　薄膜パターンをフィールド絶縁層として用いること
ができ、平坦な表面が得られる。

実施例 以下、本発明の半導体装置の製造方法を実施例に基づい
て説明する。

第１図Ａ−ＩＣは本発明の第１の実施例の製造工程を示
す。第１図はＮＰＮ型バイポーラトランジスタの場合で
あり、まず、工程人のように、Ｎ拡散層２１．Ｐ拡散層
２２．エピタキシャル層２３゜および５ｉ０２膜２４の
形成された半導体基板としてのＰ型Ｓｉ基板２ｏ上に酸
化防止膜としての５ｉ５Ｎ４膜２５を形成した後、薄膜
パターンとしてのＣＶ　Ｄ−５ｉ０２膜パターン２６を
形成する。その後、この薄膜パターン２６をマスクにし
て５ｉ５Ｎ４膜２５をエツチングする。

次に、工程Ｂのように、全面に第１の半導体膜としての
ｐｏｌｙｓｉ膜２７を形成する。その後、薄［パター７
之６上以外の領域にエツチングマスク材としてのレジス
ト膜２８を形成する。次に、工程Ｃのように、前記レジ
スト膜２８をマスクとして薄膜パターン２６上のｐｏｌ
ｙｓｉ膜２７をエンチングした後、レジスト膜２８を除
去する。次にグラフトベース拡散層を形成するためｐｏ
ｌｙｓｉ膜２７にボロンイオン注入を行なった後、工程
りのようにエミッタ領域およびコレクタ領域の薄膜パタ
ーン２６をエツチングする。その後、全面に導電膜とし
てのＴａ膜２８を形成する。

次に、工程Ｅのように、レジスト膜パターンを用いてエ
ツチングを行ない、クラフトベース上にのみＴａ膜２８
を残す。

次に、工程Ｆのように、５ｉ５Ｎ４膜２６をマスクにし
て選択酸化を行なって、ハ膜２８を酸化して得られる絶
縁層２９および第１の半導体膜としてのｐｏｌｙｓｉ膜
′Ｑ７を酸化して得られる５ｉ０２膜３０を形成する。

また、この酸化による熱処理によって、ｐｏｌｙｓｉ膜
２７中のボロンがＮエピタキシャル層２３中に拡散し、
グラフトベース拡散層であるＰ拡散層３１が形成される
。

次に、工程Ｇのように、エミッタ領域およびコレクタ領
域のＳｉ３Ｎ４膜２５をエツチング除去した後、全面に
第２の半導体膜としてのｐｏ１７ｓ工膜３２金膜３２る
。

次に、工程Ｈのようにｐｏｌｙｓｉ膜３２中に膜性２中
ス拡散層形成のだめのボロンイオン注入ヲ行ない、熱処
理によって活性ベース拡散層となるＰ＋拡散層３３を形
成した後、エミ、り拡散層を形成するため砒素イオン注
入をｐｏｌｙｓｉ膜３２に行なう。その後、酸化防止膜
としての５ｉ５Ｎ４膜３４を形成し熱処理によってエミ
ッタ拡散層となるＮ＋拡散磨３６を形成する。

次に、工程工のように、レジストマスクパターンを用い
てｐｏｌｙｓｉ膜３２をエツチングした後、Ｓｉ、５Ｎ
４膜３４マスクとして選択酸化を行ない、第２の半導体
膜であるｐｏｌｙｓｉ膜３２パターン側面にＳｉＯ２膜
３６を形成する。

次に、工程Ｊのように、Ｓｉ３Ｎ４膜３４を除去！７た
後、ベースコンタクト窓３７を形成する。

次に工程にのように、金属配線としての人ｅ配線３８を
行なえばＮＰＮ型バイポーラトランジスタが得られる。

なお、前記の第１の実施例において薄膜パターン２６と
してＣＶ　Ｄ　−３ｉＯ２膜を用いて説明したが、これ
は１、光ＣＶＤ−３ｉ０２　膜、プラズマＳｉＯ２膜等
ノ絶縁性薄膜を用いても良い。また、Ｎエピタキシャル
層２３上に酸化防止膜としてのＳｉ　５Ｎ　４膜２６を
直接に形成したが、この間に薄い５ｉ０２膜を形成して
おいても良い。

また、グラフトベース拡散層３１の形成において、第１
図Ｃの如く、薄膜パターン２６上第１の半導体膜として
のｐｏｌｙｓｉ膜２７をエツチングした後ボロンイオン
注入を行なって形成したが、これは全面に第１の半導体
膜を形成した後イオン注入を行なうか、あるいは、ドー
プド半導体膜を用いても良い。

また、導電膜としてＴａ膜２８を用いて説明したがこれ
ばムｌ、　　Ｔｉなどを用いても良い。

発明の効果 以上述べてきたように本発明の半導体装置の製造方法に
よれば、以下のような効果が得られる。

■　薄膜パターンてよって、セルファライン的にクラフ
トベース拡散層領域、エミッタ領域。

ベース引き出し電極となる第１の半導体膜領域が決まる
。

■　エミッタ領域上に残存する酸化防止膜をマスクにし
て選択酸化することによって、セルファライン的にベー
ス引き出し電極となる第１の半導体膜とエミッタ電極と
なる第２の半導体膜間を微細間隔で絶縁分離する酸化膜
を形成することができる。

■　第１の半導体膜上に形成した導電膜により、抵抗の
低いベース引き出し電極部を得ることができる。また導
電膜を酸化し、絶縁層を形成することで、導電膜と第２
の半導体膜を良好に絶縁分離することができる。

■　グラフトベース拡散層とエミッタ拡散層間をマスク
合わせすることなく、セルファライン的に微細間隔で絶
縁分離できる。

■　エミッタ電極となる第２の半導体膜側面に形成した
５ｉ０２膜により、金属配線の例えばＡｅの界面への侵
入を防ぐことができる。

■　薄膜パターンをフィールド絶縁膜として用いること
により、平坦な表面が得られる。

以上のように、本発明は絶縁分離および微細化によって
接合容量の低減化を図り、バイポーラトランジスタの高
速、低消費電力化に大きく寄与するものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例における製造方法を説明
するだめの工程図、第２図棲轡≠念ｆｉ＋１ｉ；、１ ハ従来のＮＰＮ型バイポーラトランジスタの製造方法を
説明するだめの工程図である。 ２６．３４・・・・・・５ｉ５Ｎ４膜〔酸化防止膜〕、
２６・・・・・・ＣＹＤ−５ｉ０２膜パターン〔薄膜パ
ターン〕、２７・・・・・・ｐｏｌｙｓｉ膜〔第１の半
導体膜〕、２８・・・・・・Ｔａ膜〔導電膜〕、２９・
・・・・・導電膜を酸化した絶縁層、３０．３８・・・
・・・ＳｉＯ２膜、３２・・・・・・ｐｏｌｙｓｉ膜〔
第２の半導体膜〕。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名３７
−へニス″：Ｊシタクト完【 、、３８−Ａρ２乙Ｊ艮 第　１　図 恢　　　　　　　　　　　　　　リ 鍜　　　　　　　　　０ 八へ （Ｑ し 穐 へり 図　　　　　　〜 へ へ す

Claims (4)

【特許請求の範囲】
1. （１）半導体基板の一主面上に酸化防止膜を形成する工
   程と、前記酸化防止膜上に薄膜パターンを形成する工程
   と、前記薄膜パターンをマスクとして前記酸化防止膜を
   除去する工程と、全面に第１の半導体膜を形成する工程
   と、前記薄膜パターン上の前記第１の半導体膜を除去す
   る工程と、前記薄膜パターンの所望の領域を除去する工
   程と、全面に導電膜を形成する工程と、前記導電膜の所
   望の領域を除去する工程と、前記第１の半導体膜と前記
   導電膜を酸化し、酸化膜および絶縁層とする工程と、前
   記酸化防止膜の所望の領域を除去する工程と、全面に第
   ２の半導体膜を形成する工程と、所望の領域に前記第２
   の半導体膜パターンを形成する工程を備え、前記酸化膜
   と導電膜を酸化して得られる絶縁層により、前記第２の
   半導体膜と前記第１の半導体膜とを絶縁分離する半導体
   装置の製造方法。
2. （２）導電膜を所望の深さまで酸化する特許請求の範囲
   第１項記載の半導体装置の製造方法。
3. （３）第２の半導体膜パターン形成後、前記第２の半導
   体膜パターン側面に酸化膜を形成する特許請求の範囲第
   １項記載の半導体装置の製造方法。
4. （４）導電膜をＴｉ（チタン）あるいはＴａ（タンタル
   ）あるいはＡｌ（アルミニウム）とする特許請求の範囲
   第１項記載の半導体装置の製造方法。