JPH06101477B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06101477B2 JPH06101477B2 JP24800188A JP24800188A JPH06101477B2 JP H06101477 B2 JPH06101477 B2 JP H06101477B2 JP 24800188 A JP24800188 A JP 24800188A JP 24800188 A JP24800188 A JP 24800188A JP H06101477 B2 JPH06101477 B2 JP H06101477B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法、特に、MOS型トラン
ジスタを有する半導体装置の製造方法に関する。
ジスタを有する半導体装置の製造方法に関する。
第３図（ａ）〜（ｄ）は、従来の半導体装置の製造方法
を説明するための工程順に示した半導体チップの断面図
である。
を説明するための工程順に示した半導体チップの断面図
である。
第３図（ａ）に示すように、Ｐ型シリコン基板１の一主
面に、素子分離用のフィールド酸化膜２を設けて素子形
成領域を区画し、前記素子形成領域の表面にゲート絶縁
膜用の酸化シリコン膜３を形成する。
面に、素子分離用のフィールド酸化膜２を設けて素子形
成領域を区画し、前記素子形成領域の表面にゲート絶縁
膜用の酸化シリコン膜３を形成する。
次に、第３図（ｂ）に示すように、酸化シリコン膜３の
所定の領域を選択的にエッチングしてコンタクト用開孔
部４を形成する。
所定の領域を選択的にエッチングしてコンタクト用開孔
部４を形成する。
次に、第３図（ｃ）に示すように、開孔部４を含む表面
にリン等のＮ型不純物を含む多結晶シリコン層５を堆積
し、熱処理により、開孔部４から前記素子形成領域中へ
Ｎ型不純物を拡散してＮ型拡散領域７を形成する。次に
多結晶シリコン層５の上にパターニングしたホトレジス
ト膜12を形成する。
にリン等のＮ型不純物を含む多結晶シリコン層５を堆積
し、熱処理により、開孔部４から前記素子形成領域中へ
Ｎ型不純物を拡散してＮ型拡散領域７を形成する。次に
多結晶シリコン層５の上にパターニングしたホトレジス
ト膜12を形成する。
次に、第３図（ｄ）に示すように、ホトレジスト膜12を
マスクにして多結晶シリコン層５をエッチングして、ゲ
ート電極８及び開孔部４のＮ型拡散領域７と接続する電
極配線９を形成する。
マスクにして多結晶シリコン層５をエッチングして、ゲ
ート電極８及び開孔部４のＮ型拡散領域７と接続する電
極配線９を形成する。
次に、フィールド酸化膜2,ゲート電極８及び電極配線９
をマスクとしてヒ素イオンをイオン注入して前記素子形
成領域中にＮ型拡散領域10及びＮ型拡散領域７と接続す
るＮ型拡散領域11を形成する。その結果、Ｎ型拡散領域
と電極配線９はＮ型拡散領域７を介して接続することが
できる。
をマスクとしてヒ素イオンをイオン注入して前記素子形
成領域中にＮ型拡散領域10及びＮ型拡散領域７と接続す
るＮ型拡散領域11を形成する。その結果、Ｎ型拡散領域
と電極配線９はＮ型拡散領域７を介して接続することが
できる。
上述した従来の半導体装置は、次のような問題点があ
る。
る。
第４図（ａ），（ｂ）は従来の半導体装置のコンタクト
部の第１の例を示す平面図及びＡ−Ａ′線断面図であ
る。
部の第１の例を示す平面図及びＡ−Ａ′線断面図であ
る。
第４図（ａ），（ｂ）に示すように、従来の半導体装置
のコンタクト部は、開孔部４の電極配線９が開孔部４の
Ｎ型拡散領域７の表面を完全に覆うようにはなっておら
ず、後にイオン注入工程で形成されるＮ型拡散領域11と
接続する領域では、開孔部４のゲート電極側のＮ型拡散
領域７を露出させるように形成するのが普通である。
のコンタクト部は、開孔部４の電極配線９が開孔部４の
Ｎ型拡散領域７の表面を完全に覆うようにはなっておら
ず、後にイオン注入工程で形成されるＮ型拡散領域11と
接続する領域では、開孔部４のゲート電極側のＮ型拡散
領域７を露出させるように形成するのが普通である。
第５図（ａ），（ｂ）は従来の半導体装置のコンタクト
部の第２の例を示す平面図及びＢ−Ｂ′線断面図であ
る。
部の第２の例を示す平面図及びＢ−Ｂ′線断面図であ
る。
第５図（ａ），（ｂ）に示すように、開孔部４のＮ型拡
散領域７の表面を電極配線９で完全に覆う構造にする
と、Ｎ型拡散領域７に電極配線９をマスクとするイオン
注入により形成されたＮ型拡散領域11が接続されない場
合が生じ、Ｎ型拡散領域11と電極配線９との電気的接続
ができない。
散領域７の表面を電極配線９で完全に覆う構造にする
と、Ｎ型拡散領域７に電極配線９をマスクとするイオン
注入により形成されたＮ型拡散領域11が接続されない場
合が生じ、Ｎ型拡散領域11と電極配線９との電気的接続
ができない。
従って、従来のコンタクト部は、第５図（ａ），（ｂ）
のような構造は不可能で第４図（ａ），（ｂ）のよう
に、Ｎ型拡散領域７とＮ型拡散領域11が必ず重なる部分
を設けるようになっていた。しかし、この方法では、次
に示すような重大な問題がしばしば生じていた。
のような構造は不可能で第４図（ａ），（ｂ）のよう
に、Ｎ型拡散領域７とＮ型拡散領域11が必ず重なる部分
を設けるようになっていた。しかし、この方法では、次
に示すような重大な問題がしばしば生じていた。
第６図（ａ），（ｂ）は従来の半導体装置のコンタクト
部の第３の例を示す平面図及びＣ−Ｃ′線断面図であ
る。
部の第３の例を示す平面図及びＣ−Ｃ′線断面図であ
る。
第６図（ａ），（ｂ）に示すように、コンタクト用開孔
部４の一部に電極配線９に覆われていない領域が必ず設
けられていたが、その領域（シリコン基板が露出した領
域）は、多結晶シリコン層を選択的にエッチングして電
極配線９を形成する際にエッチング雰囲気に必ずさらさ
れる領域であり、前記多結晶シリコン層５のエッチング
が過剰になると、Ｎ型拡散領域７がエッチングされてし
まい、凹部16を生じ、イオン注入でＮ型拡散領域11を形
成してもＮ型拡散領域７とＮ型拡散領域11が接続できな
い。何故なら、多結晶シリコン層からなる電極配線９と
シリコン基板ではどちらも同じシリコンであることか
ら、エッチングに選択性をもたせることが難しい為であ
る。
部４の一部に電極配線９に覆われていない領域が必ず設
けられていたが、その領域（シリコン基板が露出した領
域）は、多結晶シリコン層を選択的にエッチングして電
極配線９を形成する際にエッチング雰囲気に必ずさらさ
れる領域であり、前記多結晶シリコン層５のエッチング
が過剰になると、Ｎ型拡散領域７がエッチングされてし
まい、凹部16を生じ、イオン注入でＮ型拡散領域11を形
成してもＮ型拡散領域７とＮ型拡散領域11が接続できな
い。何故なら、多結晶シリコン層からなる電極配線９と
シリコン基板ではどちらも同じシリコンであることか
ら、エッチングに選択性をもたせることが難しい為であ
る。
その結果、Ｎ型拡散領域11と電極配線９が電気的に接続
できないという問題点がある。
できないという問題点がある。
本発明の半導体装置の製造方法は、一導電型半導体基板
の一主面にフィールド絶縁膜を選択的に設けて素子形成
領域を区画し前記素子形成領域の表面に絶縁膜を設ける
工程と、前記絶縁膜を選択的にエッチングしてコンタク
ト用の開孔部を設ける工程と、前記開孔部を含む表面に
逆導電型不純物を含む多結晶シリコン層及び前記多結晶
シリコン層とエッチングレートの異なる導体層を順次堆
積する工程と、熱処理により前記多結晶シリコン層の不
純物を前記開孔部の前記素子形成領域内に導入して逆導
電型の第１の拡散領域を形成する工程と、前記導体層を
選択的にエッチングしてゲート電極及び前記開孔部の前
記第１の拡散領域と接続し且つ前記開孔部の前記ゲート
電極に近い側の前記多結晶シリコン層を露出させる電極
配線を形成する工程と、前記フィールド絶縁膜，前記ゲ
ート電極及び前記電極配線をマスクとして逆導電型の不
純物をイオン注入し前記素子形成領域内に前記第１の拡
散領域と接続する逆導電型の第２の拡散領域を形成する
工程と、前記多結晶シリコン層を選択的にエッチングし
前記開孔部を覆い前記電極配線と接続する電極を設ける
工程とを含んで構成される。
の一主面にフィールド絶縁膜を選択的に設けて素子形成
領域を区画し前記素子形成領域の表面に絶縁膜を設ける
工程と、前記絶縁膜を選択的にエッチングしてコンタク
ト用の開孔部を設ける工程と、前記開孔部を含む表面に
逆導電型不純物を含む多結晶シリコン層及び前記多結晶
シリコン層とエッチングレートの異なる導体層を順次堆
積する工程と、熱処理により前記多結晶シリコン層の不
純物を前記開孔部の前記素子形成領域内に導入して逆導
電型の第１の拡散領域を形成する工程と、前記導体層を
選択的にエッチングしてゲート電極及び前記開孔部の前
記第１の拡散領域と接続し且つ前記開孔部の前記ゲート
電極に近い側の前記多結晶シリコン層を露出させる電極
配線を形成する工程と、前記フィールド絶縁膜，前記ゲ
ート電極及び前記電極配線をマスクとして逆導電型の不
純物をイオン注入し前記素子形成領域内に前記第１の拡
散領域と接続する逆導電型の第２の拡散領域を形成する
工程と、前記多結晶シリコン層を選択的にエッチングし
前記開孔部を覆い前記電極配線と接続する電極を設ける
工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図である。
に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の一主面に素子分離用フィールド酸化膜２を設けて素子
形成領域を区画し、前記素子形成領域の表面にゲート絶
縁膜用の酸化シリコン膜３を20nmの厚さに形成する。
の一主面に素子分離用フィールド酸化膜２を設けて素子
形成領域を区画し、前記素子形成領域の表面にゲート絶
縁膜用の酸化シリコン膜３を20nmの厚さに形成する。
次に、第１図（ｂ）に示すように、酸化シリコン膜３を
選択的にエッチング除去し、コンタクト用の開孔部４を
形成する。
選択的にエッチング除去し、コンタクト用の開孔部４を
形成する。
次に、第１図（ｃ）に示すように、開孔部４を含む表面
に、Ｎ型不純物を含む厚さ50nmの多結晶シリコン層５及
びW,Mo,Ti等の高融点金属層もしくはそれらの硅化物層
からなる厚さ0.5μｍの導体層６を順次堆積する。次
に、熱処理により、多結晶シリコン層５より開孔部４の
前記素子形成領域の表面にＮ型不純物を拡散させてＮ型
拡散領域７を形成する。ここで、多結晶シリコン層５と
導体層６とは、互いに所定のエッチング選択比を有する
ように選ぶ。
に、Ｎ型不純物を含む厚さ50nmの多結晶シリコン層５及
びW,Mo,Ti等の高融点金属層もしくはそれらの硅化物層
からなる厚さ0.5μｍの導体層６を順次堆積する。次
に、熱処理により、多結晶シリコン層５より開孔部４の
前記素子形成領域の表面にＮ型不純物を拡散させてＮ型
拡散領域７を形成する。ここで、多結晶シリコン層５と
導体層６とは、互いに所定のエッチング選択比を有する
ように選ぶ。
次に、第１図（ｄ）に示すように、導体層６を選択的に
エッチングしてゲート電極８及び開孔部４のゲート電極
７の側以外を含む領域に電極配線９を形成する。次に、
フィールド酸化膜2,ゲート電極8,電極配線９をマスクと
してリンイオンを加速エネルギー150keV,ドーズ量１×1
016cm-2でイオン注入し、前記素子形成領域内にＮ型拡
散領域10及びＮ型拡散領域７に接続するＮ型拡散領域11
をそれぞれ形成する。
エッチングしてゲート電極８及び開孔部４のゲート電極
７の側以外を含む領域に電極配線９を形成する。次に、
フィールド酸化膜2,ゲート電極8,電極配線９をマスクと
してリンイオンを加速エネルギー150keV,ドーズ量１×1
016cm-2でイオン注入し、前記素子形成領域内にＮ型拡
散領域10及びＮ型拡散領域７に接続するＮ型拡散領域11
をそれぞれ形成する。
次に、第１図（ｅ）に示すように、開孔部４及び電極配
線９を含む領域を覆うホトレジスト膜12を選択的に形成
する。次に、ホトレジスト膜12及びゲート電極８をマス
クとして多結晶シリコン層５をエッチング除去する。次
に、ホトレジスト膜12を除去して、MOS型トランジスタ
を有する半導体装置を構成する。
線９を含む領域を覆うホトレジスト膜12を選択的に形成
する。次に、ホトレジスト膜12及びゲート電極８をマス
クとして多結晶シリコン層５をエッチング除去する。次
に、ホトレジスト膜12を除去して、MOS型トランジスタ
を有する半導体装置を構成する。
ここで、開孔部４のＮ型拡散領域７の表面は多結晶シリ
コン層５により被覆されているため、エッチング液にさ
らされてえぐられることがなく、Ｎ型拡散領域７とＮ型
拡散領域11との良好な接続が得られる。
コン層５により被覆されているため、エッチング液にさ
らされてえぐられることがなく、Ｎ型拡散領域７とＮ型
拡散領域11との良好な接続が得られる。
第２図は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図である。
に示した半導体チップの断面図である。
第２図（ａ）に示すように、第１図（ａ），（ｂ）によ
り説明した第１の実施例と同様にしてＰ型シリコン基板
１の主表面に素子分離用のフィールド酸化膜２を設けて
素子形成領域を区画し、前記素子形成領域の表面にゲー
ト絶縁膜用の酸化シリコン膜３を設け、酸化シリコン膜
３を選択的にエッチングしてコンタクト用の開孔部４を
形成する。
り説明した第１の実施例と同様にしてＰ型シリコン基板
１の主表面に素子分離用のフィールド酸化膜２を設けて
素子形成領域を区画し、前記素子形成領域の表面にゲー
ト絶縁膜用の酸化シリコン膜３を設け、酸化シリコン膜
３を選択的にエッチングしてコンタクト用の開孔部４を
形成する。
次に、第２図（ｂ）に示すように、開孔部４を含む表面
にＮ型不純物を含む多結晶シリコン層5,窒化チタン層1
3,多結晶シリコン層14,窒化シリコン層15を順次積層し
て堆積し、多結晶シリコン層５より開孔部４の前記素子
形成領域の表面にＮ型不純物を導入してＮ型拡散領域７
を形成する。
にＮ型不純物を含む多結晶シリコン層5,窒化チタン層1
3,多結晶シリコン層14,窒化シリコン層15を順次積層し
て堆積し、多結晶シリコン層５より開孔部４の前記素子
形成領域の表面にＮ型不純物を導入してＮ型拡散領域７
を形成する。
次に、第２図（ｃ）に示すように、窒化チタン15,多結
晶シリコン層14,窒化チタン層13を選択的に順次エッチ
ングしてゲート電極８及び電極配線９を形成する。ここ
で窒化チタン13は多結晶シリコン層14をエッチングする
際にエッチン選択比を利用して過剰エッチングから下側
の多結晶シリコン層５を保護することができる利点があ
る。次に、フィールド酸化膜2,ゲート電極８及び電極配
線９をマスクとしＮ型不純物をイオン注入し前記素子形
成領域中にＮ型拡散領域10及びＮ型拡散領域７と接続す
るＮ型拡散領域11をそれぞれ形成する。
晶シリコン層14,窒化チタン層13を選択的に順次エッチ
ングしてゲート電極８及び電極配線９を形成する。ここ
で窒化チタン13は多結晶シリコン層14をエッチングする
際にエッチン選択比を利用して過剰エッチングから下側
の多結晶シリコン層５を保護することができる利点があ
る。次に、フィールド酸化膜2,ゲート電極８及び電極配
線９をマスクとしＮ型不純物をイオン注入し前記素子形
成領域中にＮ型拡散領域10及びＮ型拡散領域７と接続す
るＮ型拡散領域11をそれぞれ形成する。
次に、第２図（ｄ）に示すように、多結晶シリコン層５
を選択的にエッチングして半導体装置を構成する。ここ
で、窒化チタン層15は多結晶シリコン層５をエッチング
る際の多結晶シリコン層14の表面を保護する。
を選択的にエッチングして半導体装置を構成する。ここ
で、窒化チタン層15は多結晶シリコン層５をエッチング
る際の多結晶シリコン層14の表面を保護する。
以上説明したように本発明は、一導電型の素子形成領域
上に設けた絶縁膜を選択的にエッチングしてコンタクト
用開孔部を設け、コンタクト用開孔部を含む表面に逆導
電型の不純物を含む多結晶シリコン層及び導体層を順次
堆積して設け、熱処理により多結晶シリコン層にて開孔
部の素子形成領域内に不純物を導入して逆導電型の第１
の拡散領域を設けた後導体層を選択的にエッチングして
ゲート電極及び開孔部のゲート電極に近い側の多結晶シ
リコン層を露出させる電極配線を設け、ゲート電極と電
極配線をマスクして逆導電型不純物イオンを素子形成領
域中に導入して第１の拡散領域と接続する第２の拡散領
域を形成することによって、電極配線形成時の過剰エッ
チングにより開孔部の第１の拡散領域が除去されるのを
防止してコンタクト特性を向上して半導体装置の信頼性
を向上させる半導体装置の製造方法を実現できるという
効果を有する。
上に設けた絶縁膜を選択的にエッチングしてコンタクト
用開孔部を設け、コンタクト用開孔部を含む表面に逆導
電型の不純物を含む多結晶シリコン層及び導体層を順次
堆積して設け、熱処理により多結晶シリコン層にて開孔
部の素子形成領域内に不純物を導入して逆導電型の第１
の拡散領域を設けた後導体層を選択的にエッチングして
ゲート電極及び開孔部のゲート電極に近い側の多結晶シ
リコン層を露出させる電極配線を設け、ゲート電極と電
極配線をマスクして逆導電型不純物イオンを素子形成領
域中に導入して第１の拡散領域と接続する第２の拡散領
域を形成することによって、電極配線形成時の過剰エッ
チングにより開孔部の第１の拡散領域が除去されるのを
防止してコンタクト特性を向上して半導体装置の信頼性
を向上させる半導体装置の製造方法を実現できるという
効果を有する。
第１図（ａ）〜（ｆ）及び第２図（ａ）〜（ｄ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｄ）は従
来の半導体装置の製造方法を説明するための工程順に示
した半導体チップの断面図、第４図（ａ），（ｂ）は従
来の半導体装置のコンタクト部の第１の例を示す平面図
及びＡ−Ａ′線断面図、第５図（ａ），（ｂ）は従来の
半導体装置のコンタクト部の第２の例を示す平面図及び
Ｂ−Ｂ′線断面図、第６図（ａ），（ｂ）は従来の半導
体装置のコンタクト部の第３の例を示す平面図及びＣ−
Ｃ′線断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……酸化シリコン膜、４……開孔部、５……多結晶シリ
コン層、６……導体層、７……Ｎ型拡散領域、８……ゲ
ート電極、９……電極配線、10,11……Ｎ型拡散領域、1
2……ホトレジスト膜、13……窒化チタン層、14……多
結晶シリコン層、15……窒化チタン層、16……凹部。
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｄ）は従
来の半導体装置の製造方法を説明するための工程順に示
した半導体チップの断面図、第４図（ａ），（ｂ）は従
来の半導体装置のコンタクト部の第１の例を示す平面図
及びＡ−Ａ′線断面図、第５図（ａ），（ｂ）は従来の
半導体装置のコンタクト部の第２の例を示す平面図及び
Ｂ−Ｂ′線断面図、第６図（ａ），（ｂ）は従来の半導
体装置のコンタクト部の第３の例を示す平面図及びＣ−
Ｃ′線断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……酸化シリコン膜、４……開孔部、５……多結晶シリ
コン層、６……導体層、７……Ｎ型拡散領域、８……ゲ
ート電極、９……電極配線、10,11……Ｎ型拡散領域、1
2……ホトレジスト膜、13……窒化チタン層、14……多
結晶シリコン層、15……窒化チタン層、16……凹部。
Claims (1)
- 【請求項１】一導電型半導体基板の一主面にフィールド
絶縁膜を選択的に設けて素子形成領域を区画し前記素子
形成領域の表面に絶縁膜を設ける工程と、前記絶縁膜を
選択的にエッチングしてコンタクト用の開孔部を設ける
工程と、前記開孔部を含む表面に逆導電型不純物を含む
多結晶シリコン層及び前記多結晶シリコン層とエッチン
グレートの異なる導体層を順次堆積する工程と、熱処理
により前記多結晶シリコン層の不純物を前記開孔部の前
記素子形成領域内に導入して逆導電型の第１の拡散領域
を形成する工程と、前記導体層を選択的にエッチングし
てゲート電極及び前記開孔部の前記第１の拡散領域と接
続し且つ前記開孔部の前記ゲート電極に近い側の前記多
結晶シリコン層を露出させる電極配線を形成する工程
と、前記フィールド絶縁膜，前記ゲート電極及び前記電
極配線をマスクとして逆導電型の不純物をイオン注入し
前記素子形成領域内に前記第１の拡散領域と接続する逆
導電型の第２の拡散領域を形成する工程と、前記多結晶
シリコン層を選択的にエッチングして前記開孔部を覆い
前記電極配線と接続する電極を設ける工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24800188A JPH06101477B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24800188A JPH06101477B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294636A JPH0294636A (ja) | 1990-04-05 |
| JPH06101477B2 true JPH06101477B2 (ja) | 1994-12-12 |
Family
ID=17171716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24800188A Expired - Lifetime JPH06101477B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101477B2 (ja) |
-
1988
- 1988-09-30 JP JP24800188A patent/JPH06101477B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0294636A (ja) | 1990-04-05 |
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