JPS61102765A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61102765A JPS61102765A JP22636084A JP22636084A JPS61102765A JP S61102765 A JPS61102765 A JP S61102765A JP 22636084 A JP22636084 A JP 22636084A JP 22636084 A JP22636084 A JP 22636084A JP S61102765 A JPS61102765 A JP S61102765A
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- Japan
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- region
- terminal
- integrated circuit
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- Pending
Links
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- 238000009792 diffusion process Methods 0.000 claims abstract description 16
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、静電気によって破壊に至ることを防止する手
段をそなえた半導体集積回路装置に関する。
段をそなえた半導体集積回路装置に関する。
従来例の構成とその問題点
近年の工業製品には、合成樹脂、あるいは化学繊維が多
用されている。ところでこれらの物質の欠点の一つは静
電気を帯びやすいことであり、この意味で我々の生活の
場には、随所に静電気が存在しているといっても過言で
はない。
用されている。ところでこれらの物質の欠点の一つは静
電気を帯びやすいことであり、この意味で我々の生活の
場には、随所に静電気が存在しているといっても過言で
はない。
一方電子部品の分野では、トランジスタから集積回路へ
と素子が小形化、精密化してきたため、静電気による破
壊の問題がクローズアップされ、その対策が重要な課題
となってきた。ところで静電破壊した集積回路は、光学
顕微鏡による観察では破壊の痕跡が認められることはま
れであるが、詳細な解析によれば、ＰＮ接合が極所的に
破壊されていることがわかる。破壊の仕方はＰＮ接合に
逆方向に静電サージが印加されると、接合部分で荷電キ
ャリアが加速され、なだれ崩壊を起すが、これが接合の
極所に集中するため結晶格子が破壊に至ると考えられて
いる。したがって静電破壊から集積回路を守るには、何
らかの方法で静電サージを吸収することであるが、一方
策として、ダイオードにより吸収し、集積回路の電源端
子又は接地端子へと逃がすことが実用されている。第１
図に、従来用いられてきた方策を回路図で示す。即ち、
図中〈示すごとく、保護すべき集積回路の端子１に保護
ダイオード２及び３を図中の関係で接続する。かかる構
成においては接地端子４に対し正の静電サージはダイオ
ード２が電源５、あるいは回路部分６を通して接地端子
４へと吸収する働らきをし、負の静電サージはダイオー
ド３が接地端子４へと逃がす働らきをする。ところでか
かる従来例では、静電サージ破壊に対する効果について
は満足すべきものがあるが、ダイオード２の基板上での
配置ならびに接続に関して問題を有している。つまりサ
ージ電圧を吸収するには、電源端子から配線を端子近く
のダイオード２にまで引き出し、エネルギーを吸収しや
すくする必要があるが、二つの端子間には多数の素子や
配線が介在し、素子のレイアウト上困難を極め、設計的
に煩雑であるのみならず、チップサイズの増大を伴なう
等の問題が存在した。
と素子が小形化、精密化してきたため、静電気による破
壊の問題がクローズアップされ、その対策が重要な課題
となってきた。ところで静電破壊した集積回路は、光学
顕微鏡による観察では破壊の痕跡が認められることはま
れであるが、詳細な解析によれば、ＰＮ接合が極所的に
破壊されていることがわかる。破壊の仕方はＰＮ接合に
逆方向に静電サージが印加されると、接合部分で荷電キ
ャリアが加速され、なだれ崩壊を起すが、これが接合の
極所に集中するため結晶格子が破壊に至ると考えられて
いる。したがって静電破壊から集積回路を守るには、何
らかの方法で静電サージを吸収することであるが、一方
策として、ダイオードにより吸収し、集積回路の電源端
子又は接地端子へと逃がすことが実用されている。第１
図に、従来用いられてきた方策を回路図で示す。即ち、
図中〈示すごとく、保護すべき集積回路の端子１に保護
ダイオード２及び３を図中の関係で接続する。かかる構
成においては接地端子４に対し正の静電サージはダイオ
ード２が電源５、あるいは回路部分６を通して接地端子
４へと吸収する働らきをし、負の静電サージはダイオー
ド３が接地端子４へと逃がす働らきをする。ところでか
かる従来例では、静電サージ破壊に対する効果について
は満足すべきものがあるが、ダイオード２の基板上での
配置ならびに接続に関して問題を有している。つまりサ
ージ電圧を吸収するには、電源端子から配線を端子近く
のダイオード２にまで引き出し、エネルギーを吸収しや
すくする必要があるが、二つの端子間には多数の素子や
配線が介在し、素子のレイアウト上困難を極め、設計的
に煩雑であるのみならず、チップサイズの増大を伴なう
等の問題が存在した。
発明の目的
本発明は、従来例の問題点を解決すべく成されたもので
あり、集積回路を静電サージ破壊より保護する接合を基
板上の配線しやすい位置に配設し得る半導体集積回路装
置を提供するものである。
あり、集積回路を静電サージ破壊より保護する接合を基
板上の配線しやすい位置に配設し得る半導体集積回路装
置を提供するものである。
発明の構成
本発明は、Ｐ型半導体基板上に選択的に形成きれたＮ型
埋込拡散領域、前記基板および前記埋込拡散領域上に形
成されたＮ型エピタキンヤル領域を貫通して前記基板に
到達するＰ型分離拡散領域により囲まれた前記埋込拡散
領域と前記エピタキシャル領域とでなり、かつ、電源端
子に接続されたＮ型島領域、前記島領域中に、そｎぞれ
、近接して形成され、かつ、集積回路の入力または出力
端子と接地端子とにおのおの接続された第１および第２
のＰ型領域をそなえた半導体集積回路装置であり、これ
により、静電サージに対する保護用接合を配線しやすい
位置に選択設定することが可能で、集積回路化に適した
構造になる。
埋込拡散領域、前記基板および前記埋込拡散領域上に形
成されたＮ型エピタキンヤル領域を貫通して前記基板に
到達するＰ型分離拡散領域により囲まれた前記埋込拡散
領域と前記エピタキシャル領域とでなり、かつ、電源端
子に接続されたＮ型島領域、前記島領域中に、そｎぞれ
、近接して形成され、かつ、集積回路の入力または出力
端子と接地端子とにおのおの接続された第１および第２
のＰ型領域をそなえた半導体集積回路装置であり、これ
により、静電サージに対する保護用接合を配線しやすい
位置に選択設定することが可能で、集積回路化に適した
構造になる。
実施例の説明
第２図および第３図は、それぞれ、本発明実施例の半導
体集積回路装置を示す図であり、第２図は平面図、第３
図は第２図のＡ −Ａ／断面図である。
体集積回路装置を示す図であり、第２図は平面図、第３
図は第２図のＡ −Ａ／断面図である。
以下、第２図、第３図を用いて本発明を説明する。
即ちＮ型埋込拡散領域８が形成されたＰ型基板７上＆Ｃ
Ｎ型エピタキシャル層９が成長され、基板７に到達する
Ｐ型分離拡散１ｏにより、前記Ｎ型エピタキシャル層９
およびＮ型埋込拡散領域８よりなるＮ型島領域が形成さ
れる。この島領域中にＰ型領域１１．１２が設けられ、
それぞれ集積回路の端子１および接地端子４に接続され
る。島領域中にはＮ型拡散領域１３が設けられ、集積回
路の中での最高電位である電源端子６に接続される。
Ｎ型エピタキシャル層９が成長され、基板７に到達する
Ｐ型分離拡散１ｏにより、前記Ｎ型エピタキシャル層９
およびＮ型埋込拡散領域８よりなるＮ型島領域が形成さ
れる。この島領域中にＰ型領域１１．１２が設けられ、
それぞれ集積回路の端子１および接地端子４に接続され
る。島領域中にはＮ型拡散領域１３が設けられ、集積回
路の中での最高電位である電源端子６に接続される。
これＫより島領域中に形成され、相互に複雑に配線され
たＰ型拡散抵抗１４のごとき多数の素子の電気的な絶縁
がなされる。
たＰ型拡散抵抗１４のごとき多数の素子の電気的な絶縁
がなされる。
つぎＫ、この実施例装置の動作機構を解説する。
即ち、集積回路の端子１から電源端子６よりも高い正の
サージ電圧が印加きれると、Ｐ型領域１１とＮ型島領域
８，９との間は順方向にバイアスされ、ホールが注入さ
れる。このホールはＰ要領域１２に集められ、接地端子
４べと流れる。つまり端子１に印加された高いサージエ
ネルギーを、Ｐ型領域１１からＮ型島領域ｓ、ｓ、ｐ型
領域１２゜接地端子４へと吸収し、端子１に接続されて
いる半導体素子を保護するものである。領域１２は領域
１１に近接させ、かつこれをとり囲む関係で形成すれば
、サージエネルギーを吸収する効果は大きいといえる。
サージ電圧が印加きれると、Ｐ型領域１１とＮ型島領域
８，９との間は順方向にバイアスされ、ホールが注入さ
れる。このホールはＰ要領域１２に集められ、接地端子
４べと流れる。つまり端子１に印加された高いサージエ
ネルギーを、Ｐ型領域１１からＮ型島領域ｓ、ｓ、ｐ型
領域１２゜接地端子４へと吸収し、端子１に接続されて
いる半導体素子を保護するものである。領域１２は領域
１１に近接させ、かつこれをとり囲む関係で形成すれば
、サージエネルギーを吸収する効果は大きいといえる。
ところで集積回路では端子１と電源端子５との間には、
例えば抵抗１４０等多数の素子が存在し、複雑に配線さ
れているため、端子１と５の電極を近づけ、その間にダ
イオードを接続する従来技術は設計的に困難であり、か
つチップサイズの増大をまねいたのであるが、本発明で
はこれらの困難は解消されているのである。
例えば抵抗１４０等多数の素子が存在し、複雑に配線さ
れているため、端子１と５の電極を近づけ、その間にダ
イオードを接続する従来技術は設計的に困難であり、か
つチップサイズの増大をまねいたのであるが、本発明で
はこれらの困難は解消されているのである。
発明の効果
本発明によれば、集積回路を静電サージから保護する半
導体装置を、設計的煩雑さや、チップサイズの増大をま
ねくことなく構成することが可能であり、実用的価値は
大きい０
導体装置を、設計的煩雑さや、チップサイズの増大をま
ねくことなく構成することが可能であり、実用的価値は
大きい０
第１図は集積回路を静電サージから保護する従来例を説
明するための回路図、第２図および第３図は本発明実施
例装置の平面図および断面図である。 １・・・・端子、２．３・・・・・・ダイオード、４・
・・・・・接地端子、６・・・・・電源端子、６・・・
・・集積回路部分、７・・・・Ｐ型基板、８・・・・・
・Ｎ型埋込拡散領域、９・・・・Ｎ型エビタキ／ヤル領
域、１ｏ・・・・・Ｐ型分離拡散領域、１１．１２・・
・・・Ｐ型領域、１３・・・・・・Ｎ型拡散領域、１４
・・・・・Ｐ型拡散抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
１ 図
明するための回路図、第２図および第３図は本発明実施
例装置の平面図および断面図である。 １・・・・端子、２．３・・・・・・ダイオード、４・
・・・・・接地端子、６・・・・・電源端子、６・・・
・・集積回路部分、７・・・・Ｐ型基板、８・・・・・
・Ｎ型埋込拡散領域、９・・・・Ｎ型エビタキ／ヤル領
域、１ｏ・・・・・Ｐ型分離拡散領域、１１．１２・・
・・・Ｐ型領域、１３・・・・・・Ｎ型拡散領域、１４
・・・・・Ｐ型拡散抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
１ 図
Claims (1)
- Ｐ型半導体基板上に選択的に形成されたＮ型埋込拡散
領域、前記基板および前記埋込拡散領域上に形成された
Ｎ型エピタキシャル領域、前記エピタキシャル領域を貫
通して前記基板に到達するＰ型分離拡散領域により囲ま
れた前記埋込拡散領域とエピタキシャル領域とでなり、
かつ、電源端子に接続されたＮ型島領域、前記島領域中
に、それぞれ、近接して形成され、かつ、集積回路の入
力または出力端子と接地端子とにおのおの接続された第
１および第２のＰ型領域をそなえた半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22636084A JPS61102765A (ja) | 1984-10-26 | 1984-10-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22636084A JPS61102765A (ja) | 1984-10-26 | 1984-10-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102765A true JPS61102765A (ja) | 1986-05-21 |
Family
ID=16843926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22636084A Pending JPS61102765A (ja) | 1984-10-26 | 1984-10-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134394A (ja) * | 2010-12-22 | 2012-07-12 | Lapis Semiconductor Co Ltd | 半導体装置製造工程におけるチャージアップ検出方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123256A (ja) * | 1982-12-28 | 1984-07-17 | Nippon Texas Instr Kk | 半導体集積回路 |
| JPS59208868A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1984
- 1984-10-26 JP JP22636084A patent/JPS61102765A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123256A (ja) * | 1982-12-28 | 1984-07-17 | Nippon Texas Instr Kk | 半導体集積回路 |
| JPS59208868A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134394A (ja) * | 2010-12-22 | 2012-07-12 | Lapis Semiconductor Co Ltd | 半導体装置製造工程におけるチャージアップ検出方法 |
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