JPH0337868B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はランダムアクセスメモリにおいて、少
なくとも４個の絶縁ゲート電界効果トランジスタ
（以下、MOS・FETと略記する）を用いた配線
の数が少ない高集積化可能な半導体集積回路メモ
リに関する。

〔発明の背景〕

４個のMOS・FETを用いた従来の半導体集積
回路メモリの回数例を第１図に示す。点線枠内が
１個のメモリセルを示し、T₁，T₂はフリツプフ
ロツプ回路を形成するMOS・FET，T₃，T₄は転
送ゲートMOS・FET，１はワード線、２はグラ
ンド線、３，４はデータ線である。

このメモリはMOS・FETのT₁，T₂のドレイン
がそれぞれのゲートに接続されておの、MOS・
FETのT₃，T₄を通して情報の読み出し、書き込
みが行なわれるフリツプフロツ形のダイナミツク
形メモリである。このメモリセルを設計した平面
図を第２図に示す。図において、実線で示した領
域は拡散層、一点鎖線で示した領域は多結晶シリ
コン層、破線で示した領域はアルミニウム配線、
斜線領域は拡散層と多結晶シリコン層との接続
部、〓印は拡散層と配線層とを接続するためのコ
ンタクト穴であり、第１図と対応する部分は同一
記号で示してある。

このメモリセルにおいて、メモリセル１個あた
り、横方向（Ｘ方向）の配線は多結晶シリコン層
で形成されるワード線１だけであるが、縦方向
（Ｙ方向）の配線はアルミニウムで形成される２
本のデータ線３，４と接地電位を有する１本のグ
ランド線２の３本がある。したがつて、このＹ方
向に走る３本のアルミニウム配線のために、メモ
リセルの大きさを小さくするためには限度があ
り、メモリの高集積化の点で好ましくない。

第３図は10⁸〜10¹²Ωの高抵抗多結晶シリコン層
R₁，R₂を微小電流供給用の負荷として用いた従
来のメモリの回路例であり、第４図まその単位セ
ルの設計例を示す平面図である。図において、５
は電源線、網目領域は高抵抗多結晶シリコン層で
あり、他は第２図の場合と同様である。

このスタテイツク形メモリセルにおいても、縦
方向に走る配線はアルミニウムで形成される２本
のデータ線３，４と１本のグランド線２の３本で
あり、この３本のアルミニウム配線のためにやは
りメモリセルの大きさを小さくするには限度があ
る。

〔発明の目的〕

本発明の目的は上記従来の半導体集積回路メモ
リの欠点を改善し、アルミニウム配線の数を少な
くして、高集積化が可能なメモリを実現すること
である。

〔発明の構成〕

本発明は、この目的を達成するために、隣り合
う２つのメモリセルのグランド線を共通にするこ
とによつて、メモリセル１個当りの縦方向のアル
ミニウム配線の数の従来の３本から25本に減らす
ことを特徴としている。

〔発明の実施例〕

以下、本発明を実施例により詳細に説明する。

第５図は、第１図に示したダイナミツク形メモ
リを本発明による技術思想に基づき設計した回路
例であり、第６図はその単位セルを設計した平面
図である。両図において、T₁，T₂はフリツプフ
ロツプを形成するMOS・FET，T₃，T₄は転送ゲ
ートMOS・FET，１はワード線、２はグランド
線、３，４はデータ線、２′は隣接する２ケのメ
モリセルの共通グランド線であり、第６図におい
て、実線領域は拡散層、一点鎖線領域は第１層目
多結晶シリコン層、二点鎖線領域は第２層目多結
晶シリコン層、破線領域はアルミニウム配線層、
〓印は配線層及び第２層目多結晶シリコン層と拡
散層とを接続するためのコンタクト穴、〓印は第
１層目多結晶シリコン層と第２層目多結晶シリコ
ン層とを接続するためのコンタクト穴である。

このメモリセルにおいて、Ｘ方向に走る配線は
多結晶シリコン層によつて形成される１本のワー
ド線１であり、これは第１図，第２図，第３図お
よび第４図に示した上記従来例と同じてあるが、
Ｙ方向に走る配線は各メモリセル１個あたり２本
のアルミニウムによるデータ線と、隣り会う２個
のメモリセルで共用する１本のアルミニウムによ
るグランド線２であり、Ｙ方向の配線としては上
記従来例よりもメモリセル１個あたり0.5本少な
くなつている。したがつて、第６図に示す本発明
によるメモリセル１個の面積は第２図に示す従来
のメモリセル１個の面瀬に比べて20〜30％減少し
ており、高集積メモリの実現が可能となる。

本実施例によるメモリセルは第６図に平面図、
第７図に第６図の一部を断面図で示したデバイス
構造上の特徴を有している。なお、第７図におい
て、１１はｐ形シリコン基板、１２，１３はそれ
ぞれ、たとえば一方のMOS・FET，T₁のソース
拡散層、ドレイン拡散層、１４は、たとえばT₁
の第１層目多結晶シリコン層によるゲート電極、
１５は、たとえば他方のMOS・FET，T₂の第１
層目多結晶シリコン層によるゲート電極、16，17
はゲートSiO₂膜、１８はSiO₂膜、１９は層間絶
縁SiO₂膜、２０は第２層目結晶シリコン層によ
る配線、２１はPSG（リン・ケイ酸ガラス）膜で
ある。

すなわち、本実施例の特徴は、第６図におい
て、フリツプフロツプを構成している一方の
MOS・FET（たとえばT₂）のゲート多結晶シリ
コン層（第７図の１５）と他方のMOS・FET
（たとえばT₁）のドレイン拡散層（第７図の１
３）との接続が層間絶縁膜１９を介して形成され
た第２層目多結晶シリコン層（第７図の２０）に
よつてなされていることである。この第２層目多
結晶シリコン層による配線構造によつて、本発明
によるアルミニウム配線の少ないメモリセルの実
現が可能となつている。

第８図は第５図の単位セル回路を設計した他の
実施例の平面図である。図において、斜線領域は
拡散層と第１層目多結晶シリコン層との接続部で
ある以外は、記号、表示共に第６図の場合と同様
である。また、第９図は第８図の要部断面図であ
り、３１はｐ形シリコン基板、３２，３３はそれ
ぞれ、たとえば転送ゲートMOS・FET，T₄のソ
ース拡散層、ドレイン拡散層、３４はT₄の第１
層目多結晶シリコン層によるゲート電極（第８図
のワード線１）、36はゲートSiO₂膜、３８はSiO₂
膜、３９は層間絶縁SiO₂膜、４０は第２層目多
結晶シリコン層による配線、４１はPSG膜、42
はアルミニウム配線（第８図のデータ線４）であ
る。

第８図からわかるように、このメモリセルは第
６図に示したメモリセルよりＸ方向の寸法はさら
に小さくなつている。これは、データ線となつて
いる２本のアルミニウム配線の間隔を最小二する
と、アルミニウム配線と拡散層をつなぐコンタク
ト穴がアルミニウム配線の下に置けなくなるた
め、第９図に示した構造のように第２層目多結晶
シリコン層４０を拡散層３３上にコンタクト穴か
ら層間絶縁膜３９を介してゲート電極３４方向に
伸ばし、さらに、この多結晶シリコン層４０上の
絶縁膜４１にコンタクト穴をあけ、その上にアル
ミニウム配線42を通すことによつて、拡散層上の
コンタクト穴の位置に左右されずに最小寸法でア
ルミニウム配線を設計できるようにしたものであ
る。このため、第８図に示すメモリセルは第６図
に示したメモリセルに比べ、そのＸ方向の寸法は
約20％小さくなる。

実施例 １ 第１０図は、10⁸〜10¹²Ωの高抵抗多結晶シリコ
ン層を微小電流供給用の負荷に用いたスタテイツ
ク形MOSメモリの本発明による回路例であり、
前記本発明によるダイナミツク形メモリセルと同
様、Ｙ方向に走るアルミニウムによるグランド線
２′は隣り合う２個のメモリセルに共通になつて
おり、Ｙ方向のアルミニウムによる配線数が減つ
ている。第１１図は第１０図に示したスタテイツ
ク形メモリセルを設計した平面図であり、網目領
域で示した高抵抗多結晶シリコン層６０′以外の
記号、表示は第６図の場合と同じである。第１２
図は第１１図の要部断面図であり、５１はｐ形シ
リコン基板、５２，５３はそれぞれ、たとえばフ
リツプフロツプを構成するMOS・FETの一方
（たとえば第１１のT₂）のソース拡散層、ドレイ
ン拡散層、５４は第１層目多結晶シリコン層から
なるT₂のゲート電極、56はゲートSiO₂膜、５８
はSiO₂膜、５９は層間絶縁膜、60は第２層目多
結晶シリコン層からなる配線、６０′は配線６０
の間に設けられた多結晶シリコン層からなる高抵
抗部、６１はPSG膜である。

このメモリセルは、第６図に示したメモリセル
と同様、第１１図からわかるように、フリツプフ
ロツプを形成しているMOS・FET，T₁，T₂のゲ
ート電極を形成している第１層目の多結晶シリコ
ン層がそれぞれ他方のドレイン拡散層に第２層目
多結晶シリコン層によつて接続されている。ま
た、このメモリセルの最も特徴的なことは、微小
電流供給用の高抵抗多結晶シリコン層が第２層目
多結晶シリコン層（第１２図の６０′）によつて
形成されていることである。第１２図において、
第１層目多結晶シリコン層５４と第２層目多結晶
シリコン層６０との間の層間絶縁膜５９として
は、不純物の添加されていない、厚さ100〜300n
ｍのSiO₂膜や厚さ10〜100nｍの窒化膜の下に
TSG膜がある複合膜を用いることができる。な
お、高抵抗多結晶シリコン層を第１層目多結晶シ
リコン層で形成することも可能であるが、ある程
度の面積の増加は避けられない。

実施例 ２ 第１３図は、接合形電界効果トランジスタ（以
下、Ｊ・FETと略記する）を微小電流供給用の
負荷に用いたスタテイツク形メモリの本発明によ
る回路例であり、第１４図，第１５図はその単位
メモリセル平面図及び要部断面図である。第１３
図において、F₁，F₂はＪ・FET、他の記号は他
の回路図と同様である。第１４図において、６９
は、たとえばｎ形シリコン基板表面部に形成した
ｐウエルの開口部で、ここに前記F₁，F₂が第１
４図に示すように形成されている。他の表示は先
の実施例の場合と同様である。さらに、第１５図
において、７０はｎ形シリコン基板、７１はｐウ
エル，６９はｐウエルの開口部、７２は、たとえ
ばMOS・FET，T₁のソース拡散層、７３は、た
とえばT₁のドレイン拡散層兼一方のＪ・FET、
F₁のソース拡散層、７４は第１層目多結晶シリ
コン層からなるT₁のゲート電極、７５は第１層
目多結晶シリコン層からなるT₂のゲート電極、
77はゲートSiO₂膜、７８はSiO₂膜、７９は層間
絶縁膜、８０は第２層目多結晶シリコン層からな
る配線、８１はPSG膜である。

このメモリセルの負荷はｎ形シリコン基板７０
をドレインとし、ｐウエル開口部６９をチヤネル
部とし、n⁺層７３をソースとするＪ・FETであ
り、これはMOS・FETのドレイン７３の下に埋
め込まれており、さらに、Ｙ方向の配線数も少な
いために高集積度で、また、10⁸〜10¹²Ωの高抵抗
多結晶シリコン層を用いていないために、プロセ
ス的に最も簡単にできるものである。

以上、多結晶シリコン層による多層配線を用い
て、隣り合う２個のメモリセルのグランド配線を
共通化した高集積メモリセルの回路構成とその平
面構成及び断面構造について詳細に説明したが、
以下では、その製造プロセスについて第１６図に
より説明する。

まず、ｐ形シリコン基板９１の表面に熱酸化法
により厚さ約1μｍの厚いフイールドSiO₂膜９２
を形成し、次に、厚さ20〜100nｍの薄いゲート
SiO₂膜９３を形成する（図ａ）。次に、厚さ30〜
50nｍの第１層目多結晶シリコン層を堆積させ、
これをホトエツチングしてゲート電極部９４，９
４′あるいは高抵抗多結晶シリコン部９５を形成
する（図ｂ）。次に、ｎ形不純物を10²⁰cm^-2以上
の高濃度に添加して基板開口部にソース、ドレイ
ン領域９６，９７を形成する。この時、第１層目
の多結晶シリコン層によつて形成される高抵抗部
９５には不純物が添加されないように、SiO₂膜
やSi₃N₄膜からなる絶縁膜９８で高抵抗部をおお
う必要がある（図ｃ）。次に、厚さ100〜300nｍ
のSiO₂膜あるいは厚さ100〜300nｍのPSG膜の上
に10〜100nｍのSi₃N₄膜やSiO₂膜でできている複
合膜等の絶縁膜９９を堆積させ、その後、ホトエ
ツチング工程によりドレイン領域９７上と第１層
目多結晶シリコン層からなるゲート電極９４′の
SiO₂膜９２上に延びた部分にコンタクト穴１０
０を開ける。（図ｂ）。次に、厚さ100〜300nｍの
第２層目結晶シリコン層を堆積させ、ホトエツチ
ング工程によりドレイン領域９７とゲート電極９
４′とを接続する配線部１０１、高抵抗部１０２
あるいはドレイン９７とアルミニウム配線との接
続用配線部１０３を形成する（図ｅ）次に、厚さ
200〜500nｍのPSG膜104を堆積させ、再度ホト
エツチング工程によりコンタクト穴１０５を形成
する。この場合、PSG膜１０４を堆積させる前
に、第２層目多結晶シリコン層で形成した高抵抗
部１０２の表面に厚さ10〜30nｍの薄い絶縁膜を
形成しておく必要がある（図ｆ）。最後に、コン
タクト穴１０５上にアルミニウム層を蒸着し、共
通グランド線やデータ線１０６等を形成する（図
ｇ）。

〔発明の効果〕

以上詳述したように、本発明による共通グラン
ド配線を用いることにより、高集積化の可能なメ
モリセルを形成することができ、その技術的効果
は大きい。

なお、本発明の技術的思想から逸脱しない範囲
において、上記実施例の内容の変更は可能であ
る。たとえば、第１層目あるいは第２層目の多結
晶シリコン層は低抵抗で高融点を有するモリブデ
ンやタングステン等の金属を用いてもよく、ま
た、半導体基板としてバルクシリコン以外のも
の、たとえばサフアイアやスピネル等の絶縁基板
上のシリコン薄膜等を用いてもよい。

【図面の簡単な説明】

第１図は従来のダイナミツク形半導体集積回路
メモリの回路図、第２図は第１図の単位セルの平
面図、第３図は従来のスタテイツク形メモリの回
路図、第４は第３図の単位セルの平面図、第５図
は本発明によるダイナミツク形メモリセルの回路
図、第６図は第５図のセルの平面図、第７図は第
６図のセルの要部断面図、第８図は第５図のセル
の他の実施例の平面図、第９図は第８図のセルの
要部断面図、第１０図は本発明によるスタテイツ
ク形メモリの回路図、第１１図は第１０図の単位
セルの平面図、第１２図は第１１図のセルの要部
断面図、第１３図は本発明によるスタテイツク形
メモリの他の実施例の回路図、第１４図は第１３
図のセルの平面図、第１５図は第１４図のセルの
要部断面図、第１６図は本発明によるメモリセル
の製造プロセスの説明図である。 図において、１：ワード線、２：グランド線、
２′：共通グランド線、３，４：データ線、５：
電源線、T₁，T₂：フリツプフロツプを形成する
MOSトランジスタ、T₃，T₄：転送ゲートMOS
トランジスタ、１１，３１：ｐ形シリコン基板、
１２，３２：ソース拡散層、１３，３３：ドレイ
ン拡散層、１４，１５，３４：第１層目多結晶シ
リコン層によるゲート電極、１８，３８：SiO₂
膜、１９，３９：層間絶縁膜、２０，４０：第２
層目多結晶シリコン層による配線、２１，４１：
PSG膜、R₁，R₂：抵抗、５１：Ｐ形シリコン基
板、５２：ソース拡散層、５３：ドレイン拡散
層、５４：第１層目多結晶シリコン層によるゲー
ト電極、５８：SiO₂膜、５９：層間絶縁膜、６
０：第２層目多結晶シリコン層による配線、６
０′：第２層目多結晶シリコン層による高抵抗部、
６１：PSG膜、F₁：F₂接合形電界効果トランジ
スタ、６９：ｐウエル開口部、７０：ｎ形シリコ
ン基板、７１：ｐウエル、７２：ソース拡散層、
７３：ドレイン拡散層、７４，７５：第１層目多
結晶シリコン層によるゲート電極、７８：SiO₂
膜、７９：層間絶縁膜、８０：第２層目多結晶シ
リコン層による配線、８１：PSG膜、９１：ｎ
形シリコン基板、９２：フイールドSiO₂膜、９
３：ゲートSiO₂膜、９４，９４′：第１層目多結
晶シリコン層によるゲート電極、９５：第１層目
多結晶シリコン層による高抵抗部、９６：ソース
拡散層、９７：ドレイン拡散層、９８：SiO₂膜、
９９：層間絶縁膜、１００：コンタクト穴、１０
１，１０３：第２層目多結晶シリコン層によよる
配線、１０２：第２層目多結晶シリコン層による
高抵抗部、１０５：コンタクト穴、１０６：アル
ミニウム配線。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板と、該半導体基板の一主表面上に
   形成された複数の単位メモリセルを有する半導体
   集積回路メモリにおいて、 上記単位メモリセルは、第１、第２、第３、第
   ４の絶縁ゲート電界効果トランジスタと、第１、
   第２の負荷とを有し、上記第３と第４の絶縁ゲー
   ト電界効果トランジスタのゲート電極はＸ方向に
   伸びるワード線に電気的に接続され、 上記第３と第４の絶縁ゲート電界効果トランジ
   スタのソース領域又はドレイン領域の一方は、そ
   れぞれＹ方向に伸びるデータ線に電気的に接続さ
   れ、 上記第３の絶縁ゲート電界効果トランジスタの
   ソース領域又はドレイン領域の他方は、上記第１
   の絶縁ゲート電界効果トランジスタのドレイン領
   域と、上記第２の絶縁ゲート電界効果トランジス
   タのゲート電極と、上記第１の負荷の一方の電極
   とに電気的に接続され、 上記第４の絶縁ゲート電界効果トランジスタの
   ソース領域又はドレイン領域の他方は、上記第２
   の絶縁ゲート電界効果トランジスタのドレイン領
   域と、上記第１の絶縁ゲート電界効果トランジス
   タのゲート電極と、上記第２の負荷の一方の電極
   とに電気的に接続され、 上記第１、第２の負荷の他方の電極は、第１の
   電源に電気的に接続され、 上記第１、第２の絶縁ゲート電界効果トランジ
   スタのソース領域は、第２の電源に電気的に接続
   され、かつ、 上記第２の電源は上記Ｙ方向に伸びる配線で供
   給され、該配線は、上記Ｘ方向に隣接する少なく
   とも２個の上記単位メモリセルに共通に設けられ
   ることを特徴とする半導体集積回路メモリ。 ２ 上記第１、第２の負荷は多結晶シリコンを有
   することを特徴とする特許請求の範囲第１項記載
   の半導体集積回路メモリ。 ３ 上記第１、第２の負荷は、上記第１、第２の
   絶縁ゲート電界効果トランジスタの上層に設けら
   れることを特徴とする特許請求の範囲第１項又は
   第２項記載の半導体集積回路メモリ。 ４ 上記第２の電源の配線は、上記隣接する少な
   くとも２個の単位メモリセルの間に配置されるこ
   とを特徴とする特許請求の範囲第１項乃至第３項
   の何れかに記載の半導体集積回路メモリ。 ５ 半導体基板と、該半導体基板の一主表面上に
   形成された複数の単位メモリセルを有する半導体
   集積回路メモリにおいて、 上記単位メモリセルは、第１、第２、第３、第
   ４の絶縁ゲート電界効果トランジスタと、第１、
   第２の負荷とを有し、上記第３と第４の絶縁ゲー
   ト電界効果トランジスタのゲート電極はＸ方向に
   伸びるワード線に電気的に接続され、 上記第３と第４の絶縁ゲート電界効果トランジ
   スタの、ソース領域又はドレイン領域の一方は、
   それぞれＹ方向に伸びるデータ線に、多結晶シリ
   コン層を介して電気的に接続され、 上記第３の絶縁ゲート電界効果トランジスタの
   ソース領域又はドレイン領域の他方は、上記第１
   の絶縁ゲート電界効果トランジスタのドレイン領
   域と、上記第２の絶縁ゲート電界効果トランジス
   タのゲート電極と、上記第１の負荷の一方の電極
   とに電気的に接続され、 上記第４の絶縁ゲート電界効果トランジスタの
   ソース領域又はドレイン領域の他方は、上記第２
   の絶縁ゲート電界効果トランジスタのドレイン領
   域と、上記第１の絶縁ゲート電界効果トランジス
   タのゲート電極と、上記第２の負荷の一方の電極
   とに電気的に接続され、 上記第１、第２の負荷の他方の電極は、第１の
   電源に電気的に接続され、 上記第１、第２の絶縁ゲート電界効果トランジ
   スタのソース領域は、第２の電源に電気的に接続
   され、かつ、 上記第３と第４の絶縁ゲート電界効果トランジ
   スタのドレイン領域又はソース領域の一方と上記
   多結晶シリコン層とが接続されるコンタクトの間
   隔は、上記データ線と、上記多結晶シリコン層と
   が接続されるコンタクトの間隔と異なることを特
   徴とする半導体集積回路メモリ。 ６ 上記第１、第２の負荷は多結晶シリコンを有
   することを特徴とする特許請求の範囲第５項記載
   の半導体集積回路メモリ。 ７ 上記第１、第２の負荷は、上記第１、第２の
   絶縁ゲート電界効果トランジスタの上層に設けら
   れることを特徴とする特許請求の範囲第５項又は
   第６項記載の半導体集積回路メモリ。 ８ 上記第２の電源の配線は、上記隣接する少な
   くとも２個の単位メモリセルの間に配置されるこ
   とを特徴とする特許請求の範囲第５項乃至第７項
   の何れかに記載の半導体集積回路メモリ。 ９ 上記第３と第４の絶縁ゲート電界効果トラン
   ジスタのドレイン領域又はソース領域の一方と上
   記多結晶シリコン層とが接続されるコンタクトの
   間隔は、上記データ線と、上記多結晶シリコン層
   とが接続されるコンタクトの間隔より広いことを
   特徴とする特許請求の範囲第５項乃至第８項の何
   れかに記載の半導体集積回路メモリ。