JPS6336560A - 半導体ram装置及びその製造方法 - Google Patents
半導体ram装置及びその製造方法Info
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- JPS6336560A JPS6336560A JP61178635A JP17863586A JPS6336560A JP S6336560 A JPS6336560 A JP S6336560A JP 61178635 A JP61178635 A JP 61178635A JP 17863586 A JP17863586 A JP 17863586A JP S6336560 A JPS6336560 A JP S6336560A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 4
- 238000007796 conventional method Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 238000000034 method Methods 0.000 description 9
- 229910004205 SiNX Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 240000005499 Sasa Species 0.000 description 1
- 241000030560 Styx Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 210000003734 kidney Anatomy 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体RAM装置、詳しくはMIS型ダ型ダイ
ラミックRAM装置その製造方法に関するものでおる。
ラミックRAM装置その製造方法に関するものでおる。
近年、ダイナミックRAM(以後、DRAMと称する)
の高集積化は溝堀クキャパシタを代表として、3次元的
な構造全採用することにより達成されている。以下、第
3図及び第4図に基いて溝堀り技術を用いたDRAMに
ついて説明する。
の高集積化は溝堀クキャパシタを代表として、3次元的
な構造全採用することにより達成されている。以下、第
3図及び第4図に基いて溝堀り技術を用いたDRAMに
ついて説明する。
まず第3図は、溝の底にセルキャパシタを、溝の上部側
壁にトランスファーゲートトランジスタ(以後、トラン
ジスタと略称する)を作り込んだ構造のDRAMの基本
メモリセルを示すものである(第1の従来例)。
壁にトランスファーゲートトランジスタ(以後、トラン
ジスタと略称する)を作り込んだ構造のDRAMの基本
メモリセルを示すものである(第1の従来例)。
第3図(a)からもわかるように、格子状に配設された
ビット線(トランジスタのドレイン領域)38とワード
線(トランジスタのP−1)40の父差部の真下に溝3
3が形成され、ここにセルが収められている。
ビット線(トランジスタのドレイン領域)38とワード
線(トランジスタのP−1)40の父差部の真下に溝3
3が形成され、ここにセルが収められている。
第3図(b)において、31はP中型半導体基板、32
はこれに積層されているP型半導体層でおる。また33
は上述した溝で、P型半導体層32からP+型半導体基
板31にわたって、例えば8μmと深く形成されている
。この溝33の下部6μmには。
はこれに積層されているP型半導体層でおる。また33
は上述した溝で、P型半導体層32からP+型半導体基
板31にわたって、例えば8μmと深く形成されている
。この溝33の下部6μmには。
5lotから成るセルゲート絶縁膜34を介して一万の
セル電極となるn++多結晶シリコン35が埋め込まれ
ており、上部2μmが後述するトランジスタ部用として
用いられる。ここでセルゲートs縁膜34、セル電極と
してのP+型半導体基板31及びn+型多MAシリコン
35とによりセルキャパシタ36が構成される。
セル電極となるn++多結晶シリコン35が埋め込まれ
ており、上部2μmが後述するトランジスタ部用として
用いられる。ここでセルゲートs縁膜34、セル電極と
してのP+型半導体基板31及びn+型多MAシリコン
35とによりセルキャパシタ36が構成される。
そして、37は溝33の上部と下部との間に形成された
n+型の埋め込みコンタクト部(ンース)である。また
溝33の上部には5lotから成るy −ト絶縁膜39
を介して、隣接する溝33をライン状に連結する多結晶
シリコンのリード線40が形成されている。38はビッ
ト線(n+型型数散層で、溝33の上端部にて上記リー
ド線40と直焚する方向に配役されている。ここで埋め
込みコンタクト部り7.n十型拡散層38.ゲート絶縁
膜39゜ワード線40及びチャネルの形成されるPM半
導体層32とによりトランジスタ41が構成される。
n+型の埋め込みコンタクト部(ンース)である。また
溝33の上部には5lotから成るy −ト絶縁膜39
を介して、隣接する溝33をライン状に連結する多結晶
シリコンのリード線40が形成されている。38はビッ
ト線(n+型型数散層で、溝33の上端部にて上記リー
ド線40と直焚する方向に配役されている。ここで埋め
込みコンタクト部り7.n十型拡散層38.ゲート絶縁
膜39゜ワード線40及びチャネルの形成されるPM半
導体層32とによりトランジスタ41が構成される。
t7t、42idセルキヤパシタ36とトランジスタ4
1を溝33内にて絶縁分離する絶縁膜であり、43は残
9の溝33を埋め込むよう基板に積層されたSiO,か
ら成る中間絶縁膜、44は金属配線層、45はバクシペ
ーション膜、46は上部配線である。
1を溝33内にて絶縁分離する絶縁膜であり、43は残
9の溝33を埋め込むよう基板に積層されたSiO,か
ら成る中間絶縁膜、44は金属配線層、45はバクシペ
ーション膜、46は上部配線である。
次に、第4図はSOIのMOSトランジスタを溝堀りキ
ャ・ンシタ上に亜ねた構造のDRAMの基本メモリセル
を示している(第2の従来例)。
ャ・ンシタ上に亜ねた構造のDRAMの基本メモリセル
を示している(第2の従来例)。
同図において、51はPM半導体基板、52はこれに積
層されているn中型半導体層であり、53はn中型半導
体層52からP型半導体基板51にまで形成された溝で
ある。そして、この溝53の内部及び上端外周部にはs
io、から成るセルゲート絶縁膜54を介して、n中型
多結晶シリコン55が形成されている。ここでセル午ヤ
パシタ56は、キャノンシタ・ノードのn十塁半導体層
52、セル・グレートのn中型多結晶シリコン55及び
セルゲート絶縁膜54で構成される。
層されているn中型半導体層であり、53はn中型半導
体層52からP型半導体基板51にまで形成された溝で
ある。そして、この溝53の内部及び上端外周部にはs
io、から成るセルゲート絶縁膜54を介して、n中型
多結晶シリコン55が形成されている。ここでセル午ヤ
パシタ56は、キャノンシタ・ノードのn十塁半導体層
52、セル・グレートのn中型多結晶シリコン55及び
セルゲート絶縁膜54で構成される。
また、57.58は上記セルキャパシタ56の上に形成
されるトランジスタ61のn+型型数散層あシ、このう
ち一方のn+型型数散層58上部のビット線58aにつ
ながっている。更に、59はチャネルの形成されるP型
半導体、59aはP−ト絶縁膜、60はワード線、62
はPSG膜である(日経マイクロデバイシス1986年
1月号P、98〜101参照)。
されるトランジスタ61のn+型型数散層あシ、このう
ち一方のn+型型数散層58上部のビット線58aにつ
ながっている。更に、59はチャネルの形成されるP型
半導体、59aはP−ト絶縁膜、60はワード線、62
はPSG膜である(日経マイクロデバイシス1986年
1月号P、98〜101参照)。
しかしながら上述した従来技術において、まず第1の従
来例の場合、セルキャノンシタの容量ヲ稼ぎ装置特性の
安定化等を図る為には。
来例の場合、セルキャノンシタの容量ヲ稼ぎ装置特性の
安定化等を図る為には。
■ 一度に深い溝≠4を作り込む必要があること。
■ 埋め込みコンタクト部の形成には、深い溝へのN十
型多結晶シリコンの埋め込み、このN+型多結晶シリコ
ンの上部エツチング、溝の側壁上部の酸化膜をエツチン
グすることによるこの酸化膜のアンダーカット形成、再
度N+型多結晶シリコンを撰んでのアンダーカットの埋
め込み、この後の熱処理等の、セルキャパシタ形成の為
の工程等をからめた多くの工程金要し、その形成が困難
である。
型多結晶シリコンの埋め込み、このN+型多結晶シリコ
ンの上部エツチング、溝の側壁上部の酸化膜をエツチン
グすることによるこの酸化膜のアンダーカット形成、再
度N+型多結晶シリコンを撰んでのアンダーカットの埋
め込み、この後の熱処理等の、セルキャパシタ形成の為
の工程等をからめた多くの工程金要し、その形成が困難
である。
等の問題があった(第3図参照)。
次に$2の従来例の場合には、トランスファーダートト
ランジスタであるSOIのトランジスタ辱→の基板領域
が電気的にフローティングであることから、しきい値電
圧が変化するという動作安定上の問題があった(第4図
参照)。
ランジスタであるSOIのトランジスタ辱→の基板領域
が電気的にフローティングであることから、しきい値電
圧が変化するという動作安定上の問題があった(第4図
参照)。
従って、本発明は上述の如き一度に深い溝七作る必要が
なく、埋め込みコンタクト部の形成が容易で且つ5OI
)ランジスタの基板領域が電気的に70−ティングとな
らない構造で高集積化を実現できる半導体RAM装置及
びその製造方法を提供することを目的とする。
なく、埋め込みコンタクト部の形成が容易で且つ5OI
)ランジスタの基板領域が電気的に70−ティングとな
らない構造で高集積化を実現できる半導体RAM装置及
びその製造方法を提供することを目的とする。
特許請求の範囲記載の第1の発明の半導体DRAM装置
は、低比抵抗半導体基板に形成した第1の溝の内壁に形
成されたセルゲート絶縁膜、及びこのセルP−)絶縁膜
全弁して上記第1の溝を埋め込んで成るセル電極とを含
むセルキャパシタと、上記低比抵抗半導体基板上に積層
された高比抵抗半導体層中にて、上記第1の溝の上部を
覆うと共にコンタクト孔を有する分離用絶縁膜の上部に
形成された第1の拡散領域、この第1の拡散領域に到達
するよう形成した第2の溝の内壁に形成されたゲートP
3m膜、このゲート絶縁Mを介して上記第2のSt−埋
め込んで成るy−上電極及び基板のアクティブ領域に形
成された第2の拡散領域を含むトランジスタとを具備す
るよう構成したものであ特許請求の範囲記載の第2の発
明は、上記第1の発明の半導体DRAM装置全製造する
方法の発明であって、低比抵抗半導体基板に第1の溝を
形成し、次にこの第1の溝の内壁にセルy−ト絶縁膜?
形成すると共にこのセルP−ト絶縁膜を介して上記第1
の溝に第1の導電性多結晶半導体を埋め込みセル電極と
成してセルキャパシタを形成し、次いで上記第1の溝の
上面部にコンタクト孔を穿った分離用絶縁膜を形成し、
しかる後基板全面に高比抵抗半導体層を積層すると共に
上記第1のコンタクト孔を通し上記セル電極から不純物
を拡散させて第1の拡散領域全形成し、次に基板を素子
分離すると共に上記高比抵抗半導体層にて上記第1の拡
散領域に達する深さに第2の溝を形成し、次いでこの第
2の溝の内壁にゲート絶縁膜を形成すると共にこのr−
)絶縁膜を介して上記第2の溝を第2の導電性多結晶半
導体で埋め込みダート電極と成し、この後アクティブ領
域に第2の拡散領域全形成してトランジスタを作9込む
ようにしたものである。
は、低比抵抗半導体基板に形成した第1の溝の内壁に形
成されたセルゲート絶縁膜、及びこのセルP−)絶縁膜
全弁して上記第1の溝を埋め込んで成るセル電極とを含
むセルキャパシタと、上記低比抵抗半導体基板上に積層
された高比抵抗半導体層中にて、上記第1の溝の上部を
覆うと共にコンタクト孔を有する分離用絶縁膜の上部に
形成された第1の拡散領域、この第1の拡散領域に到達
するよう形成した第2の溝の内壁に形成されたゲートP
3m膜、このゲート絶縁Mを介して上記第2のSt−埋
め込んで成るy−上電極及び基板のアクティブ領域に形
成された第2の拡散領域を含むトランジスタとを具備す
るよう構成したものであ特許請求の範囲記載の第2の発
明は、上記第1の発明の半導体DRAM装置全製造する
方法の発明であって、低比抵抗半導体基板に第1の溝を
形成し、次にこの第1の溝の内壁にセルy−ト絶縁膜?
形成すると共にこのセルP−ト絶縁膜を介して上記第1
の溝に第1の導電性多結晶半導体を埋め込みセル電極と
成してセルキャパシタを形成し、次いで上記第1の溝の
上面部にコンタクト孔を穿った分離用絶縁膜を形成し、
しかる後基板全面に高比抵抗半導体層を積層すると共に
上記第1のコンタクト孔を通し上記セル電極から不純物
を拡散させて第1の拡散領域全形成し、次に基板を素子
分離すると共に上記高比抵抗半導体層にて上記第1の拡
散領域に達する深さに第2の溝を形成し、次いでこの第
2の溝の内壁にゲート絶縁膜を形成すると共にこのr−
)絶縁膜を介して上記第2の溝を第2の導電性多結晶半
導体で埋め込みダート電極と成し、この後アクティブ領
域に第2の拡散領域全形成してトランジスタを作9込む
ようにしたものである。
以上のように本発明によれば、DRAM装置の基本メモ
リセル要素であるセルギヤ・やシタを低比抵抗半導体基
板中に埋め込み、更に分離用絶縁膜を介してこのセルギ
ヤ・ぐシタ上にもう一つの基本メモリセル要素であるト
ランジスタ(トランスファーゲート)ft作り込むこと
により3次元的な基本メモリセルを形成するようにして
いる。
リセル要素であるセルギヤ・やシタを低比抵抗半導体基
板中に埋め込み、更に分離用絶縁膜を介してこのセルギ
ヤ・ぐシタ上にもう一つの基本メモリセル要素であるト
ランジスタ(トランスファーゲート)ft作り込むこと
により3次元的な基本メモリセルを形成するようにして
いる。
この為、メモリセルとトランジスタと全基板の垂直方向
につながる個別の溝内にて独立して形成できることとな
り、高集積性の大容iDRAMを得る為に従来のように
一度に深い溝を堀る必要性を回避できる。また、低比抵
抗半導体基板の上面に対し、一定の占有面積を以って垂
直方向にてセルギヤ・9シタの容fを稼ぐことができる
。
につながる個別の溝内にて独立して形成できることとな
り、高集積性の大容iDRAMを得る為に従来のように
一度に深い溝を堀る必要性を回避できる。また、低比抵
抗半導体基板の上面に対し、一定の占有面積を以って垂
直方向にてセルギヤ・9シタの容fを稼ぐことができる
。
更に、分離用絶縁膜を介してセルキャパシタとトランジ
スタとを接続するコンタクト孔は、セルキャノンシタ形
成後に穿たれ、しかる後にトランジスタを作9込むよう
にしているので、その形成をまた更に、トランジスタは
基板領域(高比抵抗半導体層)が低比抵抗半導体基板と
接続されているので、電気的なフローティング状態が回
避される。
スタとを接続するコンタクト孔は、セルキャノンシタ形
成後に穿たれ、しかる後にトランジスタを作9込むよう
にしているので、その形成をまた更に、トランジスタは
基板領域(高比抵抗半導体層)が低比抵抗半導体基板と
接続されているので、電気的なフローティング状態が回
避される。
以下、第1図に基き第1の発明でおるDRAM装置の一
実施例を詳細に説明する。
実施例を詳細に説明する。
第1図(a)はDRAMの要部断面図を示しており、1
1はP十型シリコン基板から成る低比抵抗半導体基板で
あシ、12はその所定個所に形成された第1の溝である
。また第1の溝12は、内壁に形成されたシリコン窒化
膜(SiNx)から成るセルP −ト絶縁膜13aを介
して、その内部はN+型型詰結晶シリコンら成るセル電
極14で埋め込まれている。15aはシリコン酸化膜(
SiOx)から成る分離用絶縁膜で、第1の溝12の上
面部に形成されると共に、その中央部には第1のコンタ
クト孔16が形成されている。そしてセルゲート絶縁膜
(SiNx) l 3 a 、セル電極(N+型型詰結
晶シリコン14及び一方のセル電極として機能する低比
抵抗半導体基板(P十型シリコン基板)11とによりセ
ルキャパシタ17が構成されEo 次に、18はP+型シリコン基板11上に積層されたP
型シリコン層から成る高比抵抗半導体層で、19は第1
のコンタクト孔16を通してN++多結晶シリコン14
から不純物を拡散させることによシP型シリコン層18
中に形成されたN++拡散領域から成る第1の拡散領域
である。20は基板をアクティグ領域11aとフィール
ド領域11bに分離するフィールド酸化膜(stox)
、 21はN++拡散領域19に到達するP型シリコ
ン層18に形成された第2の溝である。
1はP十型シリコン基板から成る低比抵抗半導体基板で
あシ、12はその所定個所に形成された第1の溝である
。また第1の溝12は、内壁に形成されたシリコン窒化
膜(SiNx)から成るセルP −ト絶縁膜13aを介
して、その内部はN+型型詰結晶シリコンら成るセル電
極14で埋め込まれている。15aはシリコン酸化膜(
SiOx)から成る分離用絶縁膜で、第1の溝12の上
面部に形成されると共に、その中央部には第1のコンタ
クト孔16が形成されている。そしてセルゲート絶縁膜
(SiNx) l 3 a 、セル電極(N+型型詰結
晶シリコン14及び一方のセル電極として機能する低比
抵抗半導体基板(P十型シリコン基板)11とによりセ
ルキャパシタ17が構成されEo 次に、18はP+型シリコン基板11上に積層されたP
型シリコン層から成る高比抵抗半導体層で、19は第1
のコンタクト孔16を通してN++多結晶シリコン14
から不純物を拡散させることによシP型シリコン層18
中に形成されたN++拡散領域から成る第1の拡散領域
である。20は基板をアクティグ領域11aとフィール
ド領域11bに分離するフィールド酸化膜(stox)
、 21はN++拡散領域19に到達するP型シリコ
ン層18に形成された第2の溝である。
また、22はシリコン酸化膜(SiOx)から成るP−
)絶縁膜で、上記第2の溝21の内壁及び上端外周部に
形成されており、このゲート絶縁膜22を介して第2の
#l121はN型多結晶シリコンから成るゲート電極(
ワード線)23で埋め込まれている。24は周知のイオ
ン注入法によりアクティブ領域11aに自己整合的に形
成されたN++拡散領域から成る第2の拡散領域である
。そして第1及び第2の拡散領域(N生型)19,20
、ダート絶縁膜(SiOx) 22、ゲート電極(N型
多結晶シリコン)23及びチャネルの形成される高比抵
抗半導体層(P型シリコン層)18とによシトランジス
タ25が構成される@ また、26はシリコン酸化膜(Styx)から成る中間
絶縁膜%27は第2の拡散領域(N+型)に対する第2
のコンタクト孔、更に28はAI!配線層から成る金属
配線層でビット線を構成している。
)絶縁膜で、上記第2の溝21の内壁及び上端外周部に
形成されており、このゲート絶縁膜22を介して第2の
#l121はN型多結晶シリコンから成るゲート電極(
ワード線)23で埋め込まれている。24は周知のイオ
ン注入法によりアクティブ領域11aに自己整合的に形
成されたN++拡散領域から成る第2の拡散領域である
。そして第1及び第2の拡散領域(N生型)19,20
、ダート絶縁膜(SiOx) 22、ゲート電極(N型
多結晶シリコン)23及びチャネルの形成される高比抵
抗半導体層(P型シリコン層)18とによシトランジス
タ25が構成される@ また、26はシリコン酸化膜(Styx)から成る中間
絶縁膜%27は第2の拡散領域(N+型)に対する第2
のコンタクト孔、更に28はAI!配線層から成る金属
配線層でビット線を構成している。
ここにおいて、ビット線(AI!配線層)28は上述し
たワード線(N型多結晶シリコン)23と共に格子状に
配設されている。任意のワード線23を選択するとトラ
ンジスタ25が導通し、ビット線28の情報が第2のコ
ンタクト孔27及びN中型拡散領域24全通してトラン
ジスタ25からセルキャパシタ17に書き込まれる。ま
たセルキャパシタ17の蓄積情報は、トランジスタ25
全通してビット線28に読み出すことができる。
たワード線(N型多結晶シリコン)23と共に格子状に
配設されている。任意のワード線23を選択するとトラ
ンジスタ25が導通し、ビット線28の情報が第2のコ
ンタクト孔27及びN中型拡散領域24全通してトラン
ジスタ25からセルキャパシタ17に書き込まれる。ま
たセルキャパシタ17の蓄積情報は、トランジスタ25
全通してビット線28に読み出すことができる。
このように、本発明は溝堀り型のセルキャパシタ17の
上に基板に対し垂直方向にトランジスタ25を重ねた構
造を有し、トランジスタ25のフローティング状態を回
避しつつ高集積化を実現するもので1、第1図価)に示
す如き3次元的な拡がシを有する。
上に基板に対し垂直方向にトランジスタ25を重ねた構
造を有し、トランジスタ25のフローティング状態を回
避しつつ高集積化を実現するもので1、第1図価)に示
す如き3次元的な拡がシを有する。
次に、第2図に基き第2の発明である上述した構造のD
RAMの製造方法について詳細に説明する。なお、第1
図との同一個所には同一符号を付すこととする。
RAMの製造方法について詳細に説明する。なお、第1
図との同一個所には同一符号を付すこととする。
まず第2図(a)に示す如き、P十型シリコン基板から
成る低比抵抗の半導体基板11に1周知のエツチング法
を用いてセルキャノタシタ用の第1の溝12を形成する
。次に第2Q(b)の如く、CVD法を用いて基板全面
にシリコン窒化膜(SiNx)から成る第1の絶縁膜1
3を形成し、続いてこのシリコン窒化膜13を介して第
1の溝12内にN+型型詰結晶シリコンら成る第1の導
電性多結晶半導体金属め込みセル電極14と成す。
成る低比抵抗の半導体基板11に1周知のエツチング法
を用いてセルキャノタシタ用の第1の溝12を形成する
。次に第2Q(b)の如く、CVD法を用いて基板全面
にシリコン窒化膜(SiNx)から成る第1の絶縁膜1
3を形成し、続いてこのシリコン窒化膜13を介して第
1の溝12内にN+型型詰結晶シリコンら成る第1の導
電性多結晶半導体金属め込みセル電極14と成す。
次いで第2図(c)の如く、シリコン基板11上のシリ
コン窒化膜13のみを除去して第1の7;412内にセ
ルゲート絶縁膜(SiNx) 13 aを形成し、更に
第1の溝12の残りをシリコン酸化U(SiOx)から
成る第2の絶縁膜15で埋め込む。そして第2図(d)
K示すように、上記シリコン酸化膜15に第1のコン
タクト孔16yfr、形成し、分離用絶縁膜15aと成
す。ここにおいて、セル電極(N”!多結晶シリコン)
14.セルゲート絶縁膜(SiNx)13a及び−万の
セル電極として機能する低比抵抗半導体基板(P中型シ
リコン基板)11とによりセルキャパシタ上7が構成さ
れる。
コン窒化膜13のみを除去して第1の7;412内にセ
ルゲート絶縁膜(SiNx) 13 aを形成し、更に
第1の溝12の残りをシリコン酸化U(SiOx)から
成る第2の絶縁膜15で埋め込む。そして第2図(d)
K示すように、上記シリコン酸化膜15に第1のコン
タクト孔16yfr、形成し、分離用絶縁膜15aと成
す。ここにおいて、セル電極(N”!多結晶シリコン)
14.セルゲート絶縁膜(SiNx)13a及び−万の
セル電極として機能する低比抵抗半導体基板(P中型シ
リコン基板)11とによりセルキャパシタ上7が構成さ
れる。
次に第2図(e)の如く、基板全面にP型シリコン層か
ら成る高比抵抗半導体層18を積層する。なおこの際、
セル′電極であるN+型型詰結晶シリコン14ら第1の
コンタクト孔16上通して不純物を拡散させ、第1のコ
ンタクト孔16上のP型シリコン層18内にN++拡散
領域から成る第1の拡散領域19を形成する。次いで第
2図(f)に示す3口く、基板の所定領域にフィールド
酸化膜C3iOx)20を形成して素子分離を行った後
、アクティグ領域11aにてトランスファーP−ト形成
用の第2の溝21に−N+型拡散領域19に到達するよ
うにして形成する。なおllbはフィールド領域である
。
ら成る高比抵抗半導体層18を積層する。なおこの際、
セル′電極であるN+型型詰結晶シリコン14ら第1の
コンタクト孔16上通して不純物を拡散させ、第1のコ
ンタクト孔16上のP型シリコン層18内にN++拡散
領域から成る第1の拡散領域19を形成する。次いで第
2図(f)に示す3口く、基板の所定領域にフィールド
酸化膜C3iOx)20を形成して素子分離を行った後
、アクティグ領域11aにてトランスファーP−ト形成
用の第2の溝21に−N+型拡散領域19に到達するよ
うにして形成する。なおllbはフィールド領域である
。
続いてWjz図−)に示すように、第2の溝21の内壁
及びその上端外周部にシリコン酸化膜(SiOx)から
成るゲート絶縁膜22を形成した後、このゲート絶縁膜
22f:介してN型多結晶シリコンから成る第2の導電
性多結晶半導体で第2の溝21を埋め込みゲート電極(
リード線)23と成す。次に周知のイオン注入法を用い
て、アクティグ領域11&に!1拡散領域から成る第2
の拡散領域24を自己整合的に形成する。ここで第1の
拡散領域(N+型)19.第2の拡散領域(N中型)2
4.ダート絶縁膜(SiOx) 22 、ダート電極(
N型多結晶シリコン〕23及び高比抵抗半導体層(P型
シリコン層)とによりトランジスタ25が構成される。
及びその上端外周部にシリコン酸化膜(SiOx)から
成るゲート絶縁膜22を形成した後、このゲート絶縁膜
22f:介してN型多結晶シリコンから成る第2の導電
性多結晶半導体で第2の溝21を埋め込みゲート電極(
リード線)23と成す。次に周知のイオン注入法を用い
て、アクティグ領域11&に!1拡散領域から成る第2
の拡散領域24を自己整合的に形成する。ここで第1の
拡散領域(N+型)19.第2の拡散領域(N中型)2
4.ダート絶縁膜(SiOx) 22 、ダート電極(
N型多結晶シリコン〕23及び高比抵抗半導体層(P型
シリコン層)とによりトランジスタ25が構成される。
しかる後に、従来技術を用いてシリコン酸化膜(S10
K)から成る中間絶縁膜26.第2の拡散領域(N”り
24に対する第2のコンタクト孔27゜更にAI!配
線層から成る金属配線層(ビット線)28全形成して図
示の如き最終構造を得る。
K)から成る中間絶縁膜26.第2の拡散領域(N”り
24に対する第2のコンタクト孔27゜更にAI!配
線層から成る金属配線層(ビット線)28全形成して図
示の如き最終構造を得る。
以上、詳細に説明したように、本発明によればDRAM
装置のセルキャパシタ上形成抵抗半導体基板中の第1の
溝に埋め込み形成し、更に分離用絶縁膜を介しこのセル
キャパシタ上にて、トランジスタ(トランスファーダー
ト)を高比抵抗半導体層中の第2の溝に埋め込み形成す
ることにより3次元的な基本メモリセルを得るようにし
ている。
装置のセルキャパシタ上形成抵抗半導体基板中の第1の
溝に埋め込み形成し、更に分離用絶縁膜を介しこのセル
キャパシタ上にて、トランジスタ(トランスファーダー
ト)を高比抵抗半導体層中の第2の溝に埋め込み形成す
ることにより3次元的な基本メモリセルを得るようにし
ている。
従って、メモリセルとトランジスタとを基板の垂直方向
につながる個別の溝内にて独立して形成することができ
、しかも低比抵抗半導体基板の主面に対する垂直方向に
おいて、小占有面積を以ってセルキャパシタ上ょ容量化
が図れるので、高集積度を有する大容iDRAM装置を
容易に笑現できるという効果がある。
につながる個別の溝内にて独立して形成することができ
、しかも低比抵抗半導体基板の主面に対する垂直方向に
おいて、小占有面積を以ってセルキャパシタ上ょ容量化
が図れるので、高集積度を有する大容iDRAM装置を
容易に笑現できるという効果がある。
また1分離用絶縁膜を介してセルキャ・ンシタとトラン
ジスタとを接続する第1のコンタクト孔は、セルキャパ
シタ形成後に穿たれ、しかる後にトランジスタを作り込
むようにしているので、その形成が容易になるという製
造技術上の効果がある。
ジスタとを接続する第1のコンタクト孔は、セルキャパ
シタ形成後に穿たれ、しかる後にトランジスタを作り込
むようにしているので、その形成が容易になるという製
造技術上の効果がある。
更に、トランジスタは基板領域(高比抵抗半導体層)が
低比抵抗半導体基板と接続されているので、従来装置に
みられた電気的なフローティング状態が回避され、トラ
ンジスタの安定動作を向上できるという効果もある。
低比抵抗半導体基板と接続されているので、従来装置に
みられた電気的なフローティング状態が回避され、トラ
ンジスタの安定動作を向上できるという効果もある。
第1図は第1の発明の一実施例の説明図、第2図は第2
の発明の一実施例を説明する工程断面図。 第3図は第1の従来例の説明図、第4図は第2の従来例
の説明図である。 11・・・低比抵抗半導体基板(P中型シリコン基板)
11a・・・アクティグ領域%12・・・第1の溝、1
3a・・・セルゲート絶縁FIX (SiNx)、 1
4・・・セル電極(N+型型締結晶シリコン、15a・
・・分離用絶縁膜(SIOり、 16・・・第1のコ
ンタクト孔% 17・・・トランジスタ、18・・・高
比抵抗半導体層(P型シリコン層)、19・・・第1の
拡散領域(N+型)、20・・・フィールド酸化膜(S
tyx) 、 21・・・第2の溝、22・・・ゲー
ト絶縁膜(Si Ox )、23・・・ゲート電極(N
型多結晶シリコン)、24・・・第2の拡散領域(N”
型)、25・・・トランジスタ、26・・・中間絶縁膜
(SiOx)、27・・・第2のコンタクト孔、28・
・・金属配線層(AIり。 第1の発I!月の一大売イクIのi亡明囚第1図 )丙Zのづヤ≦B月C−惰ミ施イ911を説粍門1−う
工禄所1fiffl第Z/l、冬8月内−声1笹g11
1児明すう工f迷が面刀第2図 NへI+’)(OkQ)0−。 1町つ1つ1腎!
の発明の一実施例を説明する工程断面図。 第3図は第1の従来例の説明図、第4図は第2の従来例
の説明図である。 11・・・低比抵抗半導体基板(P中型シリコン基板)
11a・・・アクティグ領域%12・・・第1の溝、1
3a・・・セルゲート絶縁FIX (SiNx)、 1
4・・・セル電極(N+型型締結晶シリコン、15a・
・・分離用絶縁膜(SIOり、 16・・・第1のコ
ンタクト孔% 17・・・トランジスタ、18・・・高
比抵抗半導体層(P型シリコン層)、19・・・第1の
拡散領域(N+型)、20・・・フィールド酸化膜(S
tyx) 、 21・・・第2の溝、22・・・ゲー
ト絶縁膜(Si Ox )、23・・・ゲート電極(N
型多結晶シリコン)、24・・・第2の拡散領域(N”
型)、25・・・トランジスタ、26・・・中間絶縁膜
(SiOx)、27・・・第2のコンタクト孔、28・
・・金属配線層(AIり。 第1の発I!月の一大売イクIのi亡明囚第1図 )丙Zのづヤ≦B月C−惰ミ施イ911を説粍門1−う
工禄所1fiffl第Z/l、冬8月内−声1笹g11
1児明すう工f迷が面刀第2図 NへI+’)(OkQ)0−。 1町つ1つ1腎!
Claims (2)
- (1)低比抵抗半導体基板に形成した第1の溝の内壁に
形成されたセルゲート絶縁膜、及びこのセルゲート絶縁
膜を介して上記第1の溝を埋め込んで成るセル電極とを
含むセルキャパシタと、上記低比抵抗半導体基板上に積
層された高比抵抗半導体層中にて、上記第1の溝の上部
を覆うと共に第1のコンタクト孔を有する分離用絶縁膜
の上部に形成された第1の拡散領域、この第1の拡散領
域に達するよう形成した第2の溝の内壁及び上面外周部
に形成されたゲート絶縁膜、このゲート絶縁膜を介して
上記第2の溝を埋め込んで成るゲート電極、及び基板の
アクティブ領域に形成された第2の拡散領域を含むトラ
ンジスタと、以下常法により形成された中間絶縁膜、及
び上記第2の拡散領域に対する第2のコンタクト孔を介
して上記トランジスタと接続される金属配線層とを具備
することを特徴とする半導体DRAM装置。 - (2)(a)低比抵抗半導体基板に第1の溝を形成する
工程と、 (b)基板全面に第1の絶縁膜を形成すると共に、この
第1の絶縁膜を介して上記第1の溝を第1の導電性多結
晶半導体で埋め込みセル電極と成す工程と、 (c)上記第1の溝内以外の上記第1の絶縁膜を除去し
てセルゲート絶縁膜を形成すると共に、上記第1の溝の
上面部を第2の絶縁膜で覆う工程と、 (d)上記第2の絶縁膜に第1のコンタクト孔を穿つて
これを分離用絶縁膜と成す工程と、 (e)基板全面に高比抵抗半導体層を積層すると共に、
上記第1のコンタクト孔を通して上記セル電極から不純
物を拡散して上記分離用絶縁膜上に第1の拡散領域を形
成する工程と、 (f)基板を素子分離した後、アクティブ領域にて上記
第1の拡散領域に達する深さに第2の溝を形成する工程
と、 (g)上記第2の溝の内壁及び上端外周部にゲート絶縁
膜を形成すると共に、このゲート絶縁膜を介して第2の
導電性多結晶半導体で上記第2の溝を埋め込みゲート電
極と成し、更に上記アクテイグ領域に第2の拡散領域を
形成し、この後中間絶縁膜、上記第2の拡散領域に対す
る第2のコンタクト孔、及び金属配線層を形成する工程 とを含むことを特徴とする半導体DRAM装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61178635A JPS6336560A (ja) | 1986-07-31 | 1986-07-31 | 半導体ram装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61178635A JPS6336560A (ja) | 1986-07-31 | 1986-07-31 | 半導体ram装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6336560A true JPS6336560A (ja) | 1988-02-17 |
Family
ID=16051907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61178635A Pending JPS6336560A (ja) | 1986-07-31 | 1986-07-31 | 半導体ram装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6336560A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0265271A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | ダイナミック型メモリ |
US5838055A (en) * | 1997-05-29 | 1998-11-17 | International Business Machines Corporation | Trench sidewall patterned by vapor phase etching |
-
1986
- 1986-07-31 JP JP61178635A patent/JPS6336560A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0265271A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | ダイナミック型メモリ |
US5838055A (en) * | 1997-05-29 | 1998-11-17 | International Business Machines Corporation | Trench sidewall patterned by vapor phase etching |
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