CN1139982C - 具有沟道式电容器的动态随机存储器单元的制造方法 - Google Patents
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Abstract
本发明涉及一种具有沟道式电容器的DRAM单元的制造方法。本发明的目的在于简化DRAM单元的制造方法，保证高的效率并得到高的DRAM单元的存储密度。为此，DRAM单元的存储电容器(4)和选择场效应晶体管(3)彼此独立制造。电容器在第一区域(6)内制出。随后第二区域(10)通过直接晶片压焊或智能切割等本领域公知的技术以覆盖第一沟道(7)的方式布置在第一区域(6)上。通过直接晶片压焊方法或智能切割方法能够在第一区域(6)和第二区域(10)之间以简单的方式产生一个清晰限定的边界表面(11)。
Description
技术领域
本发明涉及一种用于制造具有沟道式电容器的DRAM(动态随机存储器)单元的方法。
背景技术
美国专利US-A-5,181,089中公开了一种半导体存储器装置和相应的制造方法，沟道式电容器在基底内制成并且相应的选择场效应晶体管在位于所述电容器上面的一个区域内制成。
日本专利JP 02 146766 A中公开了一种具有沟道式电容器的存储器单元，在其上面，通过半导体层压结构布置有MOS(金属氧化物半导体)场效应晶体管。
DRAM存储器依赖于SRAM(静态存储器)的脉冲运行。在存储单元内总是提供有电容，如栅极电容，这些电容用于在一定时间内保持其状态。这种原理使得存储器单元能够显著地简化，因此降低了能量消耗和所需面积；提高存储器的存储密度。为了进一步提高存储密度，需要进一步降低DRAM单元所需的面积。这种情况下，目的是使存储电容较大并使位线和字线的杂散电容尽可能的小。与此同时，制造DRAM芯片的方法应尽可能地简单。
美国专利US-A-4,797,373中公开了一种DRAM存储器单元和一种用沟道技术制造DRAM存储器单元的方法。在现有的DRAM单元内，其包括场效应晶体管和存储电容器，场效应晶体管和电容器都是在基底内的沟道内制造的。场效应晶体管的源极，通道和漏极，以及一个电容器区域基本上垂直排列在容积基底的侧壁上，栅极和其他电容器区域排列在一种材料的两个区域内，该材料插入沟道内并通过绝缘层与容积基底绝缘。换而言之，存储电容器和选择场效应晶体管实际上是在位线和字线的交叉区域的下面彼此排列在另一个上面。根据上述现有技术用来制造具有存储电容和选择场效应晶体管的DRAM存储器单元的方法基本上包括以下步骤：
在第一导电型的基底内蚀刻出沟道；
用薄的第一绝缘层涂着沟道的侧面；
将有衬底的沟道用第二导电型的导电材料向上填充到预定高度；
除去未被覆盖的绝缘层，其中包括导电材料和基底之间的绝缘层的边缘区域；
将导电材料放置在边缘区域内；
搀杂剂通过边缘区域从导电材料扩散到包围着沟道的基底内，由此在基底内的边缘区域的水平上产生出第二导电型的弱搀杂区域，该区域用作选择场效应晶体管的源极；
在基底内靠近沟道的上部形成漏区；
在沟道的上部形成栅极绝缘层；及
用作为栅极的导电材料填充沟道的剩余部分。
在该例中，基底具有高度搀杂的下部区域和次高度搀杂的上部区域，选择场效应晶体管的源极位于更弱搀杂的上部区域。
在该例中，六个基本步骤与存储电容和选择场效应晶体管的栅极的制造有关，而剩余的三个步骤与选择场效应晶体管有关。该方法的步骤中存在的问题是很难以控制的方式在预定的边缘区域完成蚀刻，因此预定边缘区域的尺寸是可重复的。
发明内容概述
本发明的目的在于提供一种DRAM单元的制造方法，该方法完成简单，产量高，能使DRAM单元具有高的存储密度并能减少互连电容。
本发明目的通过下述DRAM单元的制造方法实现。
本发明以这样制造DRAM单元的思想为基础，即该方法的步骤与SOI(硅绝缘体)方法的步骤类似，在SOI方法中，单晶硅层布置在一个支撑件上。由于在SOI方法中支撑件为绝缘体，在本发明“准SOI”(quasi-SOI)方法中，单晶硅层在构成第一区域的另一硅层上制出并作为第二区域。DRAM单元的存储电容在第一区域内制出，选择场效应晶体管在上部第二区域内的硅柱内制出。因此本发明用于制造DRAM存储器单元的方法包括以下步骤：在第一导电型的第一区域内制出第一沟道，用第一绝缘层涂着第一沟道的表面并用第二导电型的导电材料填充第一沟道，第一沟道内的导电材料和第一区域高度搀杂；
将第一导电型的第二区域布置在第一区域上以便覆盖第一沟道；
通过搀杂剂从第一沟道内导电材料的扩散在第二区域内制出第二导电型的区域；
蚀刻第一沟道附近的相邻区域，以便从表面一直到第二区域内的范围内除去半导体材料；
用绝缘材料填充相邻区域，以便在相邻的第一沟道之间产生绝缘体；
制出由第二导电型导电材料制成的位线和用于选择场效应晶体管的漏区；
在第一区域内第一沟道上面的第二区域内的第二沟道内制出选择场效应晶体管的栅极；及
在第二区域未被覆盖的表面上制出字线。
优选的是，将第二区域布置在第一区域上包括以下步骤：将第二区域“直接晶片压焊”到第一区域上，以及将第二区域的厚度变薄为预定厚度。这使得能够以简单的步骤将两种不同搀杂区域中的一个区域布置在另一区域上。变薄过程可以通过蚀刻或通过研磨及后继的磨光完成。
在该方法的优选改进中，用绝缘层涂着第一沟道表面的过程在每个例子中都可以通过氧化实现。
尤其是，第一沟道的相邻区域能够用厚的氧化物填充，其中在这些相邻区域那已经除去了半导体材料。这可以以简单的工序完成。
本发明的一个优点在于在制造过程中需要较少的掩模，例如与现有技术需要六个掩模相比本发明实施例中仅需要五个掩模。本发明的另一个优点是利用本发明方法制造的DRAM存储器单元的杂散电容比利用现有方法制造的DRAM存储器单元的杂散电容要小。
从下面结合附图对优选实施例的详细描述中能更清楚地了解本发明的其他特征和优点。
附图说明
图1为通过本发明方法制造的DRAM单元的截面图；
图2为图1所示DRAM单元的等效电路图。
具体实施方式
图1为通过本发明方法制造的DRAM单元的截面图。
为了说明应用于DRAM单元的电路必需件，首先参考图2所示的其等效电路，其中示出DRAM单元的基本连接。
DRAM单元位于位线1和字线2的交叉点上。位线1通常与选择场效应晶体管3的漏极相连，场效应晶体管3由字线2通过栅极驱动。当场效应晶体管通过字线2被选择时，其转换到闭合状态并且将存储电容器4与位线1连接起来用于读取或写入过程。
沿着位线1和字线2形成了不可以避免的杂散电容5。然而，由于它们对DRAM单元的开关特性具有不利的影响，因此应尽可能使它们小。它们的大小特别依赖于制造DRAM单元的方法。
如上所述，应尽力使单个DRAM单元所需面积尽可能地小。为此，当今的电容器是用迭层式电容器作为存储电容器或用沟道式电容器作为存储电容器实施的。本发明涉及具有沟道式电容器的DRAM单元。下面参考图1对本发明用于制造具有沟道式电容器的DRAM单元的方法进行说明。
由于现有DRAM单元的制造方法包括在半导体基底内制出单个沟道，在该沟道内，首先是存储电容器的电极然后是选择场效应晶体管的栅极相继并为一体，存储电容器和选择场效应晶体管是根据本发明方法彼此独立制造的。这节省了现有方法中为了隔离同一沟道内的电容器和栅极所不得不完成的步骤。
本发明用于制造具有沟道式电容器的DRAM存储器单元的方法为“准-SOI(quasi-SOI)(SOI＝硅绝缘体)”方法。在准-SOI方法中，单晶硅在另一半导体上生成而不是在绝缘体上生成。该项技术的区别之处就在于它的完成比现有方法的完成大大简化。
在该方法中，在第一步骤中制成存储电容器4的第一电极作为沟道电极。图1示意性地示出了沟道式电容器4用于说明目的。为了制造沟道式电容器4，像本领域普通技术人员所知道的一样，在第一区域6内制出第一沟道7。第一区域6为第一导电型的，例如在图示实施例中为P型。然后，用第一绝缘层8涂着第一沟道7的表面。绝缘层8可以为包围着半导体的氧化物层或类似层。最后，用第二导电型的导电材料9如在本实施例中用n型导电材料填充第一沟道7。在图示实施例中，导电材料9为多晶硅。第一沟道7内的导电材料9和第一区域6都是高度搀杂的，例如P+和n-搀杂。因此存储电容器由P+型区域和n-型搀杂导电材料构成。电容器制造的优选步骤为步骤a)。
一旦在第一步骤a)在第一区域内制出了电容器，那么在步骤b)将第二区域10布置在第一区域6上，以便覆盖第一区域6内的第一沟道7。将第二区域10布置在第一区域6上最好通过本领域已知的技术完成，如“直接晶片压焊”或“智能切割”。通过“直接晶片压焊”或“智能切割”方法能够以简单的方式在第一区域6与第二区域10之间制出清晰限定的界面11。
为了使第二区域10的厚度适应于第二场效应晶体管的垂直长度，在将第二区域10布置到第一区域上以后，除了剩余层以外除去第二区域10，因此接下来其具有预定的厚度。
像第一区域一样，第二区域10也是第一导电型的，但是其搀杂程度要比第一区域6轻，其中的原因下面将会清楚。
在步骤c)，在第二区域10制出“气泡”区域12。为此，周围温度升高，以便搀杂剂从第一沟道7内的导电材料9中经界面11扩散到第二区域10内。由此气泡区域12形成在第一区域6内的沟道7正上面。所述气泡区域12的传导性与沟道7内导电材料9的传导性相同，例如为n或n-。
在DRAM单元的“下”部如存储电容器已在先前的步骤a)至c)中完成以后，在后继的步骤中，将该单元与其相邻的单元(未显示)绝缘并且制出选择场效应晶体管。在步骤d)中，蚀刻第一沟道7附近的相邻单元。在蚀刻过程中，从表面一直到第二区域10内的范围内除去半导体材料，例如界面11以外的范围。如图1所示，“与第一沟道7邻接的相邻单元”应理解为在第一区域6内的沟道的侧面且位于其上方和附近的区域。这些自由挖出的相邻区域在步骤e)又用绝缘材料填上，由此产生一个基本上平的表面。绝缘材料13在相邻沟道之间产生出绝缘体区域。第一沟道7的相邻区域用厚的氧化物或其他绝缘体填充。在该例中，绝缘体的厚度最好大于1微米。由此位线电容非常小。填充上相邻区域后，DRAM单元的表面例如(埋入的)沟道7上面的剩余半导体的表面和绝缘材料13的表面被制成平面。
在步骤f)，位线21产生在平的表面上。位线21由多晶硅，Al或W等导电材料制成并且为第二导电型。与位线21邻接形成有用于选择场效应晶体管13的漏区18，漏区18最好是通过搀杂剂从用于位线1的导电材料21中扩散形成。选择场效应晶体管本身是在步骤g)在“硅柱”内制成的。为此，第二沟道14是在第一区域6内的第一沟道7上面的第二区域10内制出的。第二沟道14的制造方式与第一沟道7的制造方式类似并用栅极绝缘层15和(绝缘的)栅极材料16填充，由此制出选择场效应晶体管的栅极17。栅极材料16最好像第一沟道7内的导电材料9一样为多晶硅，所述多晶硅在图示实施例中为n+或n-型搀杂。图1示意性地示出了选择场效应晶体管3用于说明目的。
步骤g)完成了选择场效应晶体管，其漏极18与位线1的导电材料21邻接，其源极19为通过扩散形成的n+型搀杂气泡区域12，其栅极17控制通过选择场效应晶体管通道20的载荷子运输。为了选择场效应晶体管的无差错功能，必须保证在源极19 NP节的电容比存储电容器4的电容小，存储电容器4是由第一沟道7和第一区域6内的导电材料9形成的。这是通过第一区域6和第二区域10的不同搀杂实现的。存储电容器和选择场效应晶体管以彼此相互“隔离”的方式制造并通过晶片压焊相互连接的方法所具有的另一个优点是能够非常简单地在第一区域6和第二区域10之间的掺杂剖视图内实现非常陡的转变区。
DRAM单元在步骤h)完成，其中用于字线2的导电材料22放置在第二区域10的非覆盖表面上。像位线的情况下一样，这种材料优选为多晶硅，Al或W。
在上述方法的步骤中，用绝缘层8或15涂着的过程最好是通过半导体材料的氧化实现。由此能够进一步简化该方法。
总之，根据图示实施例本发明方法的基本特征在于存储电容器表现为p+型区域，其中该区域作为具有栅极氧化物和n+型多晶硅的沟道电容。选择场效应晶体管位于硅柱内。该柱部分为p+搀杂而部分为p搀杂。p+/p型区域在存储电容器的沟道制成后通过“直接晶片压焊”或“智能切割”结合在一起，其中沟道用绝缘多晶硅填充。n+型气泡区域用n+型多晶硅通过扩散制成。然后将硅柱深度蚀刻为p+型区域，内部空间用绝缘体填充，接着通过传统的方法使晶片成为平面。在制出n+型多晶硅构成的位线后以及在选择场效应晶体管的n-搀杂漏区准备好后进行沟道蚀刻，氧化和填充过程以用于具有垂直通道的选择场效应晶体管。其栅极同时(例如用具有金属表面的n-型多晶硅填充)用作字线。
通过本发明方法制造的DRAM单元的总面积几乎不比位线和字线的交叉面积大。另外，根据上述方法制造单元仅需要五个掩模。
尽管上面利用优选实施例对本发明进行了描述，但是本发明并不限于这些实施例，其可以以多种方法修改。
尤其是，两个沟道不必相互精确地垂直，它们可以彼此相互偏移，只要气泡区域到达上部沟道的栅极绝缘层就可以。
Claims (5)
1.一种用于制造DRAM存储器单元的方法，其包括以下步骤：
在第一导电型的第一区域内(6)制出第一沟道(7)，用第一绝缘层(8)涂着第一沟道(7)的表面并用第二导电型的导电材料(9)填充第一沟道(7)，第一区域(6)和第一沟道(7)内的导电材料(9)高度搀杂；
将第一导电型的第二区域(10)布置在第一区域上以便覆盖第一沟道(7)；
通过搀杂剂从第一沟道(7)内的导电材料(9)中扩散在第二区域(10)内制出第二导电型的区域(12)；
蚀刻第一沟道(7)附近的相邻区域，以便从第二区域(10)的表面一直到第一区域(6)内的范围内除去半导体材料；
用绝缘材料(13)填充相邻区域，以便在相邻的沟道之间产生绝缘体区域；
在第二区域(10)的表面上制出由第二导电型导电材料构成的位线(1)和漏区(18)用于选择场效应晶体管；
在第一区域内第一沟道上面的第二区域(10)内的第二沟道(14)内制出选择场效应晶体管(3)的栅极(17)；及
在第二区域(10)未被覆盖的表面上制出由导电材料构成的字线(2)。
2.如权利要求1所述的方法，其中将第二区域(10)布置在第一区域(6)上包括以下步骤：将第二区域(10)“直接晶片压焊”到第一区域(6)上，及使第二区域(10)的厚度变薄到预定厚度。
3.如权利要求1或2所述的方法，其中用第一绝缘层涂着第一沟道表面的过程是通过半导体材料的氧化完成的。
4.如权利要求1所述的方法，其中第一沟道的相邻区域通过厚的氧化物填充。
5.如权利要求1所述的方法，其中绝缘材料包括多层。
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