JPS61247069A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術谷野］ 本発明は、半導体集積回路装置に関するものであり、特
に、スイッチ用素子と情報蓄積用容量素子との直列回路
をメモリセルとする記憶機能を有する半導体集積回路装
置に適用して有効な技術に関するものである。

［背景技術］ 情報の書き替えが可能な記憶機能を有する半導体集積回
路装置として、ダイナミック型ランダムアクセスメモリ
を備えた半導体集積回路装置（以下、ＤＲＡＭという）
が使用されている。ＤＲＡＭの１　［ｂｉｔｌを構成す
るメモリセルは、スイッチ用素子と情報蓄積用容量素子
との直列回路で比較的簡単な構造で構成されている。こ
のため、その占有面積を縮小し易く、ＤＲＡＭの情報の
大容量化を図り易すい特徴がある。

前記メモリセルは、メモリセルアレイ内において隣接す
る複数のメモリセルと電気的に分離する必要がある。そ
こで、耐酸化用マスクを用い、メモリセルの形状を規定
するように、半導体基板の主面部を酸化して構成された
フィールド絶縁膜によって分離している。

しかしながら、このような分離技術では、耐酸化用マス
ク下部の半導体基板の主面部まで酸化されるので、耐酸
化用マスクの寸法とフィールド絶縁膜の寸法との寸法の
変換量誤差が大きくなる。

すなわち、フィールド絶縁膜の面積の寸法が大きくなり
、メモリセルの面積、特に、情報蓄積用容量素子の面積
が小さくなる。

このため５本発明者は、情報となる電荷の蓄積量が低下
し、読出し動作の誤動作、α線によるソフトエラー等を
生じ易いので、ＤＲＡＭの高集積化、大容量化を図れな
いという問題点を見出した。

なお、前記分離技術における寸法の変換量誤差を防止す
る技術は、例えば、特開昭５７−１８８８６６号公報に
記載されている。

［発明の目的コ 本発明の目的は、記憶機能を有する半導体集積回路装置
において、高集積化、大容量化を図ることが可能な技術
を提供することにある。

本発明の他の目的は、記憶機能を有する半導体集積回路
装置において、高集積化、大容量化を図り、かつ、電気
的信頼性の向上を図ることが可能な技術を提供すること
にある。

本発明の他の目的は、記憶機能を有する半導体集積回路
装置において、高集積化、大容量化を図り、かつ、製造
工程の低減を図ることが可能な技術を提供することにあ
る。

本発明の他の目的は、記憶機能を有する半導体集積回路
装置において、高集積化、大容量化を図り、かつ、製造
工程における電気的信頼性の向上を図ることが可能な技
術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、スイッチ用素子と情報蓄積用容量素子との直
列回路をメモリセルとするＤＲＡＭにおいて、前記情報
蓄積用容量素子の形状の一部を。

堆積して構成された絶縁膜で規定する。

これにより、情報蓄積用容量素子の寸法の変換量誤差を
低減することができるので、情報となる電荷の蓄積量の
低下を抑制することができる。

この結果、メモリセルの面積を縮小することができるの
で、ＤＲＡＭの高集積化、大容量化を図ることができる
。

以下５本発明の構成について２本発明を、フォールプツ
トピットライン方式を採用するＤＲＡＭに適用した実施
例とともに説明する。

［実施例■］ 第１図は、本発明の実施例Ｉを説明するためのＤＲＡＭ
のメモリセルアレイ要部を示す等価回路図である。

なお、実施例の全回において、同一の機能を有するもの
は同一の符号を付け、そのくり返しの説明は省略する。

第１図において、ＳＡ＋　、ＳＡ２　、・・・はセンス
アンプであり、後述する所定のメモリセルと所定のダミ
ーセルとの微小な電位差を増幅するように構成されてい
る。

ＢＬ＋　ｒ−ＢＬ１２．ＢＬ２１．ＢＬ２２はビット線
であり、センスアンプＳ　Ａ　ｓ　、　Ｓ　Ａ　２の一
側端から行方向に延在して設けられている。ビット線Ｂ
Ｌは、情報となる電荷を伝達するように構成されている
。

ＷＬＩ　、ＷＬ２．ＷＬｓ　、ＷＬａ　、・・・はワー
ド線であり、ビット線ＢＬと交差し１列方向に延在して
設けられている。ワード線ＷＬ１．ＷＬ２は、列方向に
配置されるダミーセルのスイッチ用ＭＩＳＦＥＴを構成
する所定のゲート電極に接続され、当該ＭＩ　５ＦＥＴ
（７）ＯＮ、ＯＦＦ動作をするように構成されている。

ワード線ＷＬ３＝　ＷＬａ　、・・・は２列方向に配置
されるメモリセルのスイッチ用ＭＩＳＦＥＴを構成する
所定のゲート電極に接続され、当該Ｍ　Ｉ　Ｓ　ＦＥＴ
のＯＮ、ＯＦＦ動作をするように構成されている。

Ｍ１１１Ｍ１２１Ｍ２１１Ｍ２２１・・・はメモリセル
であり、ビット線ＢＬとワード線ＷＬとの所定の交差部
に設けられている。メモリセルＭは。

情報となる電荷を保持するように構成されている。

メモリセルＭは、スイッチ用素子となるＭＩＳＦＥＴＱ
ｌｌ、Ｑ１０　、Ｑ２　ｌ、Ｑ２□、・・・と。

情報蓄積用容量素子Ｃ１ｌ、Ｃ１２，Ｃ２１，Ｃ２２、
・・・との直列回路で構成されている。

１　／　２　Ｖ　ｃ　ｅは、固定電位であり、電源電圧
Ｖｃｃ（例えば５［Ｖ］）の１／２の電圧である。電圧
１／２Ｖｃｃは、情報蓄積用容量素子Ｃ８□・・・の一
方の端子に印加される。

ＤＩｌ、ＤＩｘ、Ｄ２Ｉ、０２２ｇ・・・はダミーセル
であり、ビット線ＢＬとワード線ＷＬとの所定の交差部
に設けられている。ダミーセルＤは。

メモリセルＭの１１　ｎ　、　ｉｔ　Ｏ”の情報を判断
するように構成されている。

ダミーセルＤは、スイッチ素子となるＭＩＳＦＥＴＱｏ
　ｓ　Ｉ＋　Ｑｏ　＋　２＃　ＱＯ２Ｉｅ　ＱＯ２２１
・・・と、該Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏに直列接
続された情報判定用容量素子Ｃｏ＊＋＊Ｃｏ＋２ｔＣｏ
２＋ｔＣＯ２□、・・・と、該情報判定用容量素子Ｇｏ
に蓄積された電荷をクリアするためのクリア用ＭＩＳＦ
ＥＴＣＱとによって構成されている。

φ０はクリア用ＭＩ　５ＦＥＴＣＱのゲート電極と接続
するようになっている端子である。

なお、本実施例１は、ダミーセル方式を用いて情報の読
出し動作を行うが、一対のビット線ＢＬのうち一方をＶ
ｃｃ電圧（例えば、　５　［Ｖ］　）に。

他方に回路の接地電位（Ｏ［Ｖ］）にプリチャージした
後、スイッチ素子により、この一対のビット線ＢＬをシ
ョートさせる方式、いわゆるビット線の１　／　２　Ｖ
　ｃ　ｃプリチャージ方式を用いてもよい。

次に、本発明の実施例Ｉの具体的な構造について説明す
る。

第２図は１本発明の実施例■の構造を説明するだめのＤ
ＲＡＭのメモリセルアレイの要部を示す平面図、第３図
は、第２図の■−■切断線における断面図、第４図は、
第２図の情報蓄積用容量素子部における不純物濃度分布
を示す図である。

なお、第２図及びこれ以後の平面図において。

本実施例の構成をわかり易くするために、各導電層間に
設けられるフィールド絶縁膜以外の絶縁膜は図示しない
。

第２図乃至第４図において、１はＰ−型の単結晶シリコ
ンからなる半導体基板であり、ＤＲＡＭを構成するため
のものである。半導体基板ｌは、第４図に符号ｌで示す
ように、例えば、ｌＸｌ０１′［ａｔｏａ＋ｓ／ａｗ’
　１程度のボロンイオンを有するように構成する。

また、メモリセリアレイ以外の周辺回路１例えば、アド
レス選択回路、読出し回路、書込み回路等を相補型のＭ
　Ｉ　Ｓ　ＦＥＴで構成する場合は、半導体基板ｌの主
面部にｎ−型のウェル領域又はｉ型のウェル領域とＰ−
型のウェル領域とが構成されるようになっている。

２はフィールド絶縁膜（素子分離用絶縁膜）であり、ス
イッチ用Ｍ　Ｉ　Ｓ　ＦＥＴの形状の一部、特に、ゲー
ト幅（チャネル幅）を規定するように、半導体基板１の
主面部に設けられている。フィールド絶縁膜２は、半導
体基板１（または、ウェル領域）を酸化して構成された
絶縁膜で構成され、主として、半導体素子間を電気的に
分離するように構成されている。フィールド絶縁膜２は
１寸法の変換量誤差が大きいが、情報蓄積用容量素子以
外では、高集積化、大容量化等の大きな妨げにはならな
い。

また、ＤＲＡＭのメモリセルは、一対のパターンで後述
するビット線の延在する方向にくり返しパターンとなる
ように構成され、後述するワード線の延在する方向にス
イッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと隣接するセルの情報蓄積
用容量素子が相互にくり返しパターンとなるように構成
されている。このため、フィールド絶縁膜２は、スイッ
チ用ＭＩＳＦＥＴのゲート幅を規定するとともに、隣接
するメモリセルの情報蓄積用容量素子の所定の形状を規
定するように構成されている。すなわち、メモリセルア
レイにおいて、フィールド絶縁膜２は、スイッチ用ＭＩ
ＳＦＥＴと隣接する他のメモリセルの情報蓄積用容量素
子との電気的な分離をするように構成されている。

また、スイッチ用ＭＩＳＦＥＴのゲート幅を規定するフ
ィールド絶縁膜２は、後述するデータ線の延在する方向
に略同−の間隔で配置されている。

さらに、後述するワード線の延在する方向に異なる２つ
の間隔で配置されている。これは、所定の間隔毎に、デ
ータ線の間隔に余裕度を構成するようになっている。す
なわち、データ線と同一導電層であって、それ以外の機
能を有する導電層を同一方向に延在させることができる
ように構成されている。

また、フィールド絶縁膜２は、スイッチ用ＭＩＳＦＥＴ
のソース領域又はドレイン領域、情報蓄積用容量素子の
半導体領域等を構成するための不純物導入用マスクとし
て使用される。

また、フィールド絶縁膜２は、所定のメモリセル間を電
気的に分離するだけでなく、周辺回路等を構成する半導
体素子間を電気的に分離するように構成されている。メ
モリセル間及び周辺回路を構成する半導体素子間とを電
気的に分離するフィールド絶縁膜２は、同一製造工程で
構成されるようになっている。

３はｐ型のチャネルストッパ領域であり、所定のフィー
ルド絶縁膜２の下部に設けられている。

チャネルストッパ領域３は、フィールド絶縁膜２の下部
の半導体基板１の主面部に形成される寄生チャネルの発
生を抑制し、半導体素子間を電気的に分離するように構
成されている。チャネルストッパ領域３は１例えば、　
　Ｉ　Ｘｌ０１′［ａｔｏｍｓ／ａｍＪ］程度の不純物
濃度で構成する。

４は絶縁膜であり、主として、情報蓄積用容量素子間部
、換言すれば、情報蓄積用容量素子の形状の一部を規定
するように半導体基板１の主面部に設けられている。絶
縁膜４は、主として、情報蓄積用容量素子の電気的な分
離、製造工程における不純物導入用マスク等を構成する
ようになっている。

絶縁膜４は１例えば、半導体基板１を酸化する熱酸化技
術、化学的気相析出（ｃｖＤ）技術、プラズマＣＶＤ技
術等で構成される酸化シリコン膜で構成する。

絶縁膜４は、後述するが、この上部に構成される絶縁［
７に対して自己整合でパターンニングされるので、マス
クの寸法とパターンの寸法との寸法の変換量誤差を極め
て小さくすることができる。

これによって、情報蓄積用容量素子形成領域の面積を縮
小することを抑制できる。

この絶縁膜４は、この上部に構成される絶縁膜７と半導
体基板１との熱膨張差による応力の緩和をすることがで
きるように構成されている。

また、絶縁膜４は、情報蓄積用容量素子を構成する絶縁
膜９に比べ厚い膜厚で構成されている。

これは、情報蓄積用容量素子間に構成される寄生ＭＩＳ
のしきい値電圧を高め、電気的な分離機能（アイソレー
ション）を高めることができるようになっている。

５はｐ型の半導体領域であり、情報蓄積用容量素子形成
領域及び隣接する行方向及び列方向の情報蓄積用容量素
子形成領域間部の半導体基板１の主面部に設けられてい
る。情報蓄積用容量素子形成領域における半導体領域５
は、主として、情報蓄積用容量素子の一つの電極を構成
するようになっている。情報蓄積用容量素子形成領域間
部の半導体領域５は、寄生ＭＩＳのしきい値電圧を高め
て寄生チャネルの発生を抑制し、情報蓄積用容量素子間
の電気的な分離をするように構成されている。

半導体領域５は、第４図に符号５で示すように。

例えば、　　Ｉ　Ｘｌ０１７［ａｔｏｍｇ／ｃｍ’　］
程度の不純物濃度で構成し、その深さが０．７［μｍ］
程度になるように構成するのが好ましい。この半導体領
域５の不純物濃度は、後述する情報蓄積用容量素子の一
つの電極を構成するｎ２型の半導体領域８とのｐｎ接合
耐圧（例えば、１０〜１４［Ｖ］程度が必要とされる）
、情報蓄積用容量素子間の電気的な分離耐圧等で設定す
るようになっている。

また、半導体領域５は、後述する情報蓄積用容量素子の
一つの電極を構成するが型の半導体領域８とのｐｎ接合
部から半導体領域Ｓ側に形成される空乏領域の伸びを抑
制するように構成されている。これにより、α線により
半導体基板１内部で発生する少数キャリアの捕獲する確
率を低減することができるので、ソフトエラーを抑制す
ることができる。

そして、半導体領域５は、前記チャネルストッパ領域３
に比べ、高い不純物濃度で構成されるようになっている
。

６はｐ゛型の半導体領域であり、情報蓄積用容量素子形
成領域の半導体領域Ｓ下部の半導体基板１の主面部に設
けられている。そして、半導体領域６は、半導体領域５
と同等又はそれよりも大きな面積で構成されるようシニ
なっている。

半導体領域６は、後述する情報蓄積用容量素子の一つの
電極を構成するｉ型の半導体領域８と半導体領域５との
ｐｎ接合部から半導体領域５側に形成される空乏領域の
伸びを抑制するように構成されている。また、半導体領
域６は、半導体基板１に比べて高い不純物濃度で構成さ
れているので。

少数キャリアに対するポテンシャルバリアを構成するよ
うになっている。すなわち、半導体領域６は、α線によ
り半導体基板１内部に発生する少数キャリアの捕獲する
確率の低減及びそれの情報蓄積用容量素子への浸入の抑
制ができるので、ソフトエラーを防止することができる
。

そして、半導体領域６は、半導体領域５と同等又はそれ
よりも高い不純物濃度で構成され、半導体領域Ｓと接続
又は適度に離隔して構成されるようになっている。

半導体領域６は、第４図に符号６で示すように。

例えば、ｌ　Ｘｌ０１７〜ｌＸｌ０’　”　　［ａｔ、
ｏａ＋ｓ／ｃａ’　１程度の不純物濃度で構成し、０．
７［μｍ］程度の深さに最大不純物濃度を有するように
構成するのが好ましい。

また、半導体領域６と半導体領域５とは、別の製造工程
で独立に構成されるので、それぞれを最適な不純物濃度
分布で構成することができる。

また、半導体領域６は、スイッチ用ＭＩＳＦＥＴのソー
ス又はドレイン領域のうちの一方の領域であって情報蓄
積用容量素子と電気的に接続される側の領域の下部に設
けられている。すなわち、ソース領域又はドレイン領域
側からの少数キャリアの浸入を抑制し、さらにソフトエ
ラーを防止するように構成されている。

また、半導体領域６は、スイッチ用ＭＩＳＦＥＴのソー
ス又はドレイン領域のうちの他方の領域であってデータ
線と電気的に接続される側の領域の下部には設けられて
いない。これにより、前記ソース領域又はドレイン領域
に付加される寄生容量、すなわち、データ線に付加され
る寄生容量を低減できるので、ＤＲＡＭの情報の読出し
動作速度を速くすることができる。

７は絶縁膜であり、主として、行方向及び列方向の情報
蓄積用容量素子間部、換言すれば、情報蓄積用容量素子
の形状の一部を規定するように絶縁膜４上部に設けられ
ている。絶縁膜７は、情報蓄積用容量素子間の電気的な
分離、不純物導入用マスク、耐酸化用マスク又はエツチ
ング用マスク等を構成するようになっている。

絶縁膜７は、ＣｖＤ技術、プラズマＣＶＤ技術等で堆積
して構成されており、耐酸化性等を有するように１例え
ば、窒化シリコン膜で構成する。

堆積して構成された絶縁膜７は、半導体基板１を酸化し
て構成された絶縁膜に比べ、マスクの寸法とパターンの
寸法との寸法の変換ｉ誤差を極めて小さくすることがで
きる。これによって、情報蓄・積用容量素子形成領域の
面積の縮小を抑制することができる。

本実施例において、情報蓄積用容量素子の形状を規定し
、かつ隣接する情報蓄積用容量素子間を電気に分離する
分離用絶縁膜は、絶縁膜４と絶縁膜７とによって構成さ
れている。なお、分離用絶縁膜を耐酸化性を有する、具
体的には窒化シリコン膜からなる絶縁膜７で構成した場
合には、前述したように、半導体基＠１との熱膨張率差
による応力を緩和する等のために酸化シリコン膜からな
る絶縁膜４が必要とされる。しかしながら、前記応力の
緩和等を考慮しなければ、絶縁膜７で分離用絶縁膜を構
成してもよい。また１分離用絶縁膜は、製造工程の低減
等を考慮しなければ、絶縁膜４で構成してもよい。

ＤＲＡＭのメモリセルの形状は、スイッチ用ＭＩＳＦＥ
Ｔのゲート幅及びスイッチ用ＭＩＳＦＥＴと隣接する部
分の情報蓄積用容量素子の幅を規定するフィールド絶縁
膜２と１行方向及び列方向の情報蓄積用容量素子間を規
定する分離用絶縁膜（絶縁膜４，７）とによって規定さ
れている。

そして、メモリセルは、Ｔ字型とＬ字型の略中間的な形
状で構成され、スイッチ用ＭＩＳＦＥＴ（後述するデー
タ線）に対して、情報蓄積用容量素子が非対称形で構成
されている。これは、所定毎のデータ線の間隔に余裕を
持たせ、かつ、フィールド絶縁膜２による情報蓄積用容
量素子の面積の縮小を抑制するように構成されている。

８はｎ゛型の半導体領域であり、情報蓄積用容量素子形
成領域の半導体領域５の主面部に設けられている。半導
体領域８は、情報蓄積用容量素子の一方の電極を構成す
るようになっている。

半導体領域８は、第４図に符号８で示すように。

例えば、半導体領域５とのｐｎ接合容量値を高めるため
に、　　Ｉ　ＸＩＯ”　　［ａｔｏｍｓ／ｃｍ’　１程
度の不純物濃度で構成し、０．２０〜０．２５［μｍ］
程度の接合深さくｘｊ）で構成する。

この半導体領域８は、フィールド絶縁膜２と絶縁膜７と
に対して自己整合で構成されるようになっている。

９は絶縁膜であり、情報蓄積用容量素子形成領域の半導
体領域５の主面上部に設けられている。

絶縁膜９は、情報蓄積用容量素子の誘電体膜を構成する
ようになっている。絶縁膜９は、情報蓄積用容量素子の
容量値を高めるために、前記絶縁膜４に比べて薄い膜厚
で構成されるようになっている。このために、導電プレ
ート１０には１／２Ｖｃｃという低い電圧が印加される
。

ｌＯは導電プレートであり、情報蓄積用容量素子形成領
域の絶縁膜９の上部及び情報蓄積用容量素子間となる絶
縁［７の上部に設けられている。

導電プレートｌＯは、情報蓄積用容量素子の他方の電極
を構成するようになっている。

導電プレートｌＯは、ＨＩ造工程における第１層目の導
電層形成工程によって構成され、例えば、ＣＶＤ技術で
構成し、抵抗値を低減する不純物を導入した多結晶シリ
コン膜で構成する。

また、導電プレートｌＯは、多結晶シリコン膜に限定さ
れず、その他の導電層で構成してもよい。

情報蓄積用容量素子Ｃは、主として、半導体領域８、絶
縁膜９及び導電プレート１０で構成される第１の容量素
子からなる。また、これに半導体領域５と半導体領域８
とで構成される第２の容量素子が接続されて容量の増加
に寄与している。すなわち、本実施例の情報蓄積用容量
素子Ｃは、第１の容量素子と第２の容量素子とが立体的
に重ね合されているので、半導体基板１の占有面積を小
さくシ、大きな情報となる電荷の蓄積量を得ることがで
きる。

ｉｔは絶縁膜であり、導電プレート１０を覆うように設
けられている。絶縁膜１１は、導電プレートｌＯとその
上部に設けられる導電層との電気的な分離をするように
構成されている。

１１Ａは絶縁膜であり、情報蓄積用容量素子Ｃとスイッ
チ用ＭＩＳＦＥＴの接続部分の半導体領域８の主面部に
設けられている。

１２は絶縁膜であり、スイッチ用ＭＩＳＦＥＴ形成領域
の半導体基板ｌの主面上部に設けられている。絶縁膜１
２は、ＭＩＳＦＥＴのゲート絶縁膜を構成するようにな
っている。

１３は導電層であり、絶縁膜１２の所定の上部及び絶縁
膜１１の所定の上部に設けられている。

スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域における導電層
１３は、ＭＩＳＦＥＴのゲート電極を構成するようにな
っている。それ以外の領域における導電層１３は、列方
向に配置されたＭ　Ｉ　Ｓ　ＦＥＴのゲート電極と一体
化されて電気的に接続され、ワード線ＷＬを構成するよ
うになっている。

導電層１３は、製造工程における第２層目の導電層形成
工程によって構成する。そして、導電層１３は、書込み
動作、読出し動作速度を速くするために１例えば、不純
物の導入で抵抗値が低減された多結晶シリコン（ｐｏｌ
ｙ　Ｓｉ）膜の上部に、タングステンシリサイド（ＷＳ
ｉ２）膜を設けた重ね膜で構成する。また、導電層１３
は、多結晶シリコン膜、高融点金属（Ｍ　ｏ　ｒ　Ｔ　
ａ　ｒ　Ｔ　ｔ　ｐ　Ｗ）膜、前記以外の重ね膜（Ｍｏ
Ｓｉ２．ＴａＳｉ２．Ｔｉ５ｉｚ／ｐａｌｙＳｉ）、シ
リサイド（ＭｏＳｉ２．ＴａＳｉ＊　、Ｔｉ５ｊ２．Ｗ
Ｓｉ２）膜等で構成してもよい。

１４はｎ型の半導体領域であり、スイッチ用ＭＩＳＦＥ
Ｔ形成領域の導電層１３両側部の半導体基板ｌの主面部
、換言すれば、ソース領域又はドレイン領域とチャネル
形成領域との間部の半導体基板ｌの主面部に設けられて
いる。

半導体領域１４は、スイッチ用ＭＩＳＦＥＴのドレイン
領域近傍における電界強度を緩和し、ホットキャリアに
よる経時的なしきい値電圧（ＶＩＪ）の変動を抑制する
ように構成されている。この半導体領域１４は、所謂、
　Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ旦ｏｐｅｄＤｒａｉｎ
）構造のＭＩＳＦＥＴを構成するようになっている。

半導体領域１４は、例えば、ｌ　Ｘｌ０１１１［ａｔ；
ａｍＳ／ｅｌｌ’］程度の不純物濃度で構成し、　０．
２　ｒμｍ］程度の接合深さで構成する。

半導体領域１４は、導電層１３に対して自己整合で構成
される。

１５は不純物導入用マスクであり、導電層１３の両側部
の絶縁膜１１．１２の上部に設けられている。不純物導
入用マスク１５は、ＭＩＳＦＥＴの実質的なソース領域
又はドレイン領域を構成するようになっており、ＬＤＤ
構造のＭ　Ｉ　Ｓ　ＦＥＴを構成するようになっている
。

不純物導入用マスク１５は、導電層１３に対して自己整
合で構成されるようになっている。

１６はｎｈ型の半導体領域であり、スイッチ用ＭＩＳＦ
ＥＴ形成領域の半導体基板ｌの主面部に半導体領域１４
及び半導体領域８の一部と電気的に接続されて設けら九
でいる。半導体領域１６は。

ＭＩＳＦＥＴの実質的なソース領域又はドレイン領域を
構成するようになっている。

半導体領域１６は、例えば、ｌ　ＸＩＯ２’　　［ａｔ
ｏａ＋５ｉｒｓ”　］程度の不純物濃度で構成され、０
．３［μｍ］Ｐ４度の接合深さで構成されている。

半導体領域１６は、導電層１３、不純物導入用マスク１
５及びフィールド絶縁膜２に対して自己７７合で構成さ
れる。

ＤＲＡＭのスイッチ用ＭＩ　Ｓ　ＦＥＴＱは、主として
、半導体基板ｌ、絶縁膜１２、導電層１３、一対の半導
体領域１４及び一対の半導体領域１６によって構成され
、ＬＤＤ構造で構成されている。

１７は絶縁膜であり、導電層１３を覆うように設けられ
ている。絶縁膜１７は、導電層１３とその上部に設けら
れる導電層との電気的な分離をするように構成されてい
る。

１８は接続孔であり、所定の半導体領域１６の上部の絶
縁膜１２．１７を除去して設けられている。絶縁膜１８
は、半導体領域１６とデータ線とを電気的に接続するよ
うになっている。

１９は口型の半導体領域であり、接続孔１８部分にそれ
よりも深い接合深さで設けられている。

半導体領域１９は、半導体領域（シリコン）１６とデー
タ線（例えば、アルミニウム膜）との合金化の成長（ア
ルミスパイク）で、半導体基板１と半導体領域１６とで
構成されるｐｎ接合部の損傷を防止するようになってい
る。

半導体領域１９は、例えば、　０．５　［μｍ］程度の
接合深さで構成される。

２０は導電層であり、接続孔１８を通して所定の半導体
領域１６と電気的に接続し、絶縁膜１７の上部を行方向
に延在するように設けられている。

導電層２０は、データ線ＤＬを構成するようになってい
る。

導電層２０は、製造工程における第３Ｍ目の導電層形成
工程によって構成さＪしる。

次に１本実施例■の具体的な製造方法について説明する
。

第５図乃至第１１図は２本発明の実施例Ｉの製造方法を
説明するための各製造工程におけるＤＲＡＭのメモリセ
ルアレイの要部を示す平面図、第１２図乃至第２３図は
１本発明の実施例１の製造方法を説明するための各製造
工程におけるＤＲＡＭのメモリセルアレイの要部を示す
断面図である。

まず、単結晶シリコンからなるｐ−型の半導体基板ｌを
用意する。

そして、半導体基板１の主面上部に、スイッチ用ＭＩＳ
ＦＥＴの形状の一部（ゲート幅）及び情報蓄積用容量素
子の形状の一部（スイッチ用ＭＩＳＦＥＴと情報蓄積用
容量素子との間部）を規定するフィールド絶縁膜２を形
成する。このフィールド絶縁膜２の形成する工程と略同
一工程で、フィールド絶縁膜２の下部の半導体基板ｌの
主面部に、ｐ型のチャネルストッパ領域３を形成する。

前記フィールド絶縁膜２は、図示されていないが、耐酸
化性マスク、例えば、窒化シリコン膜を用い、半導体基
板１の主面部を酸化して、例えば。

５００〜６００［ｎｍｌ程度の膜厚で形成する。このフ
ィールド絶縁膜２は、メモリセルアレイ部以外、例えば
１周辺回路等を構成する半導体素子間を電気的に分離す
るフィールド絶縁膜（図示していない）と同一の製造工
程によって形成される。

前記チャネルストッパ領域３は、例えば、不純物（例え
ば、ＢＦ２）をイオン打込み技術で導入し、該不純物を
フィールド絶縁膜２を形成する熱酸化工程で引き伸し拡
散を施して形成する。

この後、第１２図に示すように、メモリセル形成領域と
なる半導体基板１の主面上部に、絶縁膜４を形成する。

絶縁膜４は、不純物導入用マスク及び分離用絶縁膜を形
成できるように、例えば、熱酸化技術で形成した酸化シ
リコン膜を用い、その膜厚を４０［ｎｍｌ程度で形成す
る。

第５図及び第１２図に示す絶縁膜４を形成する工程の後
に、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域の絶縁膜４
の上部に、不純物導入用マスク２１を形成する。不純物
導入用マスク２１は、例えば、）第１・レジスト膜を用
いる。

不純物導入用マスク２１は、フィールド絶縁膜２に対し
て製造工程におけるマスク合せズレを生じ易い。列方向
（ワード線の延在する方向）のマスク合せズレは、フィ
ールド絶縁膜２の幅寸法によって吸収されるので、情報
蓄積用容量素子の情報となる電荷の蓄積量の増減を生じ
ない。また。

行方向（データ線の延在する方向）のマスク合せズレは
、情報となる電荷の蓄積量の増減を生じる。

しかしながら、情報蓄積用容量素子の面積に対してマス
ク合せズレによる面積の変化が極めて小さいので、情報
となる電荷の蓄積量の増減を無視することができる。

゛　　このため、前記フィールド絶縁膜２は、製造工程
におけるマスク合せズレ以上の幅寸法で形成する必要が
ある。

そして、第６図及び第１３図に示すように、不純物導入
用マスク２１及びフィールド絶縁膜２を用い、情報蓄積
用容量素子の容量部の一部又はソフトエラー低減のため
のポテンシャルバリアを形成し、かつ、情報蓄積用容量
素子間を分離する分離領域を形成するために、絶縁［４
を通した半導体基板１の主面部に、ｐ型の半導体領域５
を形成する。

半導体領域５は１例えば、　５　ＸＩＯ”　　［ａｌ＝
ｏｍｓ／ｃｍ２］程度の不純物（Ｂ゛）を、１００［Ｋ
ｅＶ］程度のエネルギのイオン打込み技術で導入し、マ
スク２１を除去した後、引き伸し拡散を施して形成する
。

この半導体領域５は、フィールド絶縁膜２に対して自己
整合で形成されるので、隣接するメモリセルのスイッチ
用ＭＩＳＦＥＴのソース領域又はドレイン領域と所定の
間隔で離隔することができる。これによって、それらの
リークを抑制することができるので、電気的信頼性を向
上することができる。また、情報蓄積用容量素子と、そ
れらの分離領域とを同一の製造工程で形成するので、製
造工程を低減することができる。

第６図及び第１３図に示す半導体領域５を形成する工程
の後に、データ線と接続される部分のスイッチ用ＭＩＳ
ＦＥＴのソース領域又はドレイン領域形成領域の絶縁膜
４の上部に、不純物導入用マスク２２を形成する。不純
物導入用マスク２２は１例えば、フォトレジスト膜を用
いる。

この後、第７図及び第１４図に示すように、不純物導入
用マスク２２及びフィールド絶縁膜２を用い、絶縁膜４
を通した半導体基板１の主面部に、Ｐ３型の半導体領域
６を形成する。半導体領域６は、例えば、Ｉ　Ｘｌ０１
’　　［ａｔｏｍｓ／ｃｏ＋２コ程度の不純物（Ｂ”）
を、１５０　［ＫｅＶ］程度のエネルギのイオン打込み
技術で導入し、マスク２２を除去後、引き伸し拡散を施
して形成する。

第７図及び第１４図に示す半導体領域６を形成する工程
の後に、第１５図に示すように、エツチング用マスク及
び不純物導入用マスク２３を用い、スイッチ用Ｍ　Ｉ　
Ｓ　ＦＥＴ形成領域、情報蓄積用容量素子間部となる絶
縁膜４の上部及び所定のフィールド絶縁膜２の上部に、
絶縁膜７を形成する。

この絶縁膜７は、情報蓄積用容量素子の形状の一部を規
定（分離用絶縁膜）シ、又耐酸化性等を有するように１
例えば、プラズマＣＶＤ技術で形成した窒化シリコン膜
を用い、その膜厚を５０［ｎｍ］程度で形成する。そし
て、絶縁膜７は、エツチング用マスク及び不純物導入用
マスク２３の寸法との寸法の変換量誤量ができる限り小
さくなるように、異方性エツチング技術で形成する。す
なわち、導電プレート、絶縁膜４，７及び半導体領域５
で情報蓄積用容量素子間部に形成される寄生ＭＩＳのし
きい値電圧を高くし、絶縁膜４，７の膜厚を厚く形成し
、かつ、絶縁膜７の寸法の変換量誤差を小さくできる。

前記絶縁膜４は、絶縁膜７のエツチングストッパとして
も有効に使用される。さらに、絶縁膜７とのエツチング
の選択性を利用して１分離用絶縁膜の厚さを確保し、か
つ、極めて少ない寸法変換量で絶縁膜４を等方性エツチ
ング技術で除去（後述する）できる。したがって、半導
体領域５の主面にダメージを与えないようにすることが
できる。

また、前記エツチング用マスク及び不純物導入用マスク
２３は１例えば、フォトレジスト膜を用いる。

第１５図に示す絶縁膜７を形成する工程の後に。

エツチング用マスク及び不純物導入用マスク２３、フィ
ールド絶縁膜２を用い、情報蓄積用容量素子の第１及び
第２の容量部を形成するために、半導体領域５の主面部
にｎ゛型の半導体領域８を形成する。半導体領域８の一
部８Ａは、スイッチ用ＭＩＳ　ＦＥＴのソース領域又は
ドレイン領域と情報蓄積用容量素子との接続部において
、ソース領域又はドレイン領域側にくい込むように形成
される。

これによって１ｍ造工程におけるマスク合せズレ（主と
して１行方向のマスク合せズレ）が生じても、それらの
電気的な接続がなされるようにしである。

また、半導体領域８は、フィールド絶縁膜２に対して自
己整合で形成されるので、隣接するメモリセルのスイッ
チ用ＭＩＳＦＥＴのソース領域又はドレイン領域との間
隔を充分に確保することができる。これは、それらの間
のリーク電流を防止し、電気的信頼性を向上することが
できる。

半導体領域８は、例えば、　　Ｉ　ＸＬＯ”　　［ａｊ
ｏｍｓ／Ｃｌ１１２］程度の不純物（Ａ　ｓ　）を、１
００　［ＫｅＶ］程度のエネルギのイオン打込み技術で
導入し、マスク２３を除去後、引き伸し拡散を施して形
成する。

第８図及び第１６図から明らかなように、絶縁膜７は、
フィールド絶縁膜２に対して製造工程におけるマスク合
せズレを生じ易い。列方向のマスク合せズレは、前述し
た不純物導入用マスク２１と同様に、フィールド絶縁膜
２の幅寸法で吸収されるので、情報蓄積用容量素子の情
報となる電荷の蓄積量の増減は生じない。また１行方向
のマスク合せズレは、情報となる電荷の蓄積量の増減を
生じる。しかしながら、情報蓄積用容量素子の面積に対
してマスク合せズレによる面積の変化が極めて小さいの
で、情報となる電荷の蓄積量の増減を無視することがで
きる６ また、絶縁膜７の所定の角部Ｋを略４５［度］に欠くこ
とによって、隣接する情報蓄積用容量素子を構成する半
導体領域８の間隔を充分に確保し、それらのリークを抑
制できるので、電気的信頼性を向上するように形成され
ている。

また、絶縁膜７は、ワード線の間部をその延在する方向
と同一方向に延在するように設けられている。これにつ
いては後述するが、エツチングストッパとして使用し、
ワード線間のショートを防止するようになっている。

また、情報蓄積用容量素子の形状の一部は、堆積された
絶ａ膜７で形成しているので、マスクの寸法に対する寸
法の変換量誤差は極めて小さくなっている。情報蓄積用
容量素子の形状の他の一部は、フィールド絶縁［２によ
って規定されており。

第８図に斜線で示すように、フィールド絶縁膜２の寸法
の変換量誤差により情報蓄積用容量素子の面積に多少の
増減を生じる。この面積の増減は。

後述する他の実施例に記載されるように低減することが
できるが、データ線の間隔（ピッチ）等を考慮してその
増減の度合を種々選定する。

第８図及び第１６図に示す工程の後に、絶縁膜７をエツ
チング用マスクとして用い、情報蓄積用容量素子形成領
域の絶縁膜４を除去する。この絶縁膜４の除去は１等方
性エツチング技術を用いて行うことができるので、半導
体領域８の主面のダメージ（損失）を極めて小さくする
ことができる。

そして、第１７図に示すように、情報蓄積用容量素子の
第２の容量部を形成するために、絶縁膜４が除去された
半導体領域８の主面上部に、絶縁膜９を形成する。絶縁
膜９は、シュリンク化を考慮して、例えば、基板の熱酸
化技術で形成した酸化シリコン膜を用い、その膜厚を１
２〜１５［ｎ、ｍ１程度で形成する。この絶縁膜９は、
半導体領域８−の主面のダメージが極めて小さいので、
良質な膜質で形成することができる。

第１７図に示す絶縁膜９を形成する工程の後に、第９図
及び第１８図に示すように、情報蓄積用容量素子の主た
る容量部を形成するために、絶縁膜９、絶縁膜７及びフ
ィールド絶縁膜２の所定の上部に導電プレート１０を形
成する。

導電プレート１０は、例えば、ｃｖＤ技術で形成した多
結晶シリコン膜に、抵抗値を低減する不純物（Ｐ）を導
入し、その膜厚を４００［ｎｍ１程度で形成する。

導電プレート１０と絶縁膜７とによって、メモリセルと
他のメモリセルのスイッチ用ＭＩＳＦＥＴが対向してい
る部分で、導電プレート１ｏと絶縁膜７の双方の存在し
ない凹部（目開き部）Ｃを生じ易い。特に、絶縁膜７に
対する列方向のマスク合せズレを生じると、後述するエ
ツチング残りによるワード線間のショートを招く。この
ため、導電プレート１０の下部に、列方向のマスク合せ
ズレが生じてもこれと必らず重なるような形状に絶縁膜
７を設け、後述するエツチング残りによるワード線間の
ショートを防止している。すなわち、隣接するメモリセ
ルの容量素子間に形成された絶＃膜７は、ワード線間の
ショートを防止する働きも有している。

第９図及び第１８図に示す導電プレート１０を形成する
工程の後に、第１９図に示すように、導電プレート１０
とその上部に形成される導電層とを電気的に分離する絶
縁膜を形成するために、全面部にエツチング工程（洗浄
工程）を施し、特に、導電プレート１０１：覆われた部
分以外の絶縁膜９を除去する。

この洗浄工程又はこれ以後の洗浄工程において。

絶縁膜７と導電プレート１０とのマスク合せズレにより
生じる目開き部で、フィールド絶縁膜２の一部が除去さ
れ、第１９図に符号Ａで示すような不要なアンダーカッ
ト部が形成される。このアンダーカット部Ａは、後の製
造工程でワード線間のショートを生じる。

情報蓄積用容量素子間部のフィールド絶縁膜２の上部に
は、第１９図に符号Ｂで示すように、絶縁膜７が設けら
れ、エツチングストッパとして使用しているので、不要
なアンダーカット部を生じることがない。

なお、第１９図以降において、本発明の効果を明確にす
るために、アンダーカットを生じた部分Ａ及び生じない
部分Ｂとを同時に例余しである。

第１９図に示す所定の部分の絶縁膜９を除去する工程の
後に、主として、スイッチ用ＭＩＳＦＥＴ形成領域に形
成された絶縁膜７を耐酸化用マスクとして用い、導電プ
レート１ｏを覆う絶縁膜１１を形成する。絶縁膜１１は
、不純物が導入された結果、その酸化速度が速められた
多結晶シリコン膜からなる導電プレートｌｏを熱酸化し
て形成する。絶縁膜１１は１例えば、　３００　［ｎ　
ｍ１程度の膜厚で形成する。

前記スイッチ用ＭＩＳＦＥＴ形成領域に形成された絶縁
膜７は、分離用絶縁膜、不純物導入用マスク等に使用さ
れ、さらに、絶縁膜１１を形成する工程では耐熱酸化用
マスクとして使用される。

すなわち、絶縁膜７は、種々のマスクとして使用するこ
とができるので、マスク形成工程を低減し、製造工程を
低減することができる。

この絶縁膜１１を形成する工程で、情報蓄積用容量素子
とスイッチ用ＭＩＳＦＥＴの接続部であって、絶縁膜７
と導電プレート１０とのマスク合せ余裕度を持たせた部
分にも厚い絶縁［１１Ａが形成される。しかしながら、
半導体領域８は、絶縁膜７を不純物導入用マスクとして
形成し、絶縁膜１１Ａの下部に回り込むようにしている
ので。

情報蓄積用容量素子とスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと
は確実に電気的な接続がなされる。

また、前記アンダーカット部Ａを生じた部分の絶縁膜１
１は、オーバハング状に形成され、絶縁膜７によりアン
ダーカット部Ａを生じない部分は、オーバハング状に形
成されないようになっている。

そして、第１０図及び第２０図に示すように、絶縁膜１
１及び絶縁膜１１Ａをエツチング用マスクとして用い、
スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域の絶縁膜７を除
去する。

第１０図及び第２０図に示す絶縁膜７を除去する工程の
後に、絶縁膜１１．ＩＩＡをエツチング用マスクとして
用い、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域の絶縁膜
４を除去する。

そして、ＭＩＳＦＥＴのゲート絶縁膜を形成するために
、絶縁膜４が除去された半導体基板１の主面上部に絶縁
膜１２を形成する。絶縁膜１２は。

例えば、熱酸化技術で形成した酸化シリコン膜を用い、
その膜厚を１２〜１５［ｎｍ１程度に形成する。

この後、絶縁膜１２の所定上部及び絶縁膜１１の所定の
上部に、ＭＩＳＦＥＴのゲート電極又はワード線ＷＬと
して使用される導電層１３を形成する。導電層１３は、
例えば、ＣＶＤ技術で形成した後所定の不純物（Ｐ）を
導入した多結晶シリコン膜と、該多結晶シリコン膜の上
部にスパッタ技術で形成したタングステンシリサイド膜
とからなる重ね膜で形成する。多結晶シリコン膜は２例
えば、２００［ｎｍ］程度の膜厚で形成し、タングステ
ンシリサイド膜は１例えば、３００［ｎｍ１程度の膜厚
で形成する。

導電層１３は、例えば、基板上全面に前記重ね膜を形成
し、異方性エツチング技術でパターンニングを施して形
成する。

この導電層１３の形成工程において、多結晶シリコン膜
のステップカバレッジが良好なために、前記オーバハン
グ状の絶縁膜１１の下部（アンダーカット部Ａ）に、エ
ツチング残りによる不要な導電層１３Ａが形成されるこ
とがある。この導電層１３Ａによって、隣接する導電層
（ワードｗＡＷＬ）１３間のショートを生じ易い。しか
しながら、隣接する導電層１３間に、エツチングストッ
パとして使用される絶縁膜７を形成し、アンダーカット
部Ａ及びオーバハング状の絶縁膜１１の発生を抑制して
いるので、それらのショートを確実に防止できる。

そして、ＬＤＤ構造のＭＩＳＦＥＴを形成するために、
第２１図に示すように、スイッチ用ＭＩＳ　ＦＥＴ形成
領域であって、導電層１３の両側部の半導体基板１の主
面部にｎ型の半導体領域１４を形成する。半導体領域１
４は、フィールド絶縁膜２．絶縁膜１１．ＩＩＡ及び導
電層１３を不純物導入用マククとして用いて形成される
。半導体領域１４は、例えば、Ｉ　ＸＩＯ”　　［ａｔ
ｏｍｇ／ｅ１１２］程度の不純物（Ｐ）を、６０　［Ｋ
ｅＶ］程度のイオン打込み技術で絶縁膜１２を通して導
入し、該導入された不純物に引き伸し拡散を施して形成
する９半導体領域１４は、フィールド絶縁膜２に対して
自己整合で形成され、半導体領域５，８から所定の間隔
で離隔される。これによって、それらのリークを抑制す
ることができるので、電気的信頼性を向上することがで
きる。

第２１図に示す半導体領域１４を形成する工程の後に、
ＭＩＳＦＥＴの実質的なソース領域又はドレイン領域を
形成するために、導電層１３の両側部に不純物導入用マ
スク１５を自己整合で形成する。不純物導入用マスク１
５は１例えば、ＣＶＤ技術で形成した酸化シリコン膜に
反応性イオンエツチング等の異方性エツチング技術を施
して形成する６ そして、第１１図及び第２２図に示すように。

主として、不純物導入用マスク１５を用い、半導体領域
１４．半導体領域８の一部と電気的に接続されるように
、半導体基板１の主面部にｒｌ”型の半導体領域１６を
形成する。半導体領域１６は、スイッチ用ＭＩＳＦＥＴ
の実質的なソース領域又はドレイン領域として使用され
る。半導体領域１６は１例えば、５　Ｘｌ０１Ｓ［ａｔ
ｏｍｓ／ｃｍ２］程度の不純物（Ａｓ）を、８０［Ｋｅ
Ｖ］程度のイオン打込み技術で絶縁膜１２を通して導入
し、該導入された不純物に引き伸し拡散を施して形成す
る。

この半導体領域１６は、前記半導体領域１４と同様に、
フィールド絶縁膜２に対して自己整合で形成され、半導
体領域５，８と所定の間隔で離隔される。これによって
、それらのリークを抑制することができるので、電気的
信頼性を向上することができる。

第１１図及び第２２図に示す半導体領域１６を形成する
工程の後に、導電層１３を覆うように絶縁膜１７を形成
する。絶縁膜１７は、例えば、その上面部が平担化され
るように、ＣＶＤ技術で形成したフォスフオシリケード
ガラス膜の上部に、塗布（Ｓ　ｐｉｎ　Ｏｎ　Ｇ　１ａ
ｓｓ）技術で形成した酸化シリコン膜を形成した重ね膜
で形成する。

この後、データ線と接続される半導体領域１６上部の絶
縁膜１２．１７を除去し、接続孔１８を形成する。

そして、接続孔１８を通して半導体領域１６の主面部又
はそれよりも深い半導体基板１の主面部に不純物を導入
し、第２３図に示すように、半導体領域１６と接続され
かつそれよりも接合深さの深いが型の半導体領域１９を
形成する。半導体領域１９は、接続孔１８を形成するた
めに絶縁膜１７の上部に形成されるレジストからなるエ
ツチング用マスクを不純物導入用マスクとして用い、イ
オン打込み技術で導入された不純物に引き伸し拡散を施
して形成する。また、絶縁膜１７を不純物導入用マスク
として用いてもよい。

第２３図に示す半導体領域１９を形成する工程の後に、
前記第２図及び第３図に示すように、所定の半導体領域
１６と電気的に接続するように、絶縁膜１７の上部を行
方向に延在する導電層２０を形成する。導電層２０は、
データ線ＤＬを形成するようになっており、例えば、ス
パッタ技術で形成したアルミニウム膜、不純物（例えば
、Ｓｌ。

Ｃｕ、ＳｉとＣｕ　）が含有されたアルミニウム膜等で
形成する。

これら一連の製造工程によって１本実施例■のＤＲＡＭ
は完成する。なお、この後に、保護膜等の処理工程を施
してもよい。

なお１本実施例■は、メモリセルのスイッチ用ＭＩＳＦ
ＥＴにＬＤＤ構造を採用しているが、ＬＤＤ構造を採用
しなくともよい。

また、メモリセルのスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴは、
ＬＤＤ構造を採用し、さらに、ＬＤＤ部（半導体領域１
４）の下部に、ソース領域とドレイン領域との間のパン
チスルーを抑制するｐ４型の半導体領域を設けてもよい
。

また、メモリセルのスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴに、
ソース領域又はドレイン領域となる半導体領域を、高い
不純物濃度の半導体領域とそれにそった低い不純物濃度
の半導体領域とで構成したダブルトレイン構造を採用し
てもよい。

また、メモリセルアレイをｉ型の半導体基板にｉ型のウ
ェル領域を設け、該ウェル領域にメモリセルアレイを構
成してもよい。

また、前記ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴを形成する
ための不純物導入用マスク１５は、所定の製造工程で除
去し、ＤＲＡＭの完成時になくてもよい。

以上説明したように、本実施例Ｉによれば、以下に述べ
るような効果を得ることができる。

（１）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子と
の直列回路をメモリセルとするＤＲＡＭにおいて、前記
情報蓄積用容量素子の形状の一部を堆積して構成された
絶縁膜７で規定することにより、その寸法の変換量誤差
を低減することができるので、情報となる電荷の蓄積量
の低下を抑制することができる。

（２）前記（１）により、メモリセルの面積を縮小する
ことができるので、ＤＲＡＭの高集積化、大容量化を図
ることができる。

（３）スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴの形状の一部を、
半導体基板１を酸化して構成されたフィールド絶縁膜２
で規定することにより、メモリセルのスイッチ用ＭＩＳ
ＦＥＴを構成する半導体領域１４゜１６と、隣接する他
のメモリセルの情報蓄積用容量素子を構成する半導体領
域５，８とを、前記フィールド絶縁膜２に対して自己整
合で構成できるので、それらの間隔を充分に確保するこ
とができる。

（４）前記（３）により、スイッチ用ＭＩＳＦＥＴのソ
ース領域又はドレイン領域となる半導体領域１６の接合
耐圧を向上することができる。

（５）前記（３）又は（４）により、隣接するメモリセ
ル間のリークを抑制することができるので、ＤＲＡＭの
電気的信頼性を向上することができる。

（６）前記（２）及び（５）により、ＤＲＡＭの高集積
化、大容量化を図り、かつ、電気的信頼性の向上を図る
ことができる。

（７）スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容量
素子との直列回路をメモリセルとするＤＲＡＭの製造方
法において、前記情報蓄積用容量素子の形状の一部を、
堆積して構成されかつ耐酸化性を有する絶縁膜７で規定
し、該絶縁膜７で導電プレート１０を覆う絶縁膜１１を
形成したことにより、導電層間の絶縁膜を形成するため
のラスク形成工程を必要としなくなるので、製造工程を
低減することができる。

（８）前記（２）及び（７）により、Ｄ　ＲＡ　Ｍの高
集積化、大容量化を図り、かつ、その製造工程を低減す
ることができる。

（９）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子と
の直列回路をメモリセルとするＤＲＡＭの製造方法にお
いて、前記情報蓄積用容量素子の形状の一部及びワード
線となる導電層１３間部を、堆積して構成されかつエツ
チングストッパとして使用される絶縁膜７で規定したこ
とにより、エツチング残りによる不要な導電層１３Ａを
切断することができるので、導電層１３間のショートを
防止することができる。

（１０）前記（９）により、ＤＲＡＭの製造工程におけ
る電気的信頼性の向上を図ることができる。

（１１）前記（２）及び（１０）により、ＤＲＡＭの高
集積化、大容量化を図り、かつ、製造工程における電気
的信頼性の向上を図ることができる。

（１２）スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容
量素子との直列回路をメモリセルとするＤＲＡＭにおい
て、前記情報蓄積用容量素子の形状の一部を堆積して構
成された絶縁膜７で規定し、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ
ＥＴの形状の一部を、半導体基板１を酸化して構成され
たフィールド絶縁膜２で規定したメモリセルをＴ字型と
Ｌ字型との中間的な形状で構成したので、Ｔ字型のメモ
リセルに比べてフィールド絶縁膜２による面積の低下を
小さくし、Ｌ字型のメモリセルに比べてデータ線となる
導電層２０間隔に余裕を持たせることができる。

（１３）スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容
量素子との直列回路からなるメモリセルを複数配置して
構成されたＤＲＡＭにおいて、前記情報蓄積用容量素子
を半導体領域５と半導体領域８とで構成し、情報蓄積用
容量素子間部に半導体領域５を設けたことにより、寄生
ＭＩＳのしきい値電圧を高め、寄生チャネルの発生を抑
制することができるので、情報蓄積用容量素子間部を電
気的に分離できる。

（１４）前記（１３）により、それぞれのｐｎ接合部か
ら情報蓄積用容量素子間部に形成される空乏領域の伸び
を抑制することができ、それらのリークを抑制すること
ができるので、情報蓄積用容量素子間を電気的に分離で
きる。

（１５）前記（１３）により、それらの間部に設けられ
た半導体領域５は、情報蓄積用容量素子形成領域の面積
を縮小することがないので、情報となる電荷の蓄積量を
低下することがない。

（１６）前記（１２）、（１３）、（１４）又は（１５
）により、メモリセル又はメモリセル間の面積を縮小す
ることができるので、ＤＲＡＭの高集積化、大容量化を
図ることができる。

（１７）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路からなるメモリセルを複数配置して構成さ
れたＤＲＡＭにおいて、前記情報蓄積用容量素子を構成
する半導体領域５と、情報蓄積用容量素子間部を電気的
に分離する半導体領域Ｓとを同一の製造工程で形成した
ので、ＤＲＡＭの製造工程を低減することができる。

（１８）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路からなるメモリセルを複数配置して構成さ
れたＤＲＡＭにおいて、前記スイッチ用ＭＩＳＦＥＴ形
成領域と前記情報蓄積用容量素子形成領域との間部にフ
ィールド絶縁膜２を形成し、該フィールド絶縁膜２を不
純物導入用マスクとして、情報蓄積用容量素子の半導体
領域５と半導体領域８及び情報蓄積用容量素子間部の半
導体領域５を形成したことにより、半導体領域５゜８と
スイッチ用ＭＩＳＦＥＴの半導体領域１６との間隔を充
分に確保することができるので、それらのリークを抑制
することができる。

（１９）前記（１８）により、隣接するメモリセル間の
電気的な分離を確実にできるので、ＤＲＡＭの電気的信
頼性の向上を図ることができる。

（２０）スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容
量素子との直列回路をメモリセルとするＤＲＡＭにおい
て、前記情報蓄積用容量素子の下部の半導体基板１の主
面部に、半導体基板１よりも高い不純物濃度の半導体領
域６を設けたことにより、ポテンシャルバリアを構成す
ることができるので、α線によって生じる少数キャリア
の情報蓄積用容量素子への浸入を抑制することができる
８（２１）前記（２０）により、情報蓄積用容量素子に
蓄積される情報となる電荷量の変動を抑制することがで
きるので、ソフトエラーを防止することができる。

（２２）情報蓄積用容量素子の下部及びデータ線となる
導電層２０と接続される半導体領域１６以外のスイッチ
用Ｍ　Ｉ　Ｓ　ＦＥＴの下部の半導体基板１の主面部に
、半導体基板１よりも高い不純物濃度の半導体領域６を
設けたことにより、半導体領域６によって半導体領域１
６及び導電層２０に寄生容量が付加されることを抑制す
ることができるので、ＤＲＡＭの動作速度の高速化を図
ることができる。

（２３）前記（２１）及び（２２）により、ＤＲＡＭの
ソフトエラーを防止し、かつ、動作速度の高速化を図る
ことができる。

（２４）情報蓄積用容量素子間部の半導体領域５の主面
上部に、情報蓄積用容量素子を構成する絶縁膜９に比べ
て厚い膜厚の絶縁膜４，７を設けることにより、導電プ
レート１０．絶縁膜４，７及び半導体領域５で構成され
る寄生ＭＩＳのしきい値電圧を高めることができるので
、隣接するメモリセル間の電気的な分離をより向上する
ことができる。

（２５）前記（２４）により、絶縁膜９を薄く構成する
ことができるので、情報蓄積用容量素子の容量値を大き
くすることができる。

（２Ｇ）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路をメモリセルとするＤＲＡＭにおいて、前
記情報蓄積用容量素子の形状の一部を、エツチング速度
が異なる絶縁膜４と絶縁膜７とで構成される分離用絶縁
膜で規定したことにより９寸法の変換量誤差を小さくし
て分離用絶縁膜の膜厚を厚く構成し、かつ、情報蓄積用
容量素子形成領域の半導体領域８の主面のダメージを極
めて小さくできるので、情報蓄積用容量素子を構成する
絶ａ［９を良質な膜質にすることができる。

［実施例■コ 本実施例■は、本発明を、ＤＲＡＭのメモリセルをＴ字
型で構成した例について説明する。

第２４図乃至第２６図は、本発明の実施例■の構造及び
製造方法を説明するための各製造工程におけるＤＲＡＭ
のメモリセルアレイの要部を示す平面図である。

本実施例■のスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴのゲート幅
を規定するフィールド絶縁膜２は、第２４図乃至第２６
図に示すように、導電層（データ線ＤＬ）２０の延在す
る方向に略同−の間隔で配置さ九でいる。さらに、導電
層（ワード線ＷＬ）１３の延在する方向に略同−の間隔
で配置されている。すなわち、メモリセルは、スイッチ
用Ｍ　Ｉ　Ｓ　ＦＥＴ（導ｆｆｉ！２０）に対して、情
報蓄積用容量素子が対称形で構成されたＴ字型で構成さ
れている。

このＴ字型のメモリセルは、第２６図に示すように、Ｌ
字型又はＬ字型とＴ字型との中間的なメモリセルに比べ
、それぞれの導電層２０の間隔に余裕度を構成するよう
になっている。

また、第２５図に斜線で示す部分に、フィールド絶縁膜
２による寸法の変換量誤差を生じ、情報蓄積用容量素子
の面積、すなわち、情報となる電荷の蓄積量に多少の低
下を生じる。この情報となる電荷の蓄積量の低下は、Ｌ
字型又はＬ字型とＴ字型との中間的なメモリセルに比べ
て大きくなる。

以上説明したように、本実施例■によれば、前記実施例
■と略同様の効果を得ることができる。

さらに、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容
量素子との直列回路をメモリセルとするＤＲＡＭにおい
て、前記情報蓄積用容量素子の形状の一部を堆積して構
成された絶縁膜７で規定し、スイッチ用ＭＩＳＦＥＴの
形状の一部を、半導体基板１を酸化して構成されたフィ
ールド絶縁膜２で規定したメモリセルをＴ字型で構成し
たので、Ｌ字型又はＬ字型とＴ字型の中間的なメモリセ
ル比べてデータ線となる導電層２０の間隔に余裕度を持
たせることができる。

［実施例■］ 本実施例■は、本発明を、ＤＲＡＭのメモリセルをＬ字
型で構成した例について説明する。

第２７図乃至第２９図は、本発明の実施例■の構造及び
製造方法を説明するための各製造工程におけるＤＲＡＭ
のメモリセルアレイの要部を示す平面図である。

本実施例■のスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴのゲート幅
を規定するフィールド絶縁膜２は、第２７図乃至第２９
図に示すように、導電層２ｏの延在する方向に略同−の
間隔で配置されている。さらに。

導電層１３の延在する方向に異なる２つの間隔で配置さ
れている。すなわち、メモリセルは、スイッチ用Ｍ　Ｉ
　Ｓ　ＦＥＴに対して、情報蓄積用容量素子が非対称形
で構成されたＬ字型で構成されている。

このＬ字型のメモリセルは、第２９図に示すように、Ｔ
字型又はＬ字型とＴ字型との中間的なメモリセルに比べ
、所定の間隔毎に、導電層２０の間隔に余裕度を構成す
る一方、所定の間隔毎に、導電層２０の間隔が厳しく構
成される。

また、スイッチ用ＭＩＳＦＥＴのゲート幅を規定する一
方のフィールド絶縁膜２は、第２７図に斜線を施して示
すように、隣接する他のスイッチ用ＭＩＳＦＥＴのゲー
ト幅を規定する一方のフィールド絶縁膜２と重ね合され
ている。このフィールド絶縁膜２の重ね合せにより、そ
の重ね合わされた部分におけるフィールド絶縁膜２の面
積を縮小することができる。

また、第２８図に斜線を施して示す部分に、フィールド
絶縁膜２による寸法の変換量誤差を生じ、情報蓄積用容
量素子の面積、すなわち、情報となる電荷の蓄積量に多
少の低下を生じる。この情報となる電荷の蓄積量の低下
は、Ｔ字型又はＬ字型とＴ字型との中間的なメモリセル
に比べて小さくなる。

以上説明したように、本実施例■によれば、前記実施例
■と略同様の効果を得ることができる。

さらに、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容
量素子との直列回路をメモリセルとするＤＲＡＭにおし
１て、前記情報蓄積用容量素子の形状の一部を堆積して
構成された絶縁膜７で規定し、スイッチ用ＭＩＳＦＥＴ
の形状の一部を、半導体基板１を酸（ｐして構成された
フィールド絶縁膜２で規定したメモリセルをＬ字型で構
成したので、Ｔ字型又はＬ字型とＴ字型の中間的なメモ
リセル比べて情報となる電荷の蓄積量の低下を小さくす
ることができる。

［実施例■］ 本実施例■は１本発明を、ＤＲＡＭのメモリセルをＬ字
型で構成した他の例について説明する。

第３０図乃至第３２図は、本発明の実施例■の構造及び
製造方法を説明す・く・ための各製造工程におけるＤＲ
ＡＭのメモリセルアレイの要部を示す平面図である。

本実施例■のスイッチ用ＭＩＳＦＥＴのゲート幅を規定
するフィールド絶縁膜２は、第３０図乃至第３２図に示
すように、導電層２０の延在する方向に略同−の間隔で
配置されている。さらに、導電層１３の延在する方向に
異なる２つの間隔で配置されている。すなわち、メモリ
セルは、スイッチ用ＭＩＳＦＥＴに対して、情報蓄積用
容量素子が非対称形で構成されたＬ字型で構成されてい
する。

そして、所定のフィールド絶縁膜２　（２Ａ）は。

導電層１３の延在する方向に隣接して配置されるメモリ
セルの２つのスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴのそれぞれ
の一方のゲート幅を規定するように構成されている。す
なわち、導電層１３の延在する方向に配置される２つの
スイッチ用ＭＩＳＦＦＴのゲート幅を規定するフィール
ド絶縁膜２の一つを省略することができるので、フィー
ルド絶縁膜２の面積を縮小することができる。

このＬ字型のメモリセルは、第３２図に示すように、Ｔ
字型又はＬ字型とＴ字型との中間的なメモリセルに比べ
、前記実施例■のＬ字型のメモリセルと同様に、所定の
間隔毎に、導電層２０の間隔に余裕度を構成するように
なっている。しかしながら、所定の間隔毎に、導電層２
０の間隔が厳しくなる。

また、第３１図に斜線で示す部分に、フィールド絶縁膜
２による寸法の変換量誤差を生じ、情報蓄積用容量素子
の面積、すなおち、情報となる電荷の蓄積量に多少の低
下を生じる。この情報となる電荷の蓄積量の低下は、前
記実施例■のＴ字型、前記実施例■のＬ字型又は前記実
施例ＩのＬ字型とＴ字型との中間的なメモリセルに比べ
て小さくなる。

以上説明したように、本実施例■によれば、前記実施例
！と略同様の効果を得ることができる。

さらに、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容
量素子との直列回路をメモリセルとするＤＲＡＭにおい
て、前記情報蓄積用容量素子の形状の一部を堆積して構
成された絶縁膜７で規定し、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ
ＥＴの形状の一部を、半導体基板１を酸化して構成され
たフィールド絶縁膜２で規定したメモリセルをＬ字型で
構成したので、Ｔ字型又はＬ字型とＴ字型の中間的なメ
モリセル比べて情報となる電荷の蓄積量の低下を小さく
することができる。

［実施例Ｖ］ 本実施例■は、ＤＲＡＭにおいて、α線によって生じる
ソフトエラーを抑制する例について説明するためのもの
である。

第３３図は１本発明の実施例■を説明するためのＤＲＡ
Ｍのメモリセルアレイの要部を示す断面図である。

第３３図において、６Ａはｐ９型の半導体領域であり、
情報蓄積用容量素子形成領域及びスイッチ用ＭＩＳＦＥ
Ｔ形成領域の下部の半導体基板１の主面部、すなわち、
メモリセル形成領域に設けられている。

半導体領域６Ａは、前記実施例■の半導体領域６と略同
−の機能を有している。そして、半導体領域６Ａは、ス
イッチ用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域の下部に設けられ
ているので、α線により半導体基板１内部で発生する少
数キャリアの捕獲する確率を低減し、かつ、侵入を抑制
することができる。

これによって、さらに、ＤＲＡＭのソフトエラーを抑制
することができる。

以上説明したように、本実施例■によれば、前記実施例
１と略同様の効果を得ることができる。

さらに、スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路をメモリセルとするＤＲＡＭにおいて、前
記情報蓄積用容量素子及び前記スイッチ用Ｍ　Ｉ　Ｓ　
ＦＥＴの下部の半導体基板ｌの主面部に、半導体基板１
よりも高い不純物濃度の半導体領域６Ａを設けたことに
より、ポテンシャルバリアを構成することができるので
、α線によって生じる少数キャリアが情報蓄積用容量素
子へ浸入することを抑制することができる。

これによって、情報蓄積用容量素子に蓄積される情報と
なる電荷量の変動を抑制することができるので、ソフト
エラーを防止することができる。

なお、半導体領域６Ａは、スイッチ用ＭＩＳＦＥＴを構
成する半導体領域１６と情報蓄積用容量素子を構成する
半導体領域５との接合耐圧を向上するために、フィール
ド絶縁膜２の下部に設けないように構成してもよい。

［効果コ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容量
素子との直列回路をメモリセルとする記憶機能を有する
半導体集積回路装置において、前記情報蓄積用容量素子
の形状の一部を堆積して構成された絶縁膜で規定するこ
とにより、その寸法の変換量誤差を低減することができ
るので、情報となる電荷の蓄積量の低下を抑制すること
ができる。

（２）前記（１）により、メモリセルの面積を縮小する
ことができるので、半導体集積回路装置の高集積化、大
容量化を図ることができる。

（３）スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴの形状の一部を、
半導体基板を酸化して構成されたフィールド絶縁膜で規
定することにより、メモリセルのスイッチ用Ｍ　Ｉ　Ｓ
　ＦＥＴを構成する半導体領域と、隣接す゛る他のメモ
リセルの情報蓄積用容量素子を構成する半導体領域とを
、前記フィールド絶縁膜に対して自己整合で構成できる
ので、それらの間隔を充分に確保することができる。

（４）前記（３）により、スイッチ用ＭＩＳＦＥＴのソ
ース領域又はドレイン領域となる半導体領域の接合耐圧
を向上することができる。

（５）前記（３）又は（４）により、隣接するメモリセ
ル間のリークを抑制することができるので、ＤＲＡＭの
電気的信頼性を向上することができる。

（６）前記（２）及び（５）により、半導体集積回路装
置の高集積化、大容量化を図り、がっ、電気的信頼性を
図ることができる。

（７）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子と
の直列回路をメモリセルとする記憶機能を有する半導体
集積回路装置の製造方法において、前記情報蓄積用容量
素子の形状の一部を、堆積して構成されかつ耐酸化性を
有する第１の絶縁膜で規定し、該第１の絶縁膜で導電プ
レートを覆う第２の絶縁膜を形成したことにより、第２
の絶縁膜を形成するためのマスク形成工程を必要としな
くなるので、製造工程を低減することができる。

（８）前記（２）及び（７）により、半導体集積回路装
置の高集積化、大容量化を図り、かつ、その製造方法を
低減することができる。

（９）スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容量
素子との直列回路をメモリセルとする記憶機能を有する
半導体集積回路装置の製造方法において。

前記情報蓄積用容量素子の形状の一部及びワード線とな
る導電層間部を、堆積して構成されかつエツチングスト
ッパとして使用される絶縁膜で規定したことにより、エ
ツチング残りによる不要な導電層を切断することができ
るので、前記導電層間のショートを防止することができ
る。

（１０）前記（９）により、半導体集積回路装置の製造
工程における電気的信頼性の向上を図ることができる。

（１１）前記（２）及び（１０）により、ＤＲＡＭの高
集積化、大容量化を図り、かつ、製造工程における電気
的信頼性の向上を図ることができる。

（１２）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路をメモリセルとする記憶機能を有する半導
体集積回路装置において、前記情報蓄積用容量素子の形
状の一部を堆積して構成された絶縁膜で規定し、スイッ
チ用ＭＩＳＦＥＴの形状の一部を、半導体基板を酸化し
て構成されたフィールド絶縁膜で規定したメモリセルを
Ｔ字型で構成したので、データ線となる導電層の間隔に
余裕度を持たせることができる。

（１３）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路をメモリセルとする記憶機能を有する半導
体集積回路装置において、前記情報蓄積用容量素子の形
状の一部を堆積して構成された絶縁膜で規定し、スイッ
チ用ＭＩＳＦＥＴの形状の一部を、半導体基板を酸化し
て構成されたフィールド絶縁膜で蔑定したメモリセルを
Ｌ字型で構成したので、前記Ｔ字型のメモリセルに比べ
てフィールド絶縁膜による面積の低下を小さくすること
ができる。

（１４）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路をメモリセルとする記憶機能を有する半導
体集積回路装置において、前記情報蓄積用容量素子の形
状の一部を堆積して構成された絶縁膜で規定し、スイッ
チ用ＭＩＳＦＥＴの形状の一部を、半導体基板を酸化し
て構成されたフィールド絶縁膜で規定したメモリセルを
Ｔ字型とＬ字型との中間的な形状で構成したので、Ｔ字
型のメモリセルに比べてフィールド絶縁膜による面積の
低下を小さくし、Ｌ字型のメモリセルに比べてデータ線
となる導電層の間隔に余裕度を持たせることができる。

（１５）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路からなるメモリセルを複数配置して構成さ
れた記憶機能を有する半導体集積回路装置において、前
記情報蓄積用容量素子を、第１の半導体領域と、該第１
の半導体領域と異なるなる導電型の第２の半導体領域と
で構成し、情報蓄積用容量素子間部に前記第１の半導体
領域を設けたことにより、寄生ＭＩＳのしきいＭ’ｌ圧
を高め、寄生チャネルの発生を抑制することができるの
で、情報蓄積用容量素子間部を電気的に分離できる。

（１６）前記（１５）により、それぞれのｐｎ接合部か
ら情報蓄積用容量素子間部に形成される空乏領域の伸び
を抑制し、それらのリークを抑制することができるので
、情報蓄積用容量素子間を電気的に分離できる。

（１７）前記（１５）により、それらの間部に設けられ
た第１の半導体領域は、情報蓄積用容量素子形成領域の
面積を縮小することがないので、情報となる電荷の蓄積
量を低下することがない。

（１８）前記（１２）乃至（１８）のそれぞれにより、
メモリセル又はメモリセル間の面積を縮小することがで
きるので、半導体集積回路装置の高集積化、大容量化を
図ることができる。

（１９）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路からなるメモリセルを複数配置して構成さ
れた記憶機能を有する半導体集積回路装置において、前
記情報蓄積用容量素子を構成する第１の半導体領域と、
情報蓄積用容量素子間部を電気的に分離する第１の半導
体領域とを同一の製造工程で形成したので、ＤＲＡＭの
製造工程を低減することができる。

（２０）スイッチ用Ｍ’ｌ５ＦＥＴと情報蓄積用容量素
子との直列回路からなるメモリセルを複数配置して構成
された記憶機能を有する半導体集積回路装置において、
前記スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ形成領域と前記
情報蓄積用容量素子形成領域との間部にフィールド絶縁
膜を形成し、該フィールド絶縁膜を不純物導入用マスク
として、情報蓄積用容量素子及び情報蓄積用容量素子間
部の第１の半導体領域を形成したことにより、第１の半
導体領域とスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴを構成する半
導体領域との間隔を充分に確保することができるので、
それらのリークを抑制することができる。

（２１）前記（２０）により、隣接するメモリセル間の
電気的な分離を確実にできるので、記憶機能を有する半
導体集積回路装置の電気的信頼性の向上を図ることがで
きる。

（２２）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路をメモリセルとする記憶機能を有する半導
体集積回路装置において、前記情報蓄積用容量素子の下
部の半導体基板の主面部に、半導体基板と同一導電型で
かつそれよりも高い不純物濃度の半導体領域を設けたこ
とにより、ポテンシャルバリアを構成することができる
ので、α線によって生じる少数キャリアが情報蓄積用容
量素子へ侵入することを抑制することができる。

（２３）前記（２２）により、情報蓄積用容量素子に蓄
積される情報となる電荷量の変動を抑制することができ
るので、ソフトエラーを防止することができる。

（２４）情報蓄積用容量素子の下部及びデータ線となる
導電層と接続される半導体領域以外のスイッチ用Ｍ　Ｉ
　Ｓ　ＦＥＴの下部の半導体基板の主面部に、半導体基
板と同一導電１；１、かつそれよりも高い不純物濃度の
半導体領域を設けたことにより、半導体領域によって寄
生容量が前記導電層に付加されることを抑制することが
できるので、半導体集積回路装置の動作速度の高速化を
図ることができる。（２５）前記（２３）及び（２４）
により、半導体集積回路装置のソフトエラーを防止し、
かつ、動作速度の高速化を図ることができる。

（２６）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路をメモリセルとする記憶機能を有する半導
体集積回路装置において、前記情報蓄積用容量素子及び
スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴの下部の半導体基板の主
面部に、半導体基板と同一導電型でかつそれよりも高い
不純物濃度の半導体領域を設けたことにより、ポテンシ
ャルバリアを構成することができるので、α線によって
生じる少数キャリアの捕獲する確率を低減し、かつ、情
報蓄積用容量素子へ侵入することを抑制することができ
る。

（２７）前記（２６）により、半導体集積回路装置のソ
フトエラーを防止することができる。

（２８）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路をメモリセルとするＤ　ＲＡＭにおいて、
前記情報蓄積用容量素子の形状の一部を、エツチング速
度が異なる２層の絶縁膜で構成される分離用絶縁膜で規
定したことにより１、寸法の変換量誤差を小さくして分
離用絶縁膜の膜厚を厚く構成し、かつ、情報蓄積用容量
素子形成領域の半導体基板の主面のダメージを極めて小
さくできるので、情報蓄積用容量素子を構成する絶縁膜
を良質な膜質にすることができる。

以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが１本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し得ることは勿論である
。

例えば、前記実施例は、本発明を、フォールプツトピッ
トライン方式を採用するＤＲＡＭに適用した例について
説明したが、オープンビットライン方式を採用するＤＲ
ＡＭに適用してもよい。

【図面の簡単な説明】

第１図は、本発明の実施例！を説明するためのＤＲＡＭ
のメモリセルアレイ要部を示す等価回路図、 第２図は、本発明の実施例Ｉの構造を説明するためのＤ
ＲＡＭのメモリセルアレイの要部を示す平面図、 第３図は、第２図の■−■切断線における断面図、 第４図は、第２図の情報蓄積用容量素子部における不純
物濃度分布を示す図、 第５図乃至第１１図は、本発明の実施例Ｉの製造方法を
説明するための各製造工程におけるＤＲＡＭのメモリセ
ルアレイの要部を示す平面図。 第１２図乃至第２３図は、本発明の実施例■の製造方法
を説明するための各製造工程におけるＤＲＡＭのメモリ
セルアレイの要部を示す断面図、第２４図乃至第２６図
は、本発明の実施例■の構造及び製造方法を説明するた
めの各製造工程におけるＤＲＡＭのメモリセルアレイの
要部を示す平面図、 第２７図乃至第２９図は、本発明の実施例■の構造及び
製造方法を説明するための各製造工程におけるＤＲＡＭ
のメモリセルアレイの要部を示す平面図。 第３０図乃至第３２図は、本発明の実施例■の構造及び
製造方法を説明するための各製造工程におけるＤＲＡＭ
のメモリセルアレイの要部を示す平面図。 第３３図は、本発明の実施例■を説明するための各製造
工程におけるＤＲＡＭのメモリセルアレイの要部を示す
断面図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
。 ３・・・チャネルストッパ領域、４，７，９，１１，１
１Ａ、１２．ｉ７・・・絶縁膜、５，６，８，１４，１
６．１９・・・半導体領域、１０・・・導電プレート、
１３，２０・・・導電層、１５・・・不純物導入用マス
ク、１８・・・接続孔である。 第　　１　　　図 第５図 第　　６　　図 第　　７　　図 第　　８　　図 第　　　９　　図 第　　１０　図 第　　１１　図

Claims (1)

1. 【特許請求の範囲】 １、スイッチ素子と情報蓄積用容量素子との直列回路を
   メモリセルとする記憶機能を有する半導体集積回路装置
   において、前記情報蓄積用容量素子の形状の一部を、堆
   積して構成された絶縁膜で規定してなることを特徴とす
   る半導体集積回路装置。 ２、前記堆積して構成された絶縁膜は、隣接する複数の
   メモリセルの情報蓄積用容量素子の間部に設けられてな
   ることを特徴とする特許請求の範囲第１項に記載の半導
   体集積回路装置。 ３、前記堆積して構成された絶縁膜は、情報蓄積用容量
   素子間を電気的に分離するように構成されてなることを
   特徴とする特許請求の範囲第２項に記載の半導体集積回
   路装置。 ４、前記堆積して構成された絶縁膜は、耐酸化性を有し
   てなることを特徴とする特許請求の範囲第１項に記載の
   半導体集積回路装置。 ５、前記堆積して構成された絶縁膜は、耐酸化性を有す
   る窒化シリコン膜で構成されてなることを特徴とする特
   許請求の範囲第４項に記載の半導体集積回路装置。 ６、前記堆積して構成された絶縁膜は、酸化シリコン膜
   と、その上部に設けられた窒化シリコン膜とで構成され
   てなることを特徴とする特許請求の範囲第１項に記載の
   半導体集積回路装置。 ７、前記堆積して構成された絶縁膜の少なくとも下部の
   半導体基板又はウェル領域の主面部に、それと同一導電
   型でかつ不純物濃度が高い半導体領域が設けられている
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   集積回路装置。 ８、スイッチ素子と情報蓄積用容量素子との直列回路を
   メモリセルとする記憶機能を有する半導体集積回路装置
   において、前記情報蓄積用容量素子の形状の一部を、堆
   積して構成された第１の絶縁膜で規定し、前記スイッチ
   素子の形状の一部を、半導体基板又はウェル領域の主面
   部を酸化して構成された第２の絶縁膜で規定したことを
   特徴とする半導体集積回路装置。 ９、前記情報蓄積用容量素子は、半導体基板又はウェル
   領域の主面部に設けられたそれと同一導電型でかつそれ
   より不純物濃度が高い第１の半導体領域と、該第１の半
   導体領域の主面部に設けられたそれと反対導電型の第２
   の半導体領域とで構成されてなることを特徴とする特許
   請求の範囲第８項に記載の半導体集積回路装置。 １０、前記情報蓄積用容量素子は、半導体基板又はウェ
   ル領域の主面部に設けられた第１の半導体領域と、該第
   １の半導体領域の主面部に設けられたそれと反対導電型
   の第２の半導体領域と、該第２の半導体領域の主面上部
   に、絶縁膜を介して設けられた導電プレートとで構成さ
   れてなることを特徴とする特許請求の範囲第８項に記載
   の半導体集積回路装置。 １１、スイッチ素子と情報蓄積用容量素子との直列回路
   をメモリセルとする記憶機能を有する半導体集積回路装
   置の製造方法において、前記スイッチ素子及び前記情報
   蓄積用容量素子形成領域に、前記スイッチ素子形成領域
   を覆いかつ前記情報蓄積用容量素子の形状の一部を規定
   する耐酸化性を有する第１の絶縁膜を形成する工程と、
   前記情報蓄積用容量素子形成領域の第２の絶縁膜の上部
   に、酸化性を有する導電層を形成する工程と、前記スイ
   ッチ素子形成領域に形成された第１の絶縁膜を耐酸化用
   マスクとして用い、前記導電層を覆う第３の絶縁膜を形
   成する工程とを備えたことを特徴とする半導体集積回路
   装置の製造方法。 １２、前記第１の絶縁膜は、堆積されて形成してなるこ
   とを特徴とする特許請求の範囲第１１項に記載の半導体
   集積回路装置の製造方法。 １３、前記導電層は、所定の雰囲気中でその表面部に絶
   縁膜を形成することができる導電層で形成されてなるこ
   とを特徴とする特許請求の範囲第１１項に記載の半導体
   集積回路装置の製造方法。 １４、スイッチ素子と情報蓄積用容量素子との直列回路
   をメモリセルとする記憶機能を有する半導体集積回路装
   置の製造方法において、前記スイッチ素子及び前記情報
   蓄積用容量素子形成領域に、前記スイッチ素子形成領域
   を覆いかつ前記情報蓄積用容量素子の形状の一部を規定
   する耐酸化性を有する第１の絶縁膜を形成する工程と、
   前記情報蓄積用容量素子形成領域の第２の絶縁膜の上部
   に、酸化性を有する第１導電層を形成する工程と、前記
   スイッチ素子形成領域に形成された第１の絶縁膜を耐酸
   化用マスクとして用い、前記第１導電層を覆う第３の絶
   縁膜を形成する工程と、前記スイッチ用素子形成領域の
   第１の絶縁膜及び第２の絶縁膜を除去した後露出した半
   導体基板又はウェル領域の主面上部に、第４の絶縁膜を
   形成する工程と、前記第３の絶縁膜及び第４の絶縁膜の
   上部に、第２導電層を形成する工程とを備えたことを特
   徴とする半導体集積回路装置の製造方法。 １５、前記第２導電層は、スイッチ素子として使用され
   るＭＩＳＦＥＴのゲート電極及び該ゲート電極間を電気
   的に接続するワード線を構成してなることを特徴とする
   特許請求の範囲第１４項に記載の半導体集積回路装置の
   製造方法。 １６、前記第１の絶縁膜は、前記導電層のエッチング残
   りによる前記導電層間のショートを防止するためのエッ
   チストッパとして使用されてなることを特徴とする特許
   請求の範囲第１４項に記載の半導体集積回路装置の製造
   方法。