JPS61269295A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、記憶機能を有する半導体集積回路装置に適用して有
効な技術に関するものである。

［背景技術］ 例えば、ダイナミック型ランダムアクセスメモリを備え
た半導体集積回路装置（以下、ＤＲＡＭという）は、情
報の書込み及び読出し動作時間の高速化、高雑音指数（
高Ｓ／Ｎ比）及び高集積化を図る必要性が高まっている
。

そこで１本願出願人が先に出願した特開昭５７−１９８
５９２号公報に、前記必要性を高めることができる技術
が提案されている。この技術は、メモリセルに接続され
るデータ線を、独立に記憶情報を処理できる複数のデー
タ線に分割し、該データ線に共通のＹデコーダで、該デ
ータ線の入出力情報を制御している。すなわち、データ
線を線分化したことにより、その容量を小さくすること
ができるので、書込み及び読出し動作の高速化を図るこ
とができる。また、記憶情報に対する雑音の発生する確
率が小さくなるので、高Ｓ／Ｎ化を図ることができる。

さらに、Ｙデコーダを分割されたデータ線に共通に設け
たことにより、Ｙデコーダに要する面積を縮小し、高集
積化を図ることができる。

前記入出力情報を制御するＹセレクト線は、立体構造を
構成し、その占有面積を縮小するために、前記データ線
と異なる導電層で構成するようになっている。

しかしながら、かかる技術における検討の結果。

本発明者は、データ線とＹセレクト線を構成する２層の
導電層を必要とするので、製造工程が増加し、歩留りが
低下するという問題点を見出した。

［発明の目的］ 本発明の目的は、記憶機能を有する半導体集積回路装置
において、動作時間の高速化、高Ｓ／Ｎ化及び高集積化
を図ることが可能な技術を提供することにある。

本発明の他の目的は、記憶機能を有する半導体集積回路
装置において、動作時間の高速化、高Ｓ／Ｎ化化及び高
集積化を図り、かつ、その歩留りの低下を抑制すること
が可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、複数に分割して設けられた入出力線と、該入
出力線の入出力記憶情報を制御するように設けられた制
御信号線とを同一の導電層で同一の導電性材料で設ける
。

これにより、前記入出力線を線分化したので。

動作時間の高速化、高Ｓ／Ｎ化及び高集積化を図ること
ができ、かつ、前記入出力線と制御信号線とを構成する
製造工程を低減することができるので、歩留りの低下を
抑制することができる。

以下１本発明の構成について、フォールプツトピットラ
イン方式を採用するＤＲＡＭに適用した実施例とともに
説明する。

［実施例Ｉ］ 第１図は１本発明の実施例Ｉの概念を説明するためのＤ
ＲＡＭのメモリセルアレイ及び周辺回路を示す等価回路
図、第２図は、第１図の具体的な等価回路図である。

なお、実施例の全図において、同一の機能を有するもの
は同一の符号を付け、そのくり返しの説明は省略する。

第１図及び第２図において、メモリセルＭは。

入出力線（データＩＩ　）　Ｄ　Ｉ−ｉｊと、ワード線
ＷＬとの所定交差部に対応して配置される。複数のメモ
リセルで、メモリセルアレイＭＡを構成するようになっ
ている。データ線ＤＬｉｊは、１つのデータ線ＤＬｉｊ
として形成できるデータ線を複数に分割して独立に記憶
情報を処理できるように設けられている。メモリセルＭ
は、第２図に示すように。

スイッチ用ＭＩＳＦＥＴＱと情報蓄積用容量素子Ｃとの
直列回路で構成されている。

メモリセルＭは、データ線ＤＬ、スイッチ素子ＳＷ、共
通入出力線Ｉ１０を介してリードライトコントロール回
路ＲＷＣに接続されている。このリードライトコントロ
ール回路ＲＷＣは、アドレス信号Δと書込み読出し制御
信号ＷＥとで制御され、情報入力信号Ｄｉｎをメモリセ
ルＭに情報として書込み又はメモリセルＭに書込まれた
情報を情報出力信号ＤｏｕＬとして出力するように構成
されている。

前記ワード線Ｗ　Ｌは、Ｘデコーダ回路とワードドライ
バ回路（図中では総称してＸＤＥＣ）に接続されている
。ＸＤＥＣは、所定ワード線ＷＬを選択し、該ワード＠
ｗｒ、に接続されたメモリセルＭのスイッチ用Ｍ　Ｉ　
Ｓ　ＦＥＴＱを動作させるように構成されている。

データ線ＤＬｉｊと共通入出力線Ｉ１０とを接続するス
イッチ素子ＳＷは、制御信号線（Ｙセレクト線）ＹＣで
制御される。Ｙセレクト線は所定方向のデータ１ｉＤＬ
ｉｊに共通のＹデコーダ回路とＹドラ４８回路（図中で
は総称してＹＤＥＣ）とに接続されている。

本実施例Ｉにおいて、一本のＹセレクト線ＶＣは、ワー
ド線ＷＬの延在する方向に隣接する２組の一対のデータ
線Ｄ　Ｌｊｊ（例えば、ＤＬｏｏ、ＤＬＩＱ及びＤＬ２
０　、［）ｔ、：ｉ　ｏ　）すなわち４本のデータ線に
対して設けられる。スイッチ素子ＳＷを介して、図示の
４本のデータ線は夫々異なる共通の入出力線に接続され
るようになっている。

メモリセルアレイは、第２図に示す配置を単位として、
ワード線方向にくり返し配置されてなる。

なお、第２図において、ＰＣはプリチャージ回路、ＳＡ
はセンスアンプであり、これらは対をなすデータ線ＤＬ
ｉｊ間の夫々に設けられる。

このように構成されたＤＲＡＭは５データ線ＤＬｉＪを
細分化したことにより、その容量を小さくすることがで
きるので、情報の書込み及び読出し動作の高速化を図る
ことができる。

また、１つのデータ線ＤＬｉｊの記憶情報に対し。

そのＤＬｊ、ｊに発生する雑音の確率が小さくなるので
、高Ｓ／Ｎ化を図ることができる。

また、ＹＤＥＣを分割されたデータ線ＤＬｉｊに共通に
設けたことにより、ＹＤＥＣに要する面積を縮小し、高
集積化を図ることができる。

なお、本実施例では、情報の読出し動作において、ダミ
ーセルを用いるダミーセル方式又はデータ線をｌ　／　
２　Ｖ　ｃ　ｃ電圧までプリチャージする方式を採用し
てもよい。１　／　２　Ｖ　ｃ　ｃプリチャージ方式は
、一対のデータ線ＤＬ間を電気的に接続するスイッチ素
子（Ｍ　Ｉ　Ｓ　ＦＥＴ）を設け、一対のデータ線ＤＬ
のうち一方にＶｃｃ電圧（例えば。

５［Ｖ］）を、他方にＶ　ｓ　ｓ電圧（回路の接地電圧
）を、夫々、印加した後、前記スイッチ素子で一対のデ
ータ線ＤＬ間をショートさせるものである。これにより
、各データ線ＤＬは、１／２ＶｃＣ電圧（例えば、　２
．５　［Ｖ］　）にプリチャージできるようになってい
る。

次に１本実施例１の具体的な構造について説明する。

第３図は１本発明の実施例■の構造を説明するためのＤ
ＲＡＭのメモリセルアレイを示す要部平面図、第４図乃
至第６図は、第３図の所定の製造工程における平面図、
第７図は、第３図の■−■切断線における断面図である
。

なお、第３図乃至第６図及びこれ以後の他の実施例に使
用する平面図において、実施例の構成をわかり易くする
ために、導電層間に設けられるフィールド絶縁膜以外の
絶縁膜は図示しない。

第３図乃至第７図において、１はＰ−型の単結晶シリコ
ンからなる半導体基板であり、ＤＲＡＭを構成するため
のものである。半導体基板１は１例えば、Ｉ　ＸＩＯ”
　’　　［ａｔ、ｏｍｓ／ｃｏ＋”　］程度の不純物濃
度を有するように構成する。

また、メモリセリアレイ以外の周辺回路、例えば、アド
レス選択回路、読出し回路、書込み回路等を相補型のＭ
　Ｉ　Ｓ　ＦＥＴで構成する場合は、半導体基板１の主
面部にｎ−型のウェル領域又はｎ−型のウェル領域とｐ
−型のウェル領域とが構成されるようになっている。

２はフィールド絶縁膜（素子分離用絶縁膜）であり、ス
イッチ用Ｍ　Ｉ　Ｓ　ＦＥＴの形状の一部、特に、ゲー
ト幅（チャネル幅）を規定するように。

半導体基板ｌの主面部に設けられている。フィールド絶
縁膜２は、半導体基板ｌ（または、ウェル領域）を酸化
して構成された絶縁膜で構成され、主として、半導体素
子間を電気的に分離するように構成されている。フィー
ルド絶縁膜２は、寸法の変換量誤差が大きいが、情報蓄
積用容量素子以外では、高集積化、大容量化等の大きな
妨げにはならない。

また、ＤＲＡＭのメモリセルは、一対のパターンで後述
するデータ線の延在する方向にくり返しパターンとなる
ように構成され、後述するワード線の延在する方向にス
イッチ用ＭＩＳＦＥＴと隣接するセルの情報蓄積用容量
素子が相互にくり返しパターンとなるように構成されて
いる。このため、フィールド・絶縁膜２は、スイッチ用
ＭＩＳＦＥＴのゲート幅を規定するとともに、隣接する
メモリセルの情報蓄積用容量素子の所定の形状を規定す
るように構成されている。すなわち、メモリセルアレイ
において、フィールド絶縁膜２は、スイッチ用Ｍ　Ｉ　
Ｓ　ＦＥＴと隣接する他のメモリセルの情報蓄積用容量
素子との電気的な分離をするように構成されている。

また、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴのゲート幅を規定
するフィールド絶縁膜２は、後述するデータ線の延在す
る方向に略同−の間隔で配置されている。

さらに、後述するワード線の延在する方向に異なる２つ
の間隔で配置されている。これは、所定の間隔毎に、デ
ータ線の間隔に余裕度を構成するようになっている。す
なわち、データ線と同一導電層であって、それ以外の機
能を有する導電層（例えば、Ｙセレクト線）を同一方向
に延在させることができるように構成されている。

また、フィールド絶縁膜２は、スイッチ用ＭＩＳＦＥＴ
のソース領域又はドレイン領域、情報蓄積用容量素子の
半導体領域等を構成するための不純物導入用マスクとし
て使用される。

また、フィールド絶縁膜２は、所定のメモリセル間を電
気的に分離するだけでなく１周辺回路等を構成する半導
体素子間を電気的に分離するように構成されている。メ
モリセル間及び周辺回路を構成する半導体素子間とを電
気的に分離するフィールド絶縁膜２は、同一製造工程で
構成されるようになっている。

３はＰ型のチャネルストッパ領域であり、所定のフィー
ルド絶縁膜２の下部に設けられている。

チャネルストッパ領域３は、フィールド絶縁膜２の下部
の半導体基板ｌの主面部に形成される寄生チャネルの発
生を抑制し、半導体素子間を電気的に分離するように構
成されている。チャネルストッパ領域３は１例えば、　
　１　ｘｉｏ”　’　　［ａｔｏｏ＋ｇ／ａｉ”コ程度
の不純物濃度で構成する。

４は絶縁膜であり、主として、情報蓄積用容量素子間部
、換言すれば、情報蓄積用容量素子の形状の一部を規定
するように半導体基板１の主面上部に設けられている。

絶縁膜４は、主として、情報蓄積用容量素子の電気的な
分離、製造工程にお、ける不純物導入用マスク等を構成
するようになっている。

絶縁膜４は１例えば、半導体基板１を酸化する熱酸化技
術、化学的気相析出（ＣＶＤ）技術、プラズマＣＶＤ技
術等で構成される酸化シリコン膜で構成する。

絶縁膜４は、後述するが、この上部に構成される絶縁［
７に対して自己整合でパターンニングされるので、マス
クの寸法とパターンの寸法と゛の寸法の変換量誤差を極
めて小さくすることができる。

これによって、情報蓄積用容量素子形成領域の面積を縮
小することを抑制できる。

この絶縁膜４は、この上部に構成される絶縁膜７と半導
体基板１との熱膨張差による応力の緩和をすることがで
きるように構成されている。

また、絶縁膜４は、情報蓄積用容量素子を構成する絶１
１１１１１９に比べ厚い膜厚で構成されている。

これは、情報蓄積用容量素子間に構成される寄生ＭＩＳ
のしきい値電圧を高め、電気的な分離機能（アイソレー
ション）を高めることができるようになっている。

５はＰ型の半導体領域であり、情報蓄積用容量素子形成
領域及び隣接する行方向及び列方向の情報蓄積用容量素
子形成領域間部の半導体基板１の主面部に設けられてい
る。情報蓄積用容量素子形成領域における半導体領域５
は、主として、情報蓄積用容量素子の一つの電極を構成
するようになっている。情報蓄積用容量素子形成領域間
部の半導体領域５は、寄生ＭＩＳのしきい値電圧を高め
て寄生チャネルの発生を抑制し、情報Ｍｙｔ用容量素子
間の電気的な分離をするように構成されている。

半導体領域５は、例えば、　　Ｉ　ＸＩＯ”　　［ａシ
ｏｍｓ／ｃ＋ｉ’］程度の不純物濃度で構成し、その深
さが０゜７［μｍ］程度になるように構成するのが好ま
しい。この半導体領域５の不純物濃度は、後述する情報
蓄積用容量素子の一つの電極を構成するｎ゛型の半導体
領域８とのｐｎ接合封圧（例えば、ｌＯ〜１４［ｖ］程
度が必要とされる）、情報蓄積用容量素子間の電気的な
分離耐圧等で設定するようになっている。

また、半導体領域５は、後述する情報蓄積用容量素子の
一つの電３を構成するｎ゛型の半導体領域８とのｐｎ接
合部から半導体領域５側に形成される空乏領域の伸びを
抑制するように構成されている。これにより、α線によ
り半導体基板１内部で発生する少数キャリアの捕獲する
確率を低減することができるので、ソフトエラーを抑制
することができる。

そして、半導体領域５は、前記チャネルストッパ領域３
に比べ、高い不純物濃度で構成されるようになっている
。

６はｐ０型の半導体領域であり、情報蓄積用容量素子形
成領域の半導体領域５下部の半導体基板１の主面部に設
けられている。そして、半導体領域６は、半導体領域５
と同等又はそれよりも大きな面積で構成されるようにな
っている。

半導体領域６は、後述する情報蓄積用容量素子の一つの
電極を構成するｎ４型の半導体領域８と半導体領域５と
のｐｎＩ！ｉ合部から半導体領域５側に形成される空乏
領域の伸びを抑制するように構成されている。また、半
導体領域６は、半導体基板１に比べて高い不純物濃度で
構成されているので。

少数キャリアに対するポテンシャルバリアを構成するよ
うになっている。すなわち、半導体領域６は、α線によ
り半導体基板ｌ内部に発生する少数キャリアの捕獲する
確率の低減及びそれの情報蓄積用容量素子への侵入の抑
制ができるので、ソフトエラーを防止することができる
。

そして、半導体領域６は、半導体領域５と同等又はそれ
よりも高い不純物濃度で構成され、半導体領域５と接続
又は適度に離隔して構成されるようになっている。

半導体領域６は、例えば、ｌＸ１Ｏ”〜ｌＸｌ０”　　
［ｉＬｏｍｓ／ｃ＋ｓ’　Ｅ程度の不純物濃度で構成し
。

０．７［μｍ］稈度の深さに最大不純物濃度を有するよ
うに構成するのが好ましい。

また、半導体領域６と半導体領域５とは、別の製造工程
で独立に構成されるので、それぞれを最適な不純物濃度
分乍で構成することができる。

また５半導体領域６は、スイッチ用ＭＩＳＦＥＴのソー
ス領域又はドレイン領域の一方であって、情報蓄積用容
量素子と電気的に接続される側の領域の下部に設けられ
ている６すなわち、ソース領域又はドレイン領域側から
の少数キャリアの侵入を抑制し、さらにソフトエラーを
防止するように構成されている。

また、半導体領域６は、スイッチ用ＭＩＳＦＥＴのソー
ス領域又はドレイン領域の一方の領域であって、データ
線と電気的に接続される側の下部には設けられていない
。これは、前記ソース領域又はドレイン領域に付加され
る寄生容量、すなわち、データ線に付加される寄生容量
を低減できるので、ＤＲＡＭの情報の読出し動作速度を
速くすることができる。

７は絶縁膜であり、主として、行方向及び列方向の情報
蓄積用容量素子間部、換言すれば、情報蓄積用容量素子
の形状の一部を規定するように絶縁膜４上部に設けられ
ている。絶縁膜７は、情報ρ積用８斌素子間の電気的な
分離、不純物導入用マスク、耐酸化用マスク又はエツチ
ング用マスク等を構成するようになっている。

絶Ｍ　ＩＦＪ　７は、ＣＶＤ技術、プラズマＣｖＤ技術
等で堆積して構成されており、耐酸化性等を有するよう
に１例えば、窒化シリコン膜で構成する。

堆積して構成された絶縁膜７は、半導体基板ｌを酸化し
て構成された絶縁膜に比べ、マスクの寸法とパターンの
、Ｔ法との寸法の変換量誤差を極めて小さくすることが
できる。これによって、情報蓄積用容量素子形成領域の
面積の縮小を抑制することができる。

本実施例において、情報蓄積用容量素子の形状を規定し
、かつ隣接する情報蓄積用容量素子間を電気に分離する
分離用絶縁膜は、絶縁［４と絶縁１ｐ７とによって構成
されている。なお、分離用絶縁膜を耐酸化性を有する、
具体的には窒化シリコン膜からなる絶縁膜７で構成した
場合には、前述したように、半導体基板ｌとの熱膨張率
差による応力を緩和する等のために酸化シリコン膜から
なる絶縁膜４が必要とされる。しかしながら、前記応力
の緩和等を考慮しなければ、絶縁膜７で分離用絶縁膜を
構成してもよい。また１分離用絶縁膜は、耐酸化マスク
、エツチング用マスク等のマスクを形成する製造工程の
低減等を考慮しなければ、絶縁ｌｌＩ４で構成してもよ
い６ ＤＲＡＭのメモリセルの形状は、スイッチ用ＭＩＳＦＥ
Ｔのゲート幅及びスイッチ用ＭＩＳＦＥＴと隣接する部
分の情報蓄積用容量素子の幅を規定するフィールド絶縁
１ＩＩ２と１行方向及び列方向の情報蓄積用容ｊｔ′１
４子間を規定する分離用絶縁膜（絶縁膜４，７）とによ
って規定されている。

そして、メモリセルは、Ｔ字型とＬ字型の略中間的な形
状で構成され、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴ（後述す
るデータ線）に対して、情報蓄積用容量素子が非対称形
で構成されている。これは、所定毎のデータ線の間隔に
余裕を持たせ、かつ、フィールド絶縁膜２による情報蓄
積用容量素子の面積の縮小を抑制するように構成されて
いる。

８は「１°型の半導体領域であり、情報蓄積用容量素子
形成領域の半導体領域５の主面部に設けられている。半
導体領域８は、情報蓄積用容量素子の一方の電極を構成
するようになっている６半導体領域８は、例えば、半導
体領域５とのＰ１１接合容駄値を高めるために、　　Ｉ
　ＸＩＯ”　　［ａｔ、ｏｍｓ／ｃ＋ｘ’］程度の不純
物濃度で構成し、　０．２０〜０．２５［μｒｎ］程度
の接合深さくｘｊ）で構成する。

この半導体領域８は、フィールド絶縁膜２と絶縁膜７と
に対して自己整合で構成されるようになっている。

９は絶縁膜であり、情報蓄積用容量素子形成領域の半導
体領域５の主面上部に設けられている。

絶ＭＨ’Ｊ９は、情報蓄積用容量素子の誘電体膜を構成
するようになっている。絶縁膜９は、情報蓄積用容量素
子の容量値を高めるために、前記絶縁膜４に比べて薄い
膜厚で構成されるようになっている。

ｌＯは導電プレートであり、情報蓄積用容量素子形成領
域の絶縁１１１９の上部及び情報蓄積用容量素子間とな
る絶縁膜７の上部に設けられている。

導電プレートｌＯは、情報蓄積用容量素子の他方のＷｌ
極を構成するようになっている。

導電プレート１０は、製造工程における第１層目の導電
層形成工程によって構成され、例えば。

ＣＶｒ′）技術で構成し、抵抗値を低減する不純物を導
入した多結晶シリコン膜で構成する。

また、導電プレート１０は、多結晶シリコン膜に限定さ
れず、その他の導電層で構成してもよい。

情報蓄積用容量素子Ｃは、主として、半導体領域８．絶
縁膜９及び導電プレートｌＯで構成される第１の容量素
子からなる。また、これに半導体領域５と半導体領域８
とで構成される第２の容量素子が接続されて構成されて
いる。すなわち、本実施例の情報蓄積用容量素子Ｃは、
第１の容量素子と第２の容量素子とが立体的に重ね合さ
れているので、半導体基板ｌの占有面積を小さくシ、大
きな情報となる電荷の蓄積量を得ることができる。

また、情報蓄積用容量素子Ｃは、導電プレート１０　ニ
Ｉ　／　２　Ｖ　ｃ　ｃ電圧（例えば、　２．５　［Ｖ
］　）、半導体領域８にＶｓｓ電圧（例えば、０［Ｖ］
）又はＶｃｃ電圧が印加され　ＩＩ　Ｉ　ＩＩ　、　Ｉ
Ｉ　Ｑ　ＩＩの情報を蓄積するように構成されている。

これにより、第２の容に素子を構成する半導体領域８と
導電プレートＩＯとの間に発生する電界強度を弱めるこ
とができるので、絶縁膜９を薄く構成することができる
。

１１は絶縁膜であり、導電プレートｌＯを覆うように設
けられている。絶縁膜１１は、導電プレート１０とその
上部に設けられる導電層との電気的な分離をするように
構成されている。

１１Δは絶縁膜であり、情報蓄積用容量素子Ｃとスイッ
チ用Ｍ　Ｉ　Ｓ　ＦＥＴの接続部分の半導体領域８の主
面部に設けられている。

１２は絶縁膜であり、スイッチ用ＭＩＳＦＥＴ形成領域
の半導体基板１の主面上部に設けられている。絶縁膜１
２は、ＭＩＳＦＥＴのゲート絶縁膜を構成するようにな
っている。

１３は導電層であり、絶縁膜１２の所定の上部及び絶縁
膜１１の所定の上部に設けられている。

スイッチ用Ｍ　［Ｓ　ＦＥＴ形成領域における導電層う
になっている。それ以外の領域における導電層１３は１
列方向に配置されたＭ　Ｉ　Ｓ　ＦＥＴのゲート電極と
一体化されて電気的に接続され、ワード線Ｗ［、を構成
するようになっている。

導電層１３は、製造工程における第２層目の導電層形成
工程によって構成する。そして、導電層１３は、書込み
動作、読出し動作速度を速くするために１例えば、不純
物の導入で抵抗値が低減された多結晶シリコン（ρｏｌ
ｙ　Ｓｉ）膜の上部に、タングステンシリサイド（ＷＳ
ｉ２）膜を設けた重ね膜で構成する。また、導電層１３
は、多結晶シリコン膜、高融点金属（Ｍ　ｏ　、　Ｔ　
ａ　ｒ　Ｔ　ｉ　、　Ｗ　）膜、前記以外の重ね膜（Ｍ
ｏＳｉｚ　、Ｔａ５ｉｚ　、Ｔｉ５ｉｚ　／ｐｏｌｙＳ
ｉ）、シリサイド（ＭｏＳｉ２．Ｔａ、Ｓｉｚ　、Ｔｉ
５１□、ＷＳｉ２）膜等で構成してもよい。

１４はｒ１型の半導体領域であり、スイッチ用Ｍ［５Ｆ
ＥＴ形成領域の導電層１３両側部の半導体基板１の主面
部、換言すれば、ソース領域又はド半導体領域１４は、
スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴのドレイン領域近傍にお
ける電界強度を緩和し、ホットキャリアによる経時的な
しきい値電圧（Ｖ　１１．ｈ）の変動を抑制するように
構成されている。この半導体領域１４は、所ｇ１．　Ｌ
　Ｄ　Ｄ（Ｌｉｇｈシｌｙ旦ｏｐｅｄ［）ｒａｊｎ）構
造のＭＴＳＦＥＴを構成するようになっている。

半導体領域１４は１例えば、ｌ　ＸＩＯ’　”　　［ａ
ｔ、ｏｍｓ／Ｃ１１’］程度の不純物濃度で構成し、０
．２［μｍ］程度の接合深さで構成する。

半導体領域１４は、導電層１３に対して自己整合で構成
される。

１５は不純物導入用マスクであり、導電層１３の両側部
の絶縁膜１１．１２の上部に設けられている。不純物導
入用マスク１５は、Ｍ　Ｉ　Ｓ　ＦＥＴの実質的なソー
ス領域又はドレイン領域を構成するようになっており、
ＬＤＤＮｉ造のＭ　Ｉ　Ｓ　ＦＥＴを構成するようにな
っている。

不純物導入用マスク１５は、導電層１３に対しＩ　５Ｆ
ＥＴ形成領域の半導体基板１の主面部に半導体領域１４
及び半導体領域８の一部と電気的に接続されて設けられ
ている。半導体領域１６は。

Ｍ　Ｉ　Ｓ　ＦＥＴの実質的なソース領域又はドレイン
領域を構成するようになっている。

半導体領域１６は１例えば、　　Ｉ　ＸＩＯ”　’　　
［ａｔ、ｏｍｓ／ｒｙｓ”１程度の不純物濃度で構成さ
れ、　０．３　［μｍ］程度の接合深さで構成されてい
る。

半導体領域１６は、導電層１３、不純物導入用マスク１
５及びフィールド絶縁膜２に対して自己整合で構成され
る。

ＤＲＡＭのスイッチ用ＭＩＳＦＥＴＱは、主として、半
導体基板ｌ、絶縁膜１２．導電層１３゜一対の半導体領
域１４及び一対の半導体領域１６によって構成され、Ｌ
ＤＤ構造で構成されている。

１７は絶縁膜であり、導電層１３を覆うように設けられ
ている。絶縁膜１７は、導電層１３．半導体領域１６等
とその上部に設けられる導電層と１８は接続孔であり、
所定の半導体領域１６の上部の絶縁膜１２，１７を除去
して設けられている。接続孔１８は、半導体領域１６と
データ線とを電気的に接続するようになっている。

１９はｎ４型の半導体領域であり、接続孔１８部分にそ
れよりも深い接合深さで設けられている。

半導体領域１９は、半導体領域（シリコン）１６とデー
タ線（例えば、アルミニウム膜）との合金化の成長（ア
ルミスパイク）で、半導体基板ｌと半導体領域１６とで
構成されるｐｎ接合部の損傷を防止するようになってい
る。

半導体領域１９は、例えば、０．５［μｍ］程度の接合
深さで構成される。

２０は導電層であり、接続孔１８を通して所定の半導体
領域１６（及び１９）と電気的に接続し。

絶縁膜１７の上部を行方向に延在するように設けられて
いる。導電層２０は、データ線を複数に分割して独立に
記憶情報を処理できるデータ線ＤＬ記憶情報を制御する
Ｙセレクト線（制御信号線）ＹＣとを構成するようにな
っている。

導電Ｊｆｆ２０は、製造工程における第３層目の導電層
形成工程によって構成される。

このように、データ＄９ｔＤＬとＹセレクト線ＶＣとを
同一の導電層２０で同一の導電性材料で構成することに
より、それらを構成する製造工程を低減することができ
るので、歩留りの低下を抑制することができる。

また、データ線ＤＬとＹセレクト線ＹＣとを同一の導電
層２０で構成することにより、異なる導電層で構成した
場合のような製造工程によるマスク合せズレを生じない
ので、それらの間に生じる結合容量の変動を防止し、そ
れぞれのデータ線ＤＬの容量の変動を防止することがで
きる。

また、Ｙセレクト線ＶＣを、一対のデータ線ＤＬ間の略
中央部に設けたことにより、それらの間に生じる結合容
量を等しくできるので、それぞれのデータ線ＤＬの容量
を等しくすることができる。

これにより、高Ｓ／Ｎを図ることができる。

導電［２０は、例えば、スパッタ技術で形成したアルミ
ニウム膜、不純物（例えば、Ｓｉ、ＳｉとＣｕ）が含有
されたアルミニウム膜等の導電性材料で構成する。好ま
しい導電層２０は、２［％］程度のシリコン（Ｓｉ）を
含有する下層のアルミニウム膜と、３［％］程度のカッ
パー（Ｃｕ）と１゜５［％］程度のシリコンとを含有す
る上層のアルミニウム膜との重ね膜で構成する。下層の
アルミニウム膜は、ｎ゛型の半導体領域１６９周辺回路
で使用されるＰ１型の半導体領域（図示していない）と
の界面の安定性を良好にすることができるように構成さ
れている。上層のアルミニウム膜は、マイグレーション
を低減することができるように構成されている。また、
上層のアルミニウム膜は。

導電層２０全体のシリコン固溶度を制御し、アルミスパ
イクを防止するために、シリコンが含有されているが、
必要に応じてこのシリコンを含有させなくてもよい。

さらに、　　Ｉ　ＸＩＯ”　’　　［ａｔｏｍｓ／ｃ＋
ｎ’　］程度の不純物濃度のＰ゛型の半導体領域と、カ
ッパーとシリコンとを含有するアルミニウム膜とを直接
接続する本実施例では、それらの介在部にシリコンを含
有するアルミニウム膜を設け１．接続抵抗値を低減して
いる。なお、５　ＸＩＯ”　’　　［ａｊｏｍｓ／ｃｍ
’　］程度の不純物濃度のＰ゛型の半導体領域と、カッ
パーとシリコンとを含有するアルミニウム膜とを直接接
続した場合には、その接続抵抗値が増大しないことも、
本発明者によって確認されている。すなわち、導電層２
０に所定の不純物を含有させたアルミニウム膜を設ける
か、又は、Ｐ゛型の半導体領域の不純物濃度を制御する
かで、導電層２０とｐゝ型の半導体領域との接続抵抗値
を制御すればよい。

以上の説明かられかるように、本実施例Ｉによれば、以
下に述べるような効果を得ることができる。

（１）データ線ＤＬを細分化したことにより、その容量
を小さくすることができるので、情報の書込み及び読出
し動作の高速化を図ることができる。

（２）前記（１）により、１つのデータ線ＤＩ、の記憶
情報に対し、そのデータ線に雑音の発生する確率が小さ
くなるので、高Ｓ／Ｎを図ることができる。

（３）前記（１）により、ＹＤＥＣを分割されたデータ
線ＤＬに共通に設けることができるので。

ＹＤＥＣに要する面積を縮小と、高集積化を図ることが
できる。

（４）データｔｌＡＤＬとＹセレクト線ＶＣとを同一の
導電層２０で同一・の導電性材料で構成することにより
、それらを構成する製造工程を低減することができるの
で、歩留りの低下を抑制することができる。

（５）データ線ＤＬとＹセレクト線ＶＣとを同一の導電
層２０で構成することにより、異なる導電層で構成した
場合のような製造工程によるマスク合せズレを生じない
。

（６）前記（５）により、それらの間に生じる結合容量
の変動を防止し、それぞれのデータ線ＤＬの容量の変動
゛を防止することができる。

（７）前記（５）により、データ線ＤＬとＹセレクト線
ＹＣとを極めて近接して配置できる。

（８）Ｙセレクト線ｙｃを、一対のデータ線ＤＬ間の略
中央部に設けたことにより、それらの間に生じる結合容
量を等しくできるので、それぞれのデータ線ＤＬの容量
を等しくすることができる。

（９）前記（５）乃至（８）により、高Ｓ／Ｎを図るこ
とができる。

（１０）メモリセルをＬ字状とＴ字状との中間形状とし
たことにより、隣接するデータ線の間隔（又はくり返し
のピッチ）を異ならせることができるので、データ線Ｄ
Ｌの間にＹセレクトＹＣを設けることができる。

［実施例■］ 本実施例■は、前記実施例ＩのＤＲＡＭをさらに多層配
線構造にした本発明の他の実施例である。

第８図は１本発明の実施例■の構造を説明するためのＤ
ＲＡＭのメモリセルアレイを示す要部断面図である。

第８図に示すように、本実施例■のＤＲＡＭは。

２層アルミニウム配線構造を採用している。

２１は絶縁膜であり、導電層２０を覆うように設けられ
ている。絶縁［２１は、導電層２０とその上部に設けら
れる導電層との電気的な分離をするように構成されてい
る。

２２は導電層であり、所定部において接続孔（図示して
いない）を通してワード線ＷＬとして使用される導電層
１３と電気的に接続され、該ワード線ＷＬが延在する方
向と同一方向に延在し、かつ、ワード線ＷＬ間の絶縁膜
２１の上部に設けられている。導電層２２は、導電層１
３よりもシート抵抗値の小さな導電性材料、例えば、前
記導電層２０と同様に所定の不純物を含有するアルミニ
ウム膜で構成する。

すなわち、データ線ＯＬとＹセレクト線ＹＣとを同一の
導電層２０で同一の導電性材料で構成することにより、
導電層２２とを自由に電気的に接続することができるの
で、ワード線ＷＬの抵抗値を小さくり、ｉＦ込み又は読
出し動作速度の高速化を図ることができる。

［実施例■］ 本実施例■は、ＤＲＡＭのメモリセルを前記実施例１．
ＩＩと異なる形状で構成した本発明の他の実施例である
。

第９図は１本発明の実施例■の構造を説明するためのＤ
ＲＡＭのメモリセルアレイを示す要部平面図である６ 第９図に示すように、本実施例■のメモリセルは、Ｔ字
型の形状で構成され、スイッチ用ＭＩＳＦＥＴ　（デー
タ線ＤＬ、導電層２０）に対して。

情報蓄積用容量素子が対称形で構成されている。

このＤＲＡＭにおいては、データ４１ＤＬとＹセレクト
線ＹＣとの隔間は厳しくなるが、データ線ＤＬ間の間隔
に余裕を持たせることができる。

以上の説明かられかるように１本実施例■によれば、前
記実施例■と略同様の効果を得ることができる。

［効果］ 以上説明したように１本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）記憶機能を有する半導体集積回路装置において、
記憶情報の入出力線を細分化したことにより、その客層
を小さくすることができるので、情報の書込み及び読出
し動作の高速化を図ることができる。

（２）前記（１）により、ｉつの入出力線の記憶情報に
対し、その入出力線に雑音の発生する確率が小さくなる
ので、高Ｓ／Ｎを図ることができる。

（３）前記（１）により、デコーダを分割された入出力
線に共通に設けることができるので、デコーダに要する
面積を縮小し、高集積化を図ることができる。

（４）入出力線と制御信号線とを同一の導電層で同一の
導電性材料で構成することにより、それらを構成する製
造工程を′低減することができるので、歩留りの低下を
抑制することができる。

（５）入出力線と制御信号線とを同一の導電層で構成す
ることにより、異なる導電層で構成した場合のような製
造工程によるマスク合せズレを生じないので、それらの
間に生じる結合容量の変動を防止し、それぞれの入出力
線の容量の変動を防止することができる。

（６）制御信号線を、一対の入出力線間の略中央部に設
けたことにより、それらの間に生じる結合容量を等しく
できるので、それぞれの入出力線の容量を等しくするこ
とができる。

（７）前記（５）又は（６）により、高Ｓ／Ｎを図るこ
とができる。

以上１本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて１種々変形し得ることは勿論である。

例えば、前記実施例は１本発明を、２組の一対のデータ
線に１つのＹセレクト線を設けたＤＲＡＭに適用した例
について説明したが、一対のデータ線毎に１つのＹセレ
クト線を設けたＤＲＡＭに適用してもよい。

また、前記実施例は１本発明を、フォールプツトピット
ライン方式を採用するＤＲＡＭに適用した例について説
明したが、オープンビットライン方式を採用するＤＲＡ
Ｍに適用してもよい。

また、前記実施例は、本発明を、ＤＲＡＭに適用した例
について説明したが、スタティック型ランダムアクセス
メモリ等のその他の記憶機能を有する半導体集積回路装
置に適用してもよい。

【図面の簡単な説明】

第１図は、本発明の実施例Ｊの概念を説明するためのＤ
ＲＡＭのメモリセルアレイ及び周辺回路を示す等価回路
図。 第２図は、第【図の具体的な等価回路図。 第３図は、本発明の実施例Ｉの構造を説明するためのＤ
ＲＡＭのメモリセルアレイを示す要部平面図。 第４図乃至第６図は、第３図の所定の製造工程における
平面図。 第７図は、第３図の■−■切断線における断面図。 第８図は１本発明の実施例■の構造を説明するためのＤ
ＲＡＭのメモリセルアレイを示す要部断面図。 第９図は１本発明の実施例■の構造を説明するためのＤ
ＲＡＭのメモリセルアレイを示す要部平面図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
。 ３・・・チャネルストッパ領域、４，７，９，１１．１
１Ａ、１２．１２Ａ、１７，２１・・・絶縁膜、５，６
，８゜１４．１６．１９・・・半導体領域、１０・・・
導電プレート、１３，２０．２２・・・導電層、１５・
・・不純物導入用マスク、１８・・・接続孔である。 第　　　１　　図 ＤＭＬＤＩＬｔ 第　　４　　図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、記憶情報の入出力線を、複数に分割して独立に記憶
   情報を処理できるように設けられた入出力線と、該複数
   に分割された入出力線に共通なデコーダで、該入出力線
   の入出力記憶情報を制御するように設けられた制御信号
   線とを備えた記憶機能を有する半導体集積回路装置であ
   って、前記入出力線と前記制御信号線とを、同一の導電
   層に同一の導電性材料で設けてなることを特徴とする半
   導体集積回路装置。 ２、前記入出力線及び制御信号線は、アルミニウム膜又
   は所定の不純物が含有されたアルミニウム膜で構成され
   てなることを特徴とする特許請求の範囲第１項に記載の
   半導体集積回路装置。 ３、前記入出力線はデータ線であり、前記制御信号線は
   Ｙセレクト線であることを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置。 ４、記憶情報の一対の入出力線を、複数に分割してそれ
   ぞれ独立に記憶情報を処理できるように設けられた入出
   力線と、該複数に分割された一対の入出力線に共通なデ
   コーダで、該一対の入出力線の入出力記憶情報を制御す
   るように設けられた制御信号線とを備えた記憶機能を有
   する半導体集積回路装置であって、前記入出力線と前記
   制御信号線とを、同一の導電層に同一の導電性材料で設
   け、前記一対の入出力線間に、前記制御信号を設けてな
   ることを特徴とする半導体集積回路装置。 ５、前記制御信号線は、一対の入出力線間の略中央部に
   設けられてなることを特徴とする特許請求の範囲第４項
   に記載の半導体集積回路装置。