JP2015092609A5 - - Google Patents

Description

特表２０００−５０６３１３号公報（特許文献１）には、低オン抵抗と高耐圧を両立させたスイッチング素子を提供する技術が記載されている。具体的に、特許文献１には、シリコンカーバイド（ＳｉＣ）を材料とする接合ＦＥＴ（Junction Field Effect Transistor）と、シリコン（Ｓｉ）を材料とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をカスコード接続する構成が記載されている。

本発明の目的は、半導体装置の信頼性を向上できる技術を提供することにある。

カスコード接続方式を採用したスイッチング素子の回路構成を示す図である。 （ａ）カスコード接続した接合ＦＥＴとＭＯＳＦＥＴとをスイッチング素子として利用したインバータを示す回路図である。（ｂ）は、上アームを構成するスイッチング素子をターンオンした場合の波形を示す図であり、（ｃ）は、上アームを構成するスイッチング素子をターンオフした場合の波形を示す図である。 本発明の実施の形態１における半導体装置の実装構成を示す図である。 実施の形態１における他の半導体装置の実装構成を示す図である。 変形例１における半導体装置の実装構成を示す図である。 変形例１における他の半導体装置の実装構成を示す図である。 変形例１における他の半導体装置の実装構成を示す図である。 図７の一断面を示す断面図である。 変形例１における他の半導体装置の実装構成を示す図である。 図９の一断面を示す断面図である。 変形例１における他の半導体装置の実装構成を示す図である。 （ａ）は、従来技術におけるスイッチング素子とともに寄生インダクタンスの存在位置を示す回路図であり、（ｂ）は、実施の形態１におけるスイッチング素子とともに寄生インダクタンスの存在位置を示す回路図である。また、（ｃ）は、本変形例１におけるスイッチング素子とともに寄生インダクタンスの存在位置を示す回路図である。 変形例２における半導体装置の実装構成を示す図である。 図１３の一断面を示す断面図である。 変形例２における他の半導体装置の実装構成を示す図である。 図１５の一断面を示す断面図である。 変形例３における半導体装置の実装構成を示す図である。 図１７の一断面を示す断面図である。 変形例３における他の半導体装置の実装構成を示す図である。 図１９の一断面を示す断面図である。 変形例４における半導体装置の実装構成を示す図である。 図２１の一断面を示す断面図である。 変形例４における他の半導体装置の実装構成を示す図である。 図２３の一断面を示す断面図である。 実施の形態２における積層半導体チップの構成を示す図である。 実施の形態２における積層半導体チップの他の構成を示す図である。 図２５および図２６のＡ−Ａ線で切断した断面図である。 変形例における積層半導体チップの構成を示す図である。 変形例における積層半導体チップの他の構成を示す図である。 図２８および図２９のＡ−Ａ線で切断した断面図である。 実施の形態２におけるＭＯＳＦＥＴのデバイス構造を示す断面図である。 カスコード接続されたスイッチング素子における電流経路を示す図である。（ａ）は、オン時の電流経路を示す図であり、（ｂ）は、オフ時に流れるリーク電流の電流経路を示す図である。 実施の形態２における接合ＦＥＴのデバイス構造を示す断面図である。 実施の形態２における接合ＦＥＴの他のデバイス構造を示す断面図である。

続いて、チップ搭載部ＰＬＴ２上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップＣＨＰ２が搭載されている。この半導体チップＣＨＰ２には、例えば、Ｓｉを材料としたＭＯＳＦＥＴが形成されている。このとき、半導体チップＣＨＰ２の裏面がドレイン電極となっており、半導体チップＣＨＰ２の表面（主面）にソースパッドＳＰｍとゲートパッドＧＰｍが形成されている。つまり、半導体チップＣＨＰ２には、カスコード接続方式をしたスイッチング素子の一部を構成するＭＯＳＦＥＴが形成されており、このＭＯＳＦＥＴのドレインと電気的に接続されるドレイン電極が半導体チップＣＨＰ２の裏面に形成され、ＭＯＳＦＥＴのソースと電気的に接続されるソースパッドＳＰｍ、および、ＭＯＳＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰｍが半導体チップＣＨＰ２の表面に形成されている。

図５は、本変形例１におけるパッケージＰＫＧ３の実装構成を示す図である。図５において、本変形例１におけるパッケージＰＫＧ３は、例えば、矩形形状をした金属プレートからなるチップ搭載部ＰＬＴを有している。このチップ搭載部ＰＬＴは、ドレインリードＤＬと連結されるように一体的に形成されており、チップ搭載部ＰＬＴとドレインリードＤＬとは電気的に接続されている。そして、このドレインリードＤＬを離間して挟むように、ソースリードＳＬとゲートリードＧＬが配置されている。具体的には、図５に示すように、ドレインリードＤＬの右側にソースリードＳＬが配置され、ドレインリードＤＬの左側にゲートリードＧＬが配置されている。これらのドレインリードＤＬ、ソースリードＳＬ、および、ゲートリードＧＬは、互いに電気的に絶縁されている。そして、ソースリードＳＬの先端部には、幅広領域からなるソースリードポスト部ＳＰＳＴが形成され、ゲートリードＧＬの先端部には、幅広領域からなるゲートリードポスト部ＧＰＳＴが形成されている。

続いて、本変形例４におけるスイッチング素子の他の実装形態の一例について説明する。図２３は、本変形例４におけるパッケージＰＫＧ１３の実装構成を示す図である。図２３に示すパッケージＰＫＧ１３の構成は、図５に示すパッケージＰＫＧ３の構成とほぼ同様である。異なる点は、パッケージの外形形状である。具体的に、本変形例４におけるパッケージＰＫＧ１３のパッケージ形態は、ＳＯＰ（Small Outline Package）となっている。このように本発明の技術的思想は、図５に示すパッケージＰＫＧ３に適用できるだけでなく、図２３に示すようなパッケージＰＫＧ１３にも適用することができる。つまり、スイッチング素子を実装構成するパッケージには、様々な種類の汎用パッケージがあり、本発明の技術的思想は、例えば、図５に示すパッケージＰＫＧ３や図２３に示すパッケージＰＫＧ１３に代表される多様な汎用パッケージに適用することができる。具体的に、図２３に示すパッケージＰＫＧ１３によっても、接合ＦＥＴを形成した半導体チップＣＨＰ１上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２を搭載しているため、ソースパッドＳＰｊと、半導体チップＣＨＰ２の裏面に形成されているドレイン電極とを直接接続することができる。このことから、図２３に示すパッケージＰＫＧ１３によっても、ワイヤを使用せずに、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとを直接接続することができるので、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソースとの間の寄生インダクタンス（図２のＬｓｅ１、Ｌｓｅ２）をほぼ完全になくすことができる。したがって、図２３に示すパッケージＰＫＧ１３によっても、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例４によれば、半導体装置の信頼性向上を図ることができる。

なお、図２４は、本変形例４におけるパッケージＰＫＧ１３の一断面を示す図である。図２４に示すように、チップ搭載部ＰＬＴ上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ１が搭載され、この半導体チップＣＨＰ１上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ２が搭載されている。そして、例えば、半導体チップＣＨＰ１（ゲートパッドＧＰｊ）とソースリードＳＬ（ソースリードポスト部ＳＰＳＴ）が、ワイヤＷｇｊによって電気的に接続されている。なお、本変形例４においては、例えば、図２４に示すように、チップ搭載部ＰＬＴ、半導体チップＣＨＰ１、半導体チップＣＨＰ２、ワイヤＷｇｊやリードの一部分などが、樹脂からなる封止体ＭＲによって封止されている。このとき、封止体ＭＲの両側の側面からリードの一部が突出している。

半導体チップＣＨＰ１の外周領域にターミネーション領域ＴＭｊが設けられているが、ターミネーション領域ＴＭｊの一部が内部に入り込むようになっており、この領域にゲートパッドＧＰｊが形成されている。このゲートパッドＧＰｊは、アクティブ領域ＡＣＴｊに形成される複数の接合ＦＥＴの各ゲート電極とゲート配線を介して接続されている。ここで、図２５では、ゲートパッドＧＰｊが、半導体チップＣＨＰ１の右辺中央部に配置されている。言い換えれば、ゲートパッドＧＰｊは、右辺に偏って配置されるとともに、左右に延在する中心線に対して対称となるように配置されている。これにより、複数の接合ＦＥＴの各ゲート電極とゲートパッドＧＰｊを接続するゲート配線の距離のばらつきを抑制できる。このため、図２５に示すレイアウト構成によれば、半導体チップＣＨＰ１内に形成されている複数の接合ＦＥＴの特性を揃えて利用できる利点が得られる。

続いて、図２７は、図２５および図２６のＡ−Ａ線で切断した断面図である。図２７に示すように、半導体基板ＳＵＢｊの裏面にドレイン電極ＤＥｊが形成されており、半導体基板ＳＵＢｊの主面（表面）にドリフト層ＤＦＴｊが形成されている。そして、ドリフト層ＤＦＴｊ上にアクティブ領域ＡＣＴｊが形成されており、このアクティブ領域ＡＣＴｊに接合ＦＥＴのゲート電極およびソース領域が形成されている。アクティブ領域ＡＣＴｊの端部には、耐圧を確保するためのターミネーション領域ＴＭｊが形成されており、アクティブ領域ＡＣＴｊ上にソースパッドＳＰｊが形成されている。このソースパッドＳＰｊの端部を覆うように、例えば、酸化シリコン膜からなる絶縁膜ＩＬ１が形成されている。ここまでの構成が、接合ＦＥＴを形成した半導体チップＣＨＰ１の構造であり、この接合ＦＥＴを形成した半導体チップＣＨＰ１上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２が搭載されている。

また、図２７に示すように、本実施の形態２におけるレイアウト構成によれば、アクティブ領域ＡＣＴｊ上にソースパッドＳＰｊを配置しているため、接合ＦＥＴを流れる電流を大きくすることができる。そして、この場合、ソースパッドＳＰｊの大面積化も可能であるため、ソースパッドＳＰｊ上に搭載される半導体チップＣＨＰ２の面積も大きくすることができる。すなわち、半導体チップＣＨＰ２の面積を大きくすることができるということは、半導体チップＣＨＰ２内に形成されるＭＯＳＦＥＴの数を増加できることを意味し、この結果、複数のＭＯＳＦＥＴ全体を流れる電流を大きくすることができる。このように、本実施の形態２におけるレイアウト構成によれば、複数の接合ＦＥＴ全体を流れる電流、および、複数のＭＯＳＦＥＴ全体を流れる電流を大きくすることができるので、接合ＦＥＴとＭＯＳＦＥＴとをカスコード接続したスイッチング素子の大電流化を容易に実現することができる。さらに、本実施の形態２によれば、シリコンに比べて原理的に高耐圧および低オン抵抗を実現可能なシリコンカーバイドを利用した接合ＦＥＴを使用しているため、大電流化、高耐圧化、および、低オン抵抗化を両立できるスイッチング素子を提供することができる。