JP3228043B2 - 平形半導体スイッチの並列接続構造 - Google Patents
平形半導体スイッチの並列接続構造Info
- Publication number
- JP3228043B2 JP3228043B2 JP1027595A JP1027595A JP3228043B2 JP 3228043 B2 JP3228043 B2 JP 3228043B2 JP 1027595 A JP1027595 A JP 1027595A JP 1027595 A JP1027595 A JP 1027595A JP 3228043 B2 JP3228043 B2 JP 3228043B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- conductor
- semiconductor switches
- flat
- flat semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、平形構造の半導体ス
イッチの複数を並列に接続して、各半導体スイッチが高
速で時間差を生じることなくオン・オフ動作できる平形
半導体スイッチの並列接続構造に関する。
イッチの複数を並列に接続して、各半導体スイッチが高
速で時間差を生じることなくオン・オフ動作できる平形
半導体スイッチの並列接続構造に関する。
【０００２】
【従来の技術】半導体スイッチを使えば、直流を交流へ
の電力変換や交流を直流への電力変換を容易に且つ円滑
に行える。しかしながら半導体スイッチの容量には限度
がり、変換する電力も制限されてしまうため、半導体ス
イッチ単体の容量を増大させることあるいは、多数の半
導体スイッチを並列接続することで変換電力の容量増大
を図っている。
の電力変換や交流を直流への電力変換を容易に且つ円滑
に行える。しかしながら半導体スイッチの容量には限度
がり、変換する電力も制限されてしまうため、半導体ス
イッチ単体の容量を増大させることあるいは、多数の半
導体スイッチを並列接続することで変換電力の容量増大
を図っている。
【０００３】図５は複数の半導体スイッチを並列接続す
る回路の一般的な例を示した回路図であるが、この図５
の回路は、図６に示す半導体スイッチを３個（２ａ，２
ｂ，２ｃ）並列接続する場合を図示している。即ち各半
導体スイッチのドレイン極２Ｄ同士をドレイン線６で共
通に接続し、ソース極２Ｓ同士をソース線７で共通に接
続する。電力変換を行う際は、各半導体スイッチを同時
にオン・オフさせる必要があるので、そこで各半導体ス
イッチ２のゲート極２Ｇ同士をゲート線８で共通に接続
し、このゲート線８と前述のソース線７とをゲート駆動
回路５に接続する。ゲート駆動回路５が各半導体スイッ
チのゲート−ソース間にオン電圧を印加してゲート極か
らソース極へオン電流を流せば、これら各半導体スイッ
チは一斉にターンオンするし、オン電圧の印加を中止す
るあるいは逆方向の電圧を印加してオフ電流をソース極
からゲート極へ流せば、各半導体スイッチは一斉にター
ンオフする。
る回路の一般的な例を示した回路図であるが、この図５
の回路は、図６に示す半導体スイッチを３個（２ａ，２
ｂ，２ｃ）並列接続する場合を図示している。即ち各半
導体スイッチのドレイン極２Ｄ同士をドレイン線６で共
通に接続し、ソース極２Ｓ同士をソース線７で共通に接
続する。電力変換を行う際は、各半導体スイッチを同時
にオン・オフさせる必要があるので、そこで各半導体ス
イッチ２のゲート極２Ｇ同士をゲート線８で共通に接続
し、このゲート線８と前述のソース線７とをゲート駆動
回路５に接続する。ゲート駆動回路５が各半導体スイッ
チのゲート−ソース間にオン電圧を印加してゲート極か
らソース極へオン電流を流せば、これら各半導体スイッ
チは一斉にターンオンするし、オン電圧の印加を中止す
るあるいは逆方向の電圧を印加してオフ電流をソース極
からゲート極へ流せば、各半導体スイッチは一斉にター
ンオフする。
【０００４】
【発明が解決しようとする課題】ところで、ゲート駆動
回路５と半導体スイッチ２ａ，２ｂ，２ｃとが前述した
図５で図示した位置関係にあるとすると、ゲート駆動回
路５から半導体スイッチ２ｂのゲート極までのゲート線
８の長さは、ゲート駆動回路５から半導体スイッチ２ａ
のゲート極までの距離よりも長くなるし、ゲート駆動回
路５から半導体スイッチ２ｃまでのゲート線８の長さは
更に長い。
回路５と半導体スイッチ２ａ，２ｂ，２ｃとが前述した
図５で図示した位置関係にあるとすると、ゲート駆動回
路５から半導体スイッチ２ｂのゲート極までのゲート線
８の長さは、ゲート駆動回路５から半導体スイッチ２ａ
のゲート極までの距離よりも長くなるし、ゲート駆動回
路５から半導体スイッチ２ｃまでのゲート線８の長さは
更に長い。
【０００５】例えば、各半導体スイッチのゲート極同士
を接続するゲート線８の長さは数１０cmとすると、ゲー
ト線，ソース線の配線インダクタンスＬは数百nHとな
る。一方、数百ボルト，数百アンペアのような大容量の
半導体スイッチのゲートの静電容量Ｃは数百nF程度であ
る。ゲート駆動回路５から各ゲート極への信号（オン電
流）の伝達遅れ時間は、前述した線路インダクタンスＬ
とゲート静電容量Ｃとの積の平方根にほぼ等しい。従っ
て半導体スイッチの複数を並列に接続した場合に、ゲー
ト配線のインダクタンスＬとゲート静電容量Ｃとが前述
した値のときの信号伝達遅れ時間は数百ナノ秒となる。
を接続するゲート線８の長さは数１０cmとすると、ゲー
ト線，ソース線の配線インダクタンスＬは数百nHとな
る。一方、数百ボルト，数百アンペアのような大容量の
半導体スイッチのゲートの静電容量Ｃは数百nF程度であ
る。ゲート駆動回路５から各ゲート極への信号（オン電
流）の伝達遅れ時間は、前述した線路インダクタンスＬ
とゲート静電容量Ｃとの積の平方根にほぼ等しい。従っ
て半導体スイッチの複数を並列に接続した場合に、ゲー
ト配線のインダクタンスＬとゲート静電容量Ｃとが前述
した値のときの信号伝達遅れ時間は数百ナノ秒となる。
【０００６】即ち図５に図示の半導体スイッチ並列接続
回路では、半導体スイッチ２ａと半導体スイッチ２ｃと
は、インダクタンスの影響によって信号伝達時間に差が
生じるため、この信号伝達遅れ時間が原因で、半導体ス
イッチ２ａ，２ｃとはそのオン・オフ動作に数百ナノ秒
又はそれ以上の時間差を生じてしまう。オン状態からオ
フ状態へ移行する際に遅れてオフする半導体スイッチに
は電流が集中するので、その半導体スイッチにターンオ
フ損失が集中する。又、オフ状態からオン状態へ移行す
る際に、早くオンする半導体スイッチにターンオン損失
が集中することになる。
回路では、半導体スイッチ２ａと半導体スイッチ２ｃと
は、インダクタンスの影響によって信号伝達時間に差が
生じるため、この信号伝達遅れ時間が原因で、半導体ス
イッチ２ａ，２ｃとはそのオン・オフ動作に数百ナノ秒
又はそれ以上の時間差を生じてしまう。オン状態からオ
フ状態へ移行する際に遅れてオフする半導体スイッチに
は電流が集中するので、その半導体スイッチにターンオ
フ損失が集中する。又、オフ状態からオン状態へ移行す
る際に、早くオンする半導体スイッチにターンオン損失
が集中することになる。
【０００７】このようにオン・オフ動作に時間差がある
と、特定の半導体スイッチに損失が集中するので、多数
の半導体スイッチを並列接続することが無意味になって
しまい、半導体スイッチを並列接続しても変換電力があ
まり増加しない不都合を生じる。そこでゲート配線を大
きくしてそのインダクタンスを低減しようとすれば大き
な配線スペースが必要になるし、太い配線を接続するに
も大きなスペースが必要になる。又、太い配線の接続は
簡単にはできない。更に、大電力用半導体スイッチの主
回路導体（即ちアノード側導体とカソード側導体）のイ
ンダクタンスも小さくしなければならないので、半導体
スイッチ周辺に無駄な磁束を通す空間を設けることは許
されない。従って導体を接続するためのねじ締め作業用
やはんだ付け作業用の空間を確保することも困難とな
る。
と、特定の半導体スイッチに損失が集中するので、多数
の半導体スイッチを並列接続することが無意味になって
しまい、半導体スイッチを並列接続しても変換電力があ
まり増加しない不都合を生じる。そこでゲート配線を大
きくしてそのインダクタンスを低減しようとすれば大き
な配線スペースが必要になるし、太い配線を接続するに
も大きなスペースが必要になる。又、太い配線の接続は
簡単にはできない。更に、大電力用半導体スイッチの主
回路導体（即ちアノード側導体とカソード側導体）のイ
ンダクタンスも小さくしなければならないので、半導体
スイッチ周辺に無駄な磁束を通す空間を設けることは許
されない。従って導体を接続するためのねじ締め作業用
やはんだ付け作業用の空間を確保することも困難とな
る。
【０００８】この発明の目的は、複数の半導体スイッチ
を並列に接続する際の各制御極間の配線インダクタンス
を小さくして、各半導体スイッチの動作時間差を低減す
ることにある。
を並列に接続する際の各制御極間の配線インダクタンス
を小さくして、各半導体スイッチの動作時間差を低減す
ることにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、この発明では、平形構造半導体スイッチの複数を
並列に接続する際に、各半導体スイッチの第１電極を板
状の第１導体に接触させ、この第１電極とは反対の面に
設けている各第２電極には帯状の第２電極用導体を接触
させ、且つ各第３電極と膜状の第３電極用導体とを接触
させるのであるが、これら第２電極用導体と第３電極用
導体との間には、幅が広くて薄い帯状の絶縁体を介在さ
せて重ね合わせる構造、所謂ラミネート構造とする。
めに、この発明では、平形構造半導体スイッチの複数を
並列に接続する際に、各半導体スイッチの第１電極を板
状の第１導体に接触させ、この第１電極とは反対の面に
設けている各第２電極には帯状の第２電極用導体を接触
させ、且つ各第３電極と膜状の第３電極用導体とを接触
させるのであるが、これら第２電極用導体と第３電極用
導体との間には、幅が広くて薄い帯状の絶縁体を介在さ
せて重ね合わせる構造、所謂ラミネート構造とする。
【００１０】あるいは、第２電極用導体と第３電極用導
体とを前記膜状の絶縁体を介して曲げて交互に重ね、前
記第２電極用導体の帯状部とは反対側の面に第３電極用
導体が露出する構造とする。
体とを前記膜状の絶縁体を介して曲げて交互に重ね、前
記第２電極用導体の帯状部とは反対側の面に第３電極用
導体が露出する構造とする。
【００１１】
【作用】先述の如く第２，第３電極用導体を構成するこ
とにより、第３電極用導体のインダクタンスが、従来よ
りも２桁以上小さくなる。
とにより、第３電極用導体のインダクタンスが、従来よ
りも２桁以上小さくなる。
【００１２】
【実施例】図１は、本発明の構成を図５と同様に示した
図であって、図３に示す半導体スイッチ２０を複数個並
列に接続している。図５と相違する点は、ドレイン，ソ
ース，ゲートの各極の接続を面を持つドレイン導体１
１，ソース導体４１，ゲート導体３１によって行ってい
て、ソース導体４１とゲート導体３１とは膜状の絶縁体
５１を介して所謂ラミネート構造としている。
図であって、図３に示す半導体スイッチ２０を複数個並
列に接続している。図５と相違する点は、ドレイン，ソ
ース，ゲートの各極の接続を面を持つドレイン導体１
１，ソース導体４１，ゲート導体３１によって行ってい
て、ソース導体４１とゲート導体３１とは膜状の絶縁体
５１を介して所謂ラミネート構造としている。
【００１３】図２は本発明の第１実施例を表した図であ
って、図３に図示の構造の半導体スイッチ２０の複数を
並列接続した状態を表している。この図２で明らかなよ
うに、半導体スイッチのドレイン極２１は、図示しない
加圧装置により矢印方向に加圧され、第１導体としての
板状のドレイン導体１１に接触し、ソース極２２も矢印
方向の加圧力によって帯状のソース導体４１に接触して
いる。更にゲート極２３は矢印方向の加圧力によって歪
み、この歪みを復元しようとするばね力によって帯状の
ゲート導体３１に接触しているが、このゲート導体３１
は薄い絶縁体５１によりソース導体４１と絶縁されてい
る。ここで、ソース導体４１，ゲート導体３１，絶縁体
５１とで第２導体１２が構成される。
って、図３に図示の構造の半導体スイッチ２０の複数を
並列接続した状態を表している。この図２で明らかなよ
うに、半導体スイッチのドレイン極２１は、図示しない
加圧装置により矢印方向に加圧され、第１導体としての
板状のドレイン導体１１に接触し、ソース極２２も矢印
方向の加圧力によって帯状のソース導体４１に接触して
いる。更にゲート極２３は矢印方向の加圧力によって歪
み、この歪みを復元しようとするばね力によって帯状の
ゲート導体３１に接触しているが、このゲート導体３１
は薄い絶縁体５１によりソース導体４１と絶縁されてい
る。ここで、ソース導体４１，ゲート導体３１，絶縁体
５１とで第２導体１２が構成される。
【００１４】第１実施例のように、１つの半導体スイッ
チ素子が複数のゲート極２３を有する素子を用いる場
合、ゲート極２３が同一の信号によって駆動されるので
あれば、ゲート導体３１をその端部でゲート導体３１と
同一の部材で共通に接続すること、つまり、ゲート導体
３１を端部で共通に接続された形状に形成することによ
って、ゲート導体のインダクタンスが１／２に低減され
る。
チ素子が複数のゲート極２３を有する素子を用いる場
合、ゲート極２３が同一の信号によって駆動されるので
あれば、ゲート導体３１をその端部でゲート導体３１と
同一の部材で共通に接続すること、つまり、ゲート導体
３１を端部で共通に接続された形状に形成することによ
って、ゲート導体のインダクタンスが１／２に低減され
る。
【００１５】複数のゲート極２３が別の信号によって別
の動作をする場合、ゲート導体の端部での接続を行わな
ければ、別の信号による別の動作が可能なことはもちろ
んである。第１実施例では、ゲート導体３１の端部を共
通に接続した構成とし、ソース導体４１とゲート導体３
１との間にゲート駆動回路５を接続して、ゲート極２３
へ信号を与えている。
の動作をする場合、ゲート導体の端部での接続を行わな
ければ、別の信号による別の動作が可能なことはもちろ
んである。第１実施例では、ゲート導体３１の端部を共
通に接続した構成とし、ソース導体４１とゲート導体３
１との間にゲート駆動回路５を接続して、ゲート極２３
へ信号を与えている。
【００１６】ソース導体４１とゲート導体３１との間に
は膜状の絶縁体５１が介在するため、ゲート導体のイン
ダクタンスは配線による接続に比べ小さい値となる。図
４は本発明の第２実施例を表した図であって、図３に図
示の構造の半導体スイッチの複数を並列接続した状態を
表している。この図４の第２実施例において、ソース導
体４２はやや肉厚の帯状部４２ａと帯状部４２ａより薄
い膜状部４２ｂからなり、膜状部４２ｂと膜状のゲート
導体３２とが折り曲げられ膜状の絶縁体５２を介して交
互に重ね合わせられ、帯状部４２ａの加圧面とは反対
側、即ち膜状部４２ｂが設けられた側ではゲート導体３
２の一面が露出するようにして第３導体１３を構成して
いる。また、この重ね合わせ部は、半導体スイッチ２０
のゲート極２３の数と同数が設けられる。
は膜状の絶縁体５１が介在するため、ゲート導体のイン
ダクタンスは配線による接続に比べ小さい値となる。図
４は本発明の第２実施例を表した図であって、図３に図
示の構造の半導体スイッチの複数を並列接続した状態を
表している。この図４の第２実施例において、ソース導
体４２はやや肉厚の帯状部４２ａと帯状部４２ａより薄
い膜状部４２ｂからなり、膜状部４２ｂと膜状のゲート
導体３２とが折り曲げられ膜状の絶縁体５２を介して交
互に重ね合わせられ、帯状部４２ａの加圧面とは反対
側、即ち膜状部４２ｂが設けられた側ではゲート導体３
２の一面が露出するようにして第３導体１３を構成して
いる。また、この重ね合わせ部は、半導体スイッチ２０
のゲート極２３の数と同数が設けられる。
【００１７】第１実施例と同様に、図示しない加圧装置
により矢印の方向に加圧することにより、ソース導体の
帯状部４２ａはソース極２２と、ドレイン導体１１はド
レイン極２１と、ゲート導体３２の露出面がゲート極２
３とそれぞれ接触する。また、ソース導体４２とゲート
導体３２との間にゲート駆動回路５が接続されている。
により矢印の方向に加圧することにより、ソース導体の
帯状部４２ａはソース極２２と、ドレイン導体１１はド
レイン極２１と、ゲート導体３２の露出面がゲート極２
３とそれぞれ接触する。また、ソース導体４２とゲート
導体３２との間にゲート駆動回路５が接続されている。
【００１８】第２実施例では、ソース導体４２にやや肉
厚の帯状部４２ａと帯状部４２ａより薄い膜状部４２ｂ
を設け、膜状部４２ｂと膜状のゲート導体３２とが折り
曲げられ膜状の絶縁体５２を介して交互に重ね合わせる
構成としたので、膜状部４２ｂ、ゲート導体３２の磁路
が長くなるため、ゲート電流によって膜状部４２ｂに発
生する起磁力とゲート導体３２に発生する起磁力とが相
殺されることになり、配線による接続と比較して、ある
いは第１実施例と比較してインダクタンスの低減効果が
顕著である。
厚の帯状部４２ａと帯状部４２ａより薄い膜状部４２ｂ
を設け、膜状部４２ｂと膜状のゲート導体３２とが折り
曲げられ膜状の絶縁体５２を介して交互に重ね合わせる
構成としたので、膜状部４２ｂ、ゲート導体３２の磁路
が長くなるため、ゲート電流によって膜状部４２ｂに発
生する起磁力とゲート導体３２に発生する起磁力とが相
殺されることになり、配線による接続と比較して、ある
いは第１実施例と比較してインダクタンスの低減効果が
顕著である。
【００１９】
【発明の効果】この発明によれば、ゲート駆動回路が出
力するオン・オフ信号がゲート導体とソース導体とを介
して半導体スイッチのゲート極へ流れるが、これらゲー
ト導体とソース導体とは極めて薄い絶縁体を介して密着
しており、且つ幅の広い導体であるから、ゲート電流に
よって発生する起磁力を相殺させることから、平形構造
の半導体スイッチを５〜１０個並列に接続する場合でも
配線インダクタンスは数nH程度の小さな値にすることが
できる。
力するオン・オフ信号がゲート導体とソース導体とを介
して半導体スイッチのゲート極へ流れるが、これらゲー
ト導体とソース導体とは極めて薄い絶縁体を介して密着
しており、且つ幅の広い導体であるから、ゲート電流に
よって発生する起磁力を相殺させることから、平形構造
の半導体スイッチを５〜１０個並列に接続する場合でも
配線インダクタンスは数nH程度の小さな値にすることが
できる。
【００２０】従ってゲート配線のインダクタンスに起因
する信号伝達の遅れ時間は数十ナノ秒以下に短縮できる
ので、従来の配線構造に比して大幅に遅れ時間を短縮で
き、各半導体スイッチのターンオン損失やターンオフ損
失を低減できる。その結果、変換電力を半導体スイッチ
の並列数にほぼ比例して増加させることができるので、
より大形の電力変換装置を実現できる効果が得られる。
する信号伝達の遅れ時間は数十ナノ秒以下に短縮できる
ので、従来の配線構造に比して大幅に遅れ時間を短縮で
き、各半導体スイッチのターンオン損失やターンオフ損
失を低減できる。その結果、変換電力を半導体スイッチ
の並列数にほぼ比例して増加させることができるので、
より大形の電力変換装置を実現できる効果が得られる。
【００２１】ソース導体とゲート導体とが膜状の絶縁体
を介して対向する面積を増加させることにより、ゲート
配線のインダクタンスをより一層低減できるので、半導
体スイッチの損失をより低減できる効果が得られる。更
に、多数の半導体スイッチを並列接続する際に、ねじ締
め作業やはんだ付け作業をせずに圧接によって組み立て
ているので、余分な作業空間を必要としないので、装置
を小形にできるだけではなく、配線インダクタンスを低
減している。又、配線接続の手間も省略できる効果が合
わせて得られる。
を介して対向する面積を増加させることにより、ゲート
配線のインダクタンスをより一層低減できるので、半導
体スイッチの損失をより低減できる効果が得られる。更
に、多数の半導体スイッチを並列接続する際に、ねじ締
め作業やはんだ付け作業をせずに圧接によって組み立て
ているので、余分な作業空間を必要としないので、装置
を小形にできるだけではなく、配線インダクタンスを低
減している。又、配線接続の手間も省略できる効果が合
わせて得られる。
【図１】本発明の構成を示す図
【図２】本発明の第１実施例を示す図
【図３】本発明の実施例に用いる半導体スイッチの構造
を示す図
を示す図
【図４】本発明の第２実施例を示す図
【図５】従来の構成を示す図
【図６】従来例に用いる半導体スイッチの構造を示す図
２，２０……半導体スイッチ、５……ゲート駆動回路、
６……ドレイン線、７……ソース線、８……ゲート線、
２Ｄ，２１……ドレイン極、２Ｓ，２２……ソース極、
２Ｇ，２３……ゲート極、１１……ドレイン導体、４
１，４２……ソース導体、３１，３２……ゲート導体、
５１，５２……絶縁体
６……ドレイン線、７……ソース線、８……ゲート線、
２Ｄ，２１……ドレイン極、２Ｓ，２２……ソース極、
２Ｇ，２３……ゲート極、１１……ドレイン導体、４
１，４２……ソース導体、３１，３２……ゲート導体、
５１，５２……絶縁体
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−15453（ＪＰ，Ａ) 特開 平７−312410（ＪＰ，Ａ) 特開 平６−302734（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04 - 25/075
Claims (8)
- 【請求項１】平板状でその一方の平面には半導体スイッ
チの第１電極を形成し、他方の平面には突出して形成さ
れた第２電極と、この第２電極とは絶縁され且つ導電性
弾性材料で形成された複数の第３電極とを備えている平
形半導体スイッチの複数を並列に接続する構造におい
て、 板状の第１導体と、 帯状の第２電極用導体と膜状で前記複数の第３電極に対
応した第３電極用導体とこれら第２電極用導体と第３電
極用導体との間に別個に挿入して両者を絶縁する膜状の
絶縁体とで構成した第２導体とを備え、 前記第１導体と第２導体との間に複数の前記平形半導体
スイッチを挿入し、各平形半導体スイッチの第１電極と
第１導体とを接触させ，各平形半導体スイッチの第２電
極と第２電極用導体とを接触させ，且つ各平形半導体ス
イッチの複数の第３電極と複数の第３電極用導体とを別
個に接触させ、これら第１導体と第２導体との間に圧力
をかけて前記各電極と各導体とを圧接することを特徴と
する平形半導体スイッチの並列接続構造。 - 【請求項２】請求項１に記載の平形半導体スイッチの並
列接続構造において、前記第３電極用導体を、その端部
で第３電極導体と同一部材で共通に接続することを特徴
とする平形半導体スイッチの並列接続構造。 - 【請求項３】平板状でその一方の平面には半導体スイッ
チの第１電極を形成し、他方の平面には突出して形成さ
れた第２電極と、この第２電極とは絶縁され且つ導電性
弾性材料で形成された複数の第３電極とを備えている平
形半導体スイッチの複数を並列に接続する構造におい
て、 板状の第１導体と、 帯状の部分と、膜状の部分をもつ第２電極用導体と膜状
で前記複数の第３電極に対応した第３電極用導体と、第
２電極用導体と第３電極用導体とを互いに絶縁するため
の膜状の絶縁体とからなり、前記第２電極用導体の膜状
部と前記第３電極用導体とを前記膜状の絶縁体を介して
曲げて交互に重ね、前記第２電極用導体の帯状部とは反
対側の面に第３電極用導体が露出するようにして第３導
体を構成し、 前記第１導体と第３導体との間に複数の前記平形半導体
スイッチを挿入し、各平形半導体スイッチの第１電極と
第１導体とを接触させ，各平形半導体スイッチの第２電
極と第２電極用導体とを接触させ，且つ各平形半導体ス
イッチの複数の第３電極と複数の第３電極用導体とを別
個に接触させ、これら第１導体と第３導体との間に圧力
をかけて前記各電極と各導体とを圧接する ことを特徴
とする平形半導体スイッチの並列接続構造。 - 【請求項４】請求項３に記載の平形半導体スイッチの並
列接続構造において、前記第３電極用導体を、その端部
で第３電極導体と同一部材で共通に接続することを特徴
とする平形半導体スイッチの並列接続構造。 - 【請求項５】請求項１乃至請求項４に記載の平形半導体
スイッチの並列接続構造において、 前記半導体スイッチはＭＯＳＦＥＴであり、前記第１電
極はドレイン極であり、前記第２電極はソース極であ
り、前記第３電極はゲート極であることを特徴とする平
形半導体スイッチの並列接続構造。 - 【請求項６】請求項１乃至請求項４に記載の平形半導体
スイッチの並列接続構造において、 前記半導体スイッチはＩＧＢＴであり、前記第１電極は
ドレイン極であり、前記第２電極はソース極であり、前
記第３電極はゲート極であることを特徴とする平形半導
体スイッチの並列接続構造。 - 【請求項７】請求項１乃至請求項４に記載の平形半導体
スイッチの並列接続構造において、 前記半導体スイッチはサイリスタであり、前記第１電極
はアノード極であり、前記第２電極はカソード極であ
り、前記第３電極はゲート極であることを特徴とする平
形半導体スイッチの並列接続構造。 - 【請求項８】請求項１乃至請求項４に記載の平形半導体
スイッチの並列接構造において、 前記半導体スイッチはバイポーラトランジスタであり、
前記第１電極はコレクタ極であり、前記第２電極はエミ
ッタ極であり、前記第３電極はベース極であることを特
徴とする平形半導体スイッチの並列接続構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027595A JP3228043B2 (ja) | 1994-03-24 | 1995-01-26 | 平形半導体スイッチの並列接続構造 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239794 | 1994-03-24 | ||
| JP6-52397 | 1994-03-24 | ||
| JP1027595A JP3228043B2 (ja) | 1994-03-24 | 1995-01-26 | 平形半導体スイッチの並列接続構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312410A JPH07312410A (ja) | 1995-11-28 |
| JP3228043B2 true JP3228043B2 (ja) | 2001-11-12 |
Family
ID=26345531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027595A Expired - Fee Related JP3228043B2 (ja) | 1994-03-24 | 1995-01-26 | 平形半導体スイッチの並列接続構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228043B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6330436B2 (ja) | 2014-04-01 | 2018-05-30 | 富士電機株式会社 | パワー半導体モジュール |
| JP6248803B2 (ja) | 2014-05-20 | 2017-12-20 | 富士電機株式会社 | パワー半導体モジュール |
| JP6344197B2 (ja) | 2014-10-30 | 2018-06-20 | 富士電機株式会社 | 半導体装置 |
| JP6439552B2 (ja) | 2015-04-01 | 2018-12-19 | 富士電機株式会社 | 半導体モジュール及び半導体装置 |
| JP6701641B2 (ja) | 2015-08-13 | 2020-05-27 | 富士電機株式会社 | 半導体モジュール |
-
1995
- 1995-01-26 JP JP1027595A patent/JP3228043B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07312410A (ja) | 1995-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8017978B2 (en) | Hybrid semiconductor device | |
| US10037978B2 (en) | Semiconductor module and stack arrangement of semiconductor modules | |
| JPH06261556A (ja) | 半導体スイッチ装置 | |
| JP3228043B2 (ja) | 平形半導体スイッチの並列接続構造 | |
| JPS6188563A (ja) | 半導体スイツチ | |
| EP0674380B1 (en) | Parallel connection structure for flat type semiconductor switches | |
| JP2962136B2 (ja) | 絶縁ゲート型半導体装置及びそれを用いた電力変換装置 | |
| US6445013B1 (en) | Gate commutated turn-off semiconductor device | |
| JPS6377154A (ja) | 電子用半導体素子 | |
| JP2001321452A5 (ja) | ||
| JP2582724Y2 (ja) | 絶縁ゲート型半導体素子 | |
| CN109585437A (zh) | 一种多层功率模块 | |
| JP2020038885A (ja) | 半導体装置 | |
| JP2019140175A (ja) | 半導体モジュール | |
| JPH084122B2 (ja) | 半導体装置 | |
| JP3376245B2 (ja) | 半導体スイッチング装置、これを使用した半導体スタック装置および電力変換装置 | |
| JP3989583B2 (ja) | 圧接型半導体装置 | |
| JP7263852B2 (ja) | 半導体装置及び電力変換装置 | |
| JP3198266B2 (ja) | 電力用半導体モジュール | |
| JPH06342872A (ja) | 半導体装置 | |
| JP2001502849A (ja) | 電界制御型の遮断可能なパワー半導体スイッチの大面積大電流モジュール | |
| JP3376243B2 (ja) | 半導体スイッチング装置、これを使用した半導体スタック装置および電力変換装置 | |
| JPH0897406A (ja) | ゲートターンオフサイリスタおよび半導体素子 | |
| JP3371069B2 (ja) | 半導体スイッチング装置、これを使用した半導体スタック装置および電力変換装置 | |
| JP3371068B2 (ja) | 半導体スイッチング装置、これを使用した半導体スタック装置および電力変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070907 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20080907 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20090907 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20100907 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20120907 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |