JP3371069B2 - 半導体スイッチング装置、これを使用した半導体スタック装置および電力変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ゲート電極を有
する半導体スイッチング素子、および電流路を介して上
記半導体スイッチング素子のゲート電極とカソード電極
との間にターンオフ電流を供給するゲートドライバを備
えた半導体スイッチング装置、この半導体スイッチング
装置を使用してなる半導体スタック装置および電力変換
装置に関する。

【０００２】

【従来の技術】従来の半導体スイッチング装置の回路構
成の一例を、図３０に示す。同図において、参照符号３
Ｐは半導体スイッチング素子であり、ここでは、それは
ＧＴＯ（ゲートターンオフ・サイリスタ）である。ＧＴ
Ｏ３Ｐのゲートとカソード間には、ゲートターンオン制
御電流Ｉ_GPを発生させるゲートドライバ４Ｐが接続され
ており、同ドライバ４Ｐは、上記ゲートターンオン制御
電流Ｉ_GPをＧＴＯ３Ｐのゲートに印加することで、ＧＴ
Ｏ３Ｐをターンオンさせる。更に、同ドライバ４Ｐは、
電流変化率ｄＩ_GQP／ｄｔが２０〜５０Ａ／μｓで与え
られるゲート逆電流Ｉ_GQPをゲートからカソードに向け
て通電する。このゲート逆電流Ｉ_GQPは、アノード電流
Ｉ_APより分流したものである。このとき、ターンオフゲ
インは２〜５までの範囲内の値となり、ＧＴＯ３Ｐはタ
ーンオフする。

【０００３】又、アノード電極とカソード電極間電圧Ｖ
_AKPの上昇率（ｄＶ_AKP／ｄｔ）とサージ電圧とを抑える
ために、一般にスナバ回路が用いられる。ここでは、ス
ナバ回路は、次の通りに構成される。即ち、スナバコン
デンサＣｓとスナバダイオードＤ_SとがＧＴＯ３Ｐに対
して並列に接続されており、また、ＧＴＯ３Ｐのターン
オフ時にスナバコンデンサＣｓに充電された電荷を放電
するために、スナバ抵抗Ｒ_SがスナバダイオードＤ_Sに対
して並列に接続されている。

【０００４】又、インダクタンス１Ｐは、ＧＴＯ３Ｐが
ターンオンしたときに流れる陽極電流Ｉ_APの上昇率ｄＩ
_AP／ｄｔを１０００Ａ／μｓ以下に抑えるためのもので
あり、インダクタンス１Ｐに対して並列接続された還流
ダイオード２Ｐは、ＧＴＯ３Ｐがターンオフした時にイ
ンダクタンス１Ｐに発生したエネルギーを還流させるた
めのものである。

【０００５】尚、インダクタンスＬｓは、上記スナバ回
路の配線の浮遊インダクタンスである。

【０００６】上記の半導体スイッチング装置の回路に対
して、ターンオフ試験を実施して得られた実測波形を、
図３１に示す。同図において、波形Ｃ１Ｐ、Ｃ２Ｐ及び
Ｃ３Ｐは、それぞれ陽極電流Ｉ_AP、アノード電極とカソ
ード電極間電圧Ｖ_AKP及びゲート逆電流Ｉ_GQPを示す波形
であり、横軸は時間軸である。

【０００７】図３１において、時刻ｔＰ１ではＧＴＯ３
Ｐはターンオン状態にあり、ゲート逆電流Ｉ_GQPは０の
状態にある。この時に、ゲート逆電流Ｉ_GQPの上昇率ｄ
Ｉ_GQP／ｄｔの絶対値を２０〜５０Ａ／μｓとしてゲー
ト逆電流Ｉ_GQPを立ち上げ、ＧＴＯ３Ｐ自身が持つター
ンオフゲイン（陽極電流Ｉ_AP／ゲート逆電流Ｉ_GQPで与
えられる比の絶対値）のしきい値に当該ターンオフゲイ
ンが達すると（時刻ｔＰ２）、陽極電流Ｉ_APは減少し始
め、ＧＴＯ３Ｐのアノード電極とカソード電極間電圧Ｖ
_AKPが上昇し始める。この時、前述したスナバ回路側に
も電流Ｉ_Sが流れ出すこととなり、この電流Ｉ_Sの上昇率
とスナバ回路のインダクタンス（スナバインダクタン
ス）Ｌｓにより電圧が発生し、この電圧がアノード電極
とカソード電極間電圧Ｖ_AKPに重畳される結果、スパイ
ク電圧Ｖ_DSPが発生する（時刻ｔＰ３）。このスパイク
電圧Ｖ_DSPは、電力損失の原因となる。例えば、約４０
００Ａの電流が流れるときは、上記電力ロスは数ＭＷに
もなる。そのため、このスパイク電圧Ｖ_DSPを出来る限
り低い値に抑える必要があり、従来よりスナバインダク
タンスＬ_Sを低減する努力が続けられてきた。

【０００８】又、スパイク電圧Ｖ_DSPの発生後のアノー
ド電極とカソード電極間電圧Ｖ_AKPの上昇率ｄＶ_AKP／ｄ
ｔが急峻に変化し、陽極電流Ｉ_APに極大値が発生し（時
刻ｔＰ４）、それ以後は、テール電流が発生する。その
ため、このテール電流と上記電圧Ｖ_AKPとの積により、
電力損失が更に発生する。そして、上記電圧Ｖ_AKPは、
時刻ｔＰ５において、ピーク電圧に達する。その後は、
上記電圧Ｖ_AKPは、電源電圧Ｖ_DDに到達する。

【０００９】そこで、このような上昇率ｄＶ_AKP／ｄｔ
を抑制するために、既述したスナバコンデンサＣ_Sが必
要となる。その容量値は、Ｉ_AP／（ｄＶ_AKP／ｄｔ）で
表され、通常は、ｄＶ_AKP／ｄｔ≦１０００Ｖ／μｓの
関係式を満足するように選定されている。

【００１０】図３２及び図３３は、図３０で示した従来
の半導体スイッチング装置で用いられているＧＴＯ３Ｐ
の構造（同構造は、ＧＴＯ素子のパッケージと２つのス
タック電極に大別される。）を示した図であり、両図
は、ゲートドライバ４Ｐを含めて図示されている。その
内、図３２は、図３３に示す矢印方向ＤＰ２から眺めた
ＧＴＯ３Ｐの側面図を示すものであるが、その内の一部
分だけは断面図形式で以て表示されている。又、図３３
は、図３２に示す矢印方向ＤＰ１からＧＴＯ３Ｐを見た
ときのスタック電極２７Ｐａを除いた部分の平面図であ
る。

【００１１】両図３２、３３において、各参照符号は以
下の部材を示す。即ち、２０ＰはＧＴＯ素子、４ＰＬは
ゲートドライバ４Ｐの内部インダクタンス、２１Ｐ及び
２２Ｐは、それぞれ、共に同軸構成のシールド線もしく
はツイストされたリード線からなるゲート外部リード
（ゲート取り出し線）及びカソード外部リード（カソー
ド取り出し線）である。そして、ＧＴＯ素子２０Ｐのゲ
ート端子２５Ｐとゲート外部リード２１Ｐの一端とを金
属性の連結部材２３Ｐに溶接又は半田付けすることによ
り、又は嵌合することにより、両者２５Ｐ、２１Ｐを一
体化すると共に、カソード端子２６Ｐとカソード外部リ
ード２２Ｐの一端とを金属性の連結部材２４Ｐに溶接又
は半田付けして、又は嵌合して、両者２６Ｐ、２２Ｐを
一体化する。これにより、両端子２５Ｐ、２６Ｐは、そ
れぞれ上記リード２１Ｐ、２２Ｐを介してゲートドライ
バ４Ｐに接続される。

【００１２】参照符号２７Ｐａ、２７Ｐｂは、ＧＴＯ素
子２０Ｐを加圧するためのスタック電極である。

【００１３】参照符号２８ＰはＧＴＯのセグメントが形
成された半導体基板であり、半導体基板２８Ｐの上側表
面の最外周部上にＡ１（アルミニウム）のゲート電極２
９Ｐａが形成され、そのゲート電極２９Ｐａよりも内側
の上記上側表面上にカソード電極２９Ｐｂが各セグメン
トに対応して形成されている。又、３０Ｐ及び３１Ｐ
は、それぞれ半導体基板２８Ｐの上側表面上のカソード
電極２９Ｐｂの上側表面上に順次積載して配設されたカ
ソード歪緩衝板及びカソードポスト電極であり、他方、
３２Ｐ及び３３Ｐは、それぞれ半導体基板２８Ｐの裏面
に形成されたアノード電極（図示せず）（上記裏面中、
カソード電極２９Ｐｂとは、反対側に位置する面に該当
している）上に順次積載されたアノード歪緩衝板及びア
ノードポスト電極である。

【００１４】又、３４Ｐは半導体基板２８Ｐのゲート電
極２９Ｐａの上側表面に接したリング状ゲート電極、３
５Ｐは環状絶縁体３６Ｐを介してリング状ゲート電極３
４Ｐをゲート電極２９Ｐａに押圧する皿バネ、３７Ｐ
は、リング状ゲート電極３４Ｐをカソード歪緩衝板３０
Ｐ及びポスト電極３１Ｐから絶縁するための絶縁シート
であり、３８Ｐは、その一端がリング状ゲート電極３４
Ｐにろう付けあるいは溶接などによって固着され且つそ
の他端がゲート端子２５Ｐに電気的に接続されたゲート
リードであり、３９Ｐは、その一他がカソードポスト電
極３１Ｐに固着され且つ他端がカソード端子２６Ｐをな
した第１のフランジであり、４０Ｐはアノードポスト電
極３３Ｐにその一端が固着された第２のフランジであ
り、４１Ｐは、その開口の内面上にゲート端子２５Ｐが
配設された、しかも突起部４２Ｐを有する絶縁筒であ
り、絶縁筒４１Ｐの上下面より突出した両端部４３Ｐ
ａ、４３Ｐｂはそれぞれ第１及び第２のフランジ３９Ｐ
及び４０Ｐと気密に固着されており、これによりＧＴＯ
素子２０Ｐは密閉された構造となっている。

【００１５】

【発明が解決しようとする課題】従来の半導体スイッチ
ング装置には、大別して２つの問題点がある。

【００１６】(1)先ず、その第一は、例えば図３３に示
したように、ゲート逆電流の取り出しリード２１Ｐがリ
ング状ゲート電極３４Ｐの内の局所的な部分から取り出
されているという点である。このため、ゲート逆電流の
取り出しが一方向となる。その結果、ターンオフ時に、
カソード電流の不均一が発生し、上述したスパイク損失
やテール電流による損失という電力損失が全てＧＴＯ内
部のカソード面の一部に局部的に集中し、局部的な温度
上昇の発生によりＧＴＯの各素子ないし各セグメントが
破壊されて導通状態となり、結果的にターンオフが失敗
するという事態が起こる蓋然性が高いという問題点があ
り、このため装置としての信頼性に問題が生じていた。

【００１７】この点を模式的に説明するのが、図３４の
ＧＴＯ素子の平面図と、図３５のＧＴＯ素子の断面図で
ある。図３５は、図３４に示す線ＣＳＡ−ＣＳＢに関す
る縦断面図にあたる。即ち、円柱状のウェハ内に形成さ
れたＧＴＯの各素子の内で、リング状ゲート電極３４Ｐ
に近い領域、例えば領域ＲＥＯ内に形成されたものほ
ど、そのゲート逆電流は、それよりも内側の領域ＲＥＩ
にあるＧＴＯ素子の場合よりも、より一層早く引き抜か
れることとなり、従って、より早くターンオフされるこ
ととなる。それに対して、ウェハ中心部の領域ＲＥＣ内
に形成されたＧＴＯのセグメントは最もターンオフする
のに長い時間を必要とすることとなり、この中心部領域
ＲＥＣ内の各セグメントのカソード電極へ向けて、その
周りの各セグメントからカソード電流Ｉ_Kが流入してく
ることとなるので、ＧＴＯのウェハ内部の一部に電流集
中が生じてしまうのである。

【００１８】(2)第２の問題点は、スナバ回路、特にス
ナバコンデンサの存在に起因するものである。即ち、上
述したように、ターンオフ時にスナバコンデンサＣｓ
（図３０）にチャージアップされた電荷は、次回のター
ンオフ迄にこれを完全に放電しておく必要がある。そこ
で、ＧＴＯ３Ｐのターンオン時にスナバ抵抗Ｒ_Sを通し
て上記電荷を放電しているが、このため、大きな電力損
失が生じている。この時のスナバ抵抗Ｒ_Sに生じる消費
電力の容量は、ＰＷ＝１／２＊Ｃｓ＊ｆ（Ｖ_DD ²＋（Ｖ
_DM−Ｖ_DD）²）の関係式で表される。ここで、Ｖ_DDは電
源電圧、Ｖ_DMはスナバコンデンサＣＳがターンオフ時に
チャージアップされたときの電圧である。そのため、装
置全体を冷却するための冷却装置を設ける必要性が生じ
る。

【００１９】このような電力容量のスナバ抵抗を接続す
ることは、当該スナバ抵抗で生じる電力分だけが、本来
伝達すべき電力の内のロス分となってしまい、効率の低
下をもたらすと共に、上記冷却装置の設置の必要性を生
じさせるので、その点が、装置全体の簡素化、小形化を
すすめる上で大変大きな問題となっていた。

【００２０】そこで、これら問題を解決するため、第
１、第２及び第３電極を有し、前記第３電極に印加され
たターンオン制御電流に応じてオン状態となったときは
前記第１電極に流れ込む主電流を前記第１電極から前記
第２電極へと直接に流す半導体スイッチング素子と、前
記第３電極と前記第２電極との間に接続され、前記ター
ンオン制御電流を生成して前記第３電極に印加する駆動
制御手段とを備え、ターンオフ時には、前記主電流の全
てを前記ターンオン制御電流とは逆方向に前記第１電極
から前記第３電極を介して前記駆動制御手段へと転流さ
せた、半導体スイッチング装置を案出し、一応の解決を
図った。しかし、現実に製品化を図る上で更なる検討を
加えたところ、半導体スイッチング素子とゲートドライ
バとが両者を接続する電流路を介して一体に結合する構
造となっているので、半導体スイッチング装置として組
立てた後にゲートドライバのみの取外し、交換が不可能
で、特に保守や点検、故障時の取扱いが煩雑であるとい
う問題点を解決する必要があることが判明した。

【００２１】この発明は、以上のような問題点を解決す
るためになされたもので、半導体ウエハ内の一部の半導
体スイッチング素子に電力損失が局部的に集中すること
を防止して素子破壊を防止し、以て装置の信頼性向上を
図るような半導体スイッチング装置等において、半導体
スイッチング装置としての組立て後も、ゲートドライバ
のみの取外し、取付けが可能となる半導体スイッチング
装置、これを使用した半導体スタック装置および電力変
換装置を得ることを目的とする。

【００２２】

【課題を解決するための手段】請求項１に係る半導体ス
イッチング装置は、半導体スイッチング素子を周方向に
延在するゲート端子を備えたものとし、電流路の途中
に、当該電流路を接離可能な接離手段を備えたものであ
る。

【００２３】請求項２に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、電流路をゲート側電流路を形成
する第１の導電層とカソード側電流路を形成する第２の
導電層とを絶縁層を介して積層してなる配線基板とし、
上記配線基板を、上記半導体スイッチング素子とゲート
ドライバとの途中でターンオフ電流の流れと直角の方向
に切断して分離したものとし、上記分離部分において上
記第１の導電層同士、上記第２の導電層同士の接続、開
離を行う接離手段を備えたものである。

【００２４】また、請求項３に係る半導体スイッチング
装置は、請求項２において、その接離手段を、ターンオ
フ電流の流れと直角の方向に沿って所定の間隔で配設さ
れた複数の雌雄のコネクタピンを備えたものとし、上記
直角の方向に沿った上記コネクタピンの配設密度を、上
記直角の方向の両端部分に対して中央部分を粗にしたも
のである。

【００２５】また、請求項４に係る半導体スイッチング
装置は、請求項１ないし３のいずれかにおいて、そのゲ
ートドライバを２個に分割し、接離手段が上記分割した
２個のゲートドライバの間に位置するようにしたもので
ある。

【００２６】また、請求項５に係る半導体スイッチング
装置は、請求項１ないし３のいずれかにおいて、そのゲ
ートドライバを、半導体スイッチング素子へのターンオ
ン電流をも供給可能なものとし、上記ゲートドライバを
２個に分割し、接離手段が上記分割した２個のゲートド
ライバの間に位置するようにしたものである。

【００２７】請求項６に係る半導体スタック装置は、請
求項１ないし５のいずれかに記載の半導体スイッチング
装置を使用したもので、その半導体スイッチング素子と
上記半導体スイッチング素子からの発熱を放熱する冷却
部材とを積み重ね取付枠内に配置してなるものである。

【００２８】請求項７に係る電力変換装置は、請求項１
ないし６のいずれかに記載の半導体スイッチング装置を
使用したもので、その半導体スイッチング素子をゲート
制御して電力変換を行うゲート制御装置を備えたもので
ある。

【００２９】

【発明の実施の形態】本発明の半導体スイッチング装置
又は半導体スイッチング素子は、車両用電力変換装置
や、ＵＰＳ（無停電電力システム）や、産業用電力変換
装置等の各種の電力変換装置に用いられる、パワーデバ
イスである。

【００３０】本発明が提案する、新規な半導体スイッチ
ング素子の制御方法の核心部は、オン状態にある半導体
スイッチング素子に流れる主電流の全てを、駆動回路へ
転流させ、これにより半導体スイッチング素子をターン
オフ状態とする点にある。

【００３１】以下では、そのような半導体スイッチング
素子として、ゲートターンオフ・サイリスタ（以下、Ｇ
ＴＯと称す）を用いた例を示す。この場合には、ＧＴＯ
の第１、第２及び第３電極は、それぞれアノード電極、
カソード電極及びゲート電極にあたる。尚、上記半導体
スイッチング素子としては、ＧＴＯのような４層構造を
もつものに限られるわけではなく、３層構造を有するト
ランジスタを本発明の半導体スイッチング素子として用
いることも可能である。この場合には、ＮＰＮトランジ
スタ利用のときは、第１、第２、第３電極は、それぞれ
コレクタ電極、エミッタ電極及びベース電極にあたり、
又、ＰＮＰトランジスタ利用のときは、第１、第２及び
第３電極は、それぞれエミッタ電極、コレクタ電極及び
ベース電極に該当する。

【００３２】実施の形態１．図１は、本発明の実施の形
態１に係る半導体スイッチング装置１０の回路構成を示
す。同図において、各参照符号は、それぞれ次の回路要
素を示す。即ち、３は半導体スイッチング素子としての
ＧＴＯであり、このＧＴＯ３のゲート電極３Ｇとカソー
ド電極３Ｋのノード１３との間に、ゲートドライバ４
（駆動制御手段）が接続される。

【００３３】ゲートドライバ４は、その駆動電源４ａ
（電源電圧Ｖ_GD（例えば２０Ｖ））、コンデンサ４ｂ、
インダクタンス４Ｃ、トランジスタ４ｄから成る。尚、
その詳細な構成を、後述する図２で示す。

【００３４】このゲートドライバ４は、ＧＴＯ３をター
ンオンさせるためのターンオン制御電流Ｉ_Gを発生し
て、配線経路ないしラインＬ１を介してこの電流Ｉ_Gを
ゲート電極３Ｇに印加する。これに応じて、ＧＴＯ３は
オン状態となる。又、１１はノードであり、９は同装置
１０を駆動するための電源、即ち同装置１０の主回路用
電源（電源電圧Ｖ_DD）である。

【００３５】他方、１は、ＧＴＯ３がターンオンした時
に流れる主電流ないし陽極電流Ｉ_Aの上昇率ｄＩ_A／ｄｔ
を抑制するためのインダクタンスであり、２は、ＧＴＯ
３がターンオフした時にインダクタンス１に発生するエ
ネルギーを還流させるための還流用ダイオードである。

【００３６】５は、アノード電極３Ａのノード１１とカ
ソード電極３Ｋのノード１２との間にＧＴＯ３に対して
並列に接続されており、かつＧＴＯ３がターンオフした
時にアノード・カソード電極間電圧Ｖ_AKの上昇に伴って
発生するピーク電圧のみを抑制するためのピーク電圧抑
制回路である。同回路５は、後述するように、上記電圧
Ｖ_AKがターンオフ時にＧＴＯ３の電圧阻止能力に応じて
定まる所定の電圧値に所定の時間だけ上記電圧Ｖ_AKを保
持ないしクランプする機能を有する。

【００３７】ここでは、ターンオフ時に、従来、主電流
Ｉ_Aより分流してゲートドライバ４側へ流入していたゲ
ート逆電流Ｉ_GQの変化率ないし上昇率（勾配）ｄＩ_GQ／
ｄｔの絶対値を出来る限り大きくして（理想的には、｜
ｄＩ_GQ／ｄｔ｜は∞）、主電流Ｉ_Aの全てをゲート逆電
流Ｉ_GQとしてゲートドライバ４を介してノード１２へ流
すこととする。即ち、主電流Ｉ_Aとゲート逆電流Ｉ_GQと
の比の絶対値で定まるターンオフゲインＧ（＝｜Ｉ_A／
Ｉ_GQ｜）を１以下（Ｇ≦１）に設定することで、主電流
Ｉ_Aの全てを、ターンオン制御電流Ｉ_Gとは逆方向に、ア
ノード電極３Ａからゲート電極３Ｇを介してゲートドラ
イバ４及びノード１２側へと転流させ、以てＧＴＯ３を
ターンオフさせる。このとき、アノード電極３Ａからカ
ソード電極３Ｋへ向けて直接ＧＴＯ３内部を流れるカソ
ード電流Ｉ_Kは、直ちに全く流れなくなる。その意味
で、本方式は、主電流Ｉ_Aの分流ではなくて、「主電流
Ｉ_Aの転流」を実現しているのである。

【００３８】ここで、ゲートドライバ４の駆動電源（主
電源）４ａの電源電圧値Ｖ_GDと、ループＲ１のインダク
タンス値との関係に応じて、上昇率ｄＩ_GQ／ｄｔの値を
変化させることができるので、両者４（４ａ）、Ｒ１の
値を適切に設定することで、上昇率｜ｄＩ_GQ／ｄｔ｜を
限りなく∞値に近い極めて大きな値に設定してやれば、
極めて短時間で主電流Ｉ_Aを全てゲートドライバ４側へ
転流させることができる。

【００３９】他方、そのようなゲート逆電流Ｉ_GQの転流
をゲートドライバ４単独で以て実現することは、当該ド
ライバ４の駆動電源４ａがとりうる電源電圧値Ｖ_GDに限
界があるため容易でないが、その反面、ゲートドライバ
４の駆動電源電圧Ｖ_GDを設定可能な実用値に設定してお
き、ゲートターンオフゲインＧを１以下とするために必
要な上昇率ｄＩ_GQ／ｄｔの絶対値を実現しうるループＲ
１の内部インダクタンスの値を設定することは、現実に
可能である。

【００４０】そこで、ゲート電極３Ｇからゲートドライ
バ４までのラインＬ１と、ゲートドライバ４と、ゲート
ドライバ４からノード１３を介してカソード電極３Ｋま
でのラインＬ２と、ゲート・カソード電極間のＧＴＯ３
内部の経路とからなるループないし経路Ｒ１内の（浮
遊）内部インダクタンスの値を、ターンオフゲインＧを
１以下とするのに必要な値にまで低減させることが求め
られる。

【００４１】但し、ゲートドライバ４は、主電流Ｉ_A以
上の値のゲート逆電流Ｉ_GQを流せるだけのキャパシタン
スを有するように、設定されなければならない。

【００４２】例えば、ゲートドライバ４の主電源４_aの
電源電圧Ｖ_GDを２０Ｖに設定し、上昇率ｄＩ_GQ／ｄｔの
絶対値を約８０００Ａ／μｓに設定する場合には、上記
ループＲ１のインダクタンス値は２．５ｎＨ以下、ゲー
トドライバ４の内部インダクタンス値は１ｎＨ以下とす
るのが好ましい。

【００４３】そのようなキャパシタンスを有するゲート
ドライバ４の具体的な回路図を、図２に示す。同図にお
いて、駆動電源５０はゲートドライバ４を駆動するため
の主電源であり、副電源５１はターンオンゲート電流用
の電源、副電源５２はターンオン用トランジスタＴｒ
１、Ｔｒ２を駆動するための駆動回路５６用の電源、副
電源５３はターンオフゲート電流用の電源、副電源５４
はターンオフ用トランジスタＴｒ３を駆動するための駆
動回路５７用の電源、副電源５５は制御信号６２よりタ
ーンオン信号及びターンオフ信号を生成する回路部５８
を駆動するための電源であり、トランジスタＴｒ１は図
３に示すターンオン・ハイゲート電流Ｉ_G1を供給するた
めのスイッチであり、トランジスタＴｒ２はターンオン
・定常ゲート電流Ｉ_G2を供給するためのスイッチ、トラ
ンジスタＴｒ３はターンオフゲート電流Ｉ_GQ（ゲート逆
電流）を供給するためのスイッチである。尚、上記電流
Ｉ_G1、Ｉ_G2を総称したのが、ターンオン制御電流Ｉ_Gで
ある。Ｃ１はターンオンゲート電流Ｉ_G用のコンデンサ
であり、Ｃ２はターンオフゲート電流Ｉ_GQ用のコンデン
サである。

【００４４】以上のゲートドライバ回路４において、外
部より制御信号６２を与えると、ノイズカット回路５９
は制御信号６２より制御信号６２に含まれるノイズ成分
を取り除き、ノイズ除去された制御信号を受けて、ター
ンオン信号生成回路６０、ターンオフ信号生成回路６１
は、それぞれターンオン用信号６３とターンオフ用信号
６４を生成して、各信号６３、６４を対応する駆動回路
５６、５７へ供給する。

【００４５】同信号６３、３４を受け取った両駆動回路
５６、５７は、次の通りに動作する。即ち、時刻ｔ₀₁に
おいて、駆動回路５６は、トランジスタＴｒ１を駆動で
きるだけの信号を生成し、これをトランジスタＴｒ１の
ベースへと供給する。ここで、両コンデンサＣ１とＣ２
は、それぞれ副電源５１と副電源５３により充電されて
いるので、ターンオン・ハイゲート電流Ｉ_G1がコンデン
サＣ１からトランジスタＴｒ１を通してＧＴＯ３へと流
れる。そして、時刻ｔ₀₂において、駆動回路５６は、ト
ランジスタＴｒ１のベース電流の供給を止め、今度は、
トランジスタＴｒ２を駆動できるだけのベース電流を発
生して、これをトランジスタＴｒ２のベースへ供給す
る。これにより、トランジスタＴｒ１はオフし、代わっ
てトランジスタＴｒ２がオンし、ターンオン・定常ゲー
ト電流Ｉ_G2がコンデンサＣ１からトランジスタＴｒ２を
通してＧＴＯ３へと流れる。

【００４６】また、時刻ｔ₁では、駆動回路５６はトラ
ンジスタＴｒ２のベース電流の供給を止め、駆動回路５
７が、信号６４に応じて、トランジスタＴｒ３をオンす
るのに必要なベース電流を生成して、これをトランジス
タＴｒ３のベースへ供給する。これにより、トランジス
タＴｒ２はオフし、代わってトランジスタＴｒ３がオン
する結果、コンデンサＣ２に充電されている電荷がトラ
ンジスタＴｒ３を介してＧＴＯ３側へと放電されること
となり、従って、ターンオフゲート電流Ｉ_GQがＧＴＯ３
からトランジスタＴｒ３を通してＧＴＯ３のカソード電
極３Ｋのノード１３へ流れることとなる。しかも、この
電流Ｉ_GQは、極めて短時間の間に主電流Ｉ_Aの絶対値と
等しいか、又はそれ以上の値となり、逆に、カソード電
流は極めて短時間の間に０値へ減少する。

【００４７】上述した通り、ターンオフゲインＧが１以
下となるような上昇率ｄＩ_GQ／ｄｔを実現するために
は、ゲートドライバ４内部の配線経路を含むループＲ１
全体のインダクタンス値を低減することが必要である。
そして、この点は、ＧＴＯ素子の配線ないしパッケージ
構造という機構部品の改良を以て実現することが望まれ
る。

【００４８】しかるに、従来のＧＴＯ３Ｐのパッケージ
構造は、図３２及び図３３で示した様な構造となってい
るため、ＧＴＯ素子２０Ｐの内部のインダクタンス（リ
ード２１Ｐ〜リング状ゲート電極３４Ｐ〜カソード電極
３０Ｐ〜リード２２Ｐまでの経路のインダクタンス）
は、例えば５０ｎＨ程度もの大きな値であった。この値
では、到底、約８０００Ａ／μｓもの上昇率ｄＩ_GQ／ｄ
ｔを達成することはできない。従って、このＧＴＯ素子
２０Ｐの内部インダクタンス値を、例えば２ｎＨ以下と
いうような所望値にまで低減するためには、ゲート側の
連結部２３Ｐ及びカソード側の連結部２４ＰとＧＴＯ素
子２０Ｐのゲート端子２５Ｐ及びカソード端子２６Ｐと
のそれぞれの結合で生じるロスや、ゲート外部リード２
１Ｐ及びカソード外部リード２２Ｐとゲートドライバ４
Ｐとのそれぞれの結合で生じるロスや、ゲートリード３
８Ｐのインダクタンス値や、更にはループＲ１中の全イ
ンダクタンス値の内の９０％をも占めるゲート及びカソ
ードの各外部リード線２１Ｐ、２２Ｐ自体のインダクタ
ンス値を低減する必要がある。

【００４９】そこで、本願出願人は、上述した観点から
ＧＴＯ素子のパッケージ構造を検討し、改良を加えるこ
ととし、その結果、つぎの様な構造を有する圧接型半導
体素子を実現した。

【００５０】即ち、図４は、圧接型ＧＴＯ素子２０と、
それを上下方向から加圧するスタック電極２７ａ、２７
ｂとを示す断面図であり、又、図５は、図４に示す矢印
方向Ｄ１からＧＴＯ素子２０を眺めた正面図（スタック
電極２７ａを除く）である。従って、図５の線ＳＡ−Ｓ
Ｂに関する縦断面図が図４にあたる。

【００５１】両図４、５において、各参照符号は、以下
の部材を示す。即ち、２０は圧接型半導体素子、即ち、
ここではＧＴＯ素子の全体を示し、２８はＧＴＯの各セ
グメントが形成された半導体基板であり、半導体基板２
８の上側表面の内の外周部側に位置する面上にＡ１（ア
ルミニウム）のゲート電極２９ａが形成されており、さ
らにゲート電極２９ａよりも内側の半導体基板２８の上
側表面上には、各セグメントの位置に対応して各カソー
ド電極２９ｂが形成されている。各セグメントの構造な
いしＧＴＯ素子のウェハ構造は、図３５の断面図に示し
た構造と同様である。

【００５２】３０及び３１は、それぞれ半導体基板２８
の上側表面上のカソード電極２９ｂの上側表面上に順次
に積載されたカソード歪緩衝板及びカソードポスト電極
であり、他方、３２及び３３は、それぞれ半導体基板８
の裏面上に形成された図示しないアノード電極の表面
（カソード電極２９ｂと反対側の面）上に順次に積載さ
れたアノード歪緩衝板及びアノードポスト電極であり、
３４は半導体基板２８のゲート電極２９ａの上側表面に
接するリング状ゲート電極であり、３８は環状金属板か
らなるリング状ゲート端子であって、その内周平面２５
がリングゲート電極３４と摺動可能に同電極３４に対し
て接触・配置されている。３５は、環状絶縁体３６を介
して、リング状ゲート端子３８とともに、リング状ゲー
ト電極３４をゲート電極２９ａに対して押圧するための
皿バネあるいは波バネのような弾性体であり、３７は、
リング状ゲート電極３４をカソード歪緩衝板３０及びカ
ソードポスト電極３１から絶縁するための絶縁シート等
からなる絶縁体であり、２６は、その一端部分がカソー
ドポスト電極３１に固着された第１のフランジであり、
４０は、その一端部分がアノードポスト電極３３に固着
された第２のフランジであり、４１はセラミック等から
なり、リング状ゲート端子３８を挟んで上下に分割され
且つ突起部４２を有する絶縁筒である。そして、リング
状ゲート端子３８の外周側部分２３が絶縁筒４１の側面
から外部に突出するとともに、その他端３８Ｅよりも内
周側の位置に取り付け穴２１が所定の間隔で複数個設け
られている。そして、上側の絶縁筒４１の上面より上方
に突出した部分４３ａが第１のフランジ２６の他端部２
６Ｅと気密に固着され、下側の絶縁筒４１の裏面より下
方に突出した部分４３ｂが第２のフランジ４０の他端部
と気密に固着されており、これによって圧接型半導体素
子２０は、密閉されたパッケージ構造になっている。
尚、この内部は、不活性ガスで置換されている。

【００５３】又、図６は、ゲートドライバ４の機構部分
を示す平面図であり、図７は、ゲートドライバ４に図
４、図５に示した構造のＧＴＯ素子２０（スタック電極
２７ａ、２７ｂで加圧されている）を装着した状態を示
す縦断面図である。両図６、７において、参照符号４Ａ
はゲートドライバ本体４Ｃをカバーするためのケース
を、４Ｂはゲートドライバ本体４Ｃの座となるケースを
各々示しており、７０はゲートドライバ本体４とＧＴＯ
素子２０とを電気的に接続するための、回路パターンが
形成された基板全体を示している。同基板７０は、丁
度、従来パッケージのゲートリード線２１Ｐ、２２Ｐ
（図３２）に代わるものであって、ＧＴＯ素子２０の重
量をささえ得るだけの強度を有する。７１は、ＧＴＯ素
子２０のカソード電極２９ｂと圧接により接続されるカ
ソード電極であり、スタック電極２７ａにあたる。２１
Ａは、ゲートドライバ４の基板７０に対応する取り付け
穴２１を介してＧＴＯ素子２０を接続する為の、基板７
０に設けられた取り付け穴であり、ゲートドライバ４と
ＧＴＯ素子２０とを接続する為には、例えば６つ程度の
取り付け穴２１Ａが必要となる。

【００５４】上述した基板７０は、絶縁体を挟んで対向
した次の２つの回路パターン基板を有する。即ち、同基
板７０は、ゲートリード基板７２、カソードリード基板
７３、両基板７２と７３とを絶縁するための絶縁体７４
とを有している。このような多層基板構造を設けたの
は、ゲートドライバ４側の内部インダクタンスを低減す
るためである。ＧＴＯ素子本体２０は、ネジ７５、７６
又は溶接、かしめ等により、ゲートドライバ本体４Ｃと
接続される。

【００５５】以上のように、本ＧＴＯ３の気密パッケー
ジは、半導体基板上に形成された内部のゲート電極２９
ａ側からゲートドライバ本体４Ｃ側へ向けて延長された
リング状ないし円盤状のゲート電極３８を有しており、
しかも当該パッケージ（２０）は、上記リング状ゲート
電極３８の外周部分を直接ゲートドライバ４の本体４Ｃ
より延びた基板７０に取り付け穴２１Ａを介して接続・
固定するだけで、ゲートドライバ４に接続される。その
ため、当該接続にあたっては、ゲートリード線は一切使
用されていない。従って、従来構成における問題点は全
て改善される。即ち、従来、ＧＴＯ素子の内部ゲートリ
ード部とＧＴＯ素子のゲート端子及びカソード端子との
それぞれの結合で発生していた結合ロスというものは、
上述のようにゲートリードの取り出しを円盤状構造とす
ることにより大幅に低減されると共に、従来、外部ゲー
トリード線とゲートドライバとの結合により生じていた
結合ロスに相当する電力ロスは、この発明では円盤状の
ゲートリード部ないしゲート電極３８の全体がゲートド
ライバ４のゲート電流通電用基板７０に直接に接続され
るため、大幅に低減される。更に、従来、ループＲ１の
全インダクタンスの９０％をも占めていた外部ゲートリ
ード線自体のインダクタンスは、この発明では、それら
自体が使用されないため、存在しない。

【００５６】この様に、ＧＴＯ素子２０（３）の内部イ
ンダクタンスの低減とゲートドライバ４の内部インダク
タンスの低減とを実現することが可能となった。これら
の改善に加えて、更に、ＧＴＯ素子２０とゲートドライ
バ４との接続を既述したように工夫を行うことにより
（図７）、ＧＴＯ素子３を、ターンオフゲインＧ≦１と
いう条件で以てターンオフさせることが可能な上昇率ｄ
Ｉ_GQ／ｄｔの領域を現実に発生させることが可能となっ
た。

【００５７】尚、ゲート電流を、図８の平面図に示す基
板７０Ａを用いて、対角に位置する２方向、又は４方向
へと取り出すようにしても良く、更にそれ以上の方向へ
とゲート電流を取り出すようにしても良い。

【００５８】以上の様な回路構成、機構を備える半導体
スイッチ装置の動作を、図９と図１０に基づき説明す
る。尚、図９は、動作波形を示しており、図１０は、Ｇ
ＴＯ３をＰＮＰトランジスタ８０とＮＰＮトランジスタ
８１とから成る回路構成に置き換えた場合の等価モデル
を示す。

【００５９】図９において、ＧＴＯ３がターンオンして
陽極電流Ｉ_Aが流れている状態の時に（時刻ｔ₁）、制御
信号６２（図２）に応じてゲートドライバ４がゲート逆
電流Ｉ_GQを急激な上昇率ないし傾きで以て上昇させる
と、ゲート逆電流Ｉ_GQは、その絶対値が極めて短時間に
陽極電流Ｉ_Aの絶対値と等しい電流値に達する（Ｉ_GQ＝
−Ｉ_A）（時刻Ｔ₂）。この状態で、ＧＴＯ３のアノード
電極３Ａに流れ込む陽極電流Ｉ_Aは全てゲート電極３
Ｇ、配線経路Ｌ１を介してゲートドライバ４に転流し、
｜ＧＴＯ３の陽極電流Ｉ_A｜≦｜ゲート逆電流Ｉ_GQ｜の
関係式が成立し、カソード電流Ｉ_K＝０の状態となる。
これ以降、ゲート逆電流Ｉ_GQは、ＧＴＯ３が完全にター
ンオフするまで、｜Ｉ_A｜≦｜Ｉ_GQ｜の状態を維持し続
ける。

【００６０】図９に示す電流差ΔＩ_GQは、図１０に示す
ＮＰＮトランジスタ８１のリカバリー電流であるものと
考えられる。これは、次のような現象により生ずる。即
ち、図１０において、ＧＴＯ３がターンオンして陽極電
流Ｉ_Aが半導体基板内を流れている状態では、その電流
Ｉ_Aは、ＧＴＯ３のアノード電極３Ａからループ８２と
ループ８３とに別れてカソード電極３Ｋへと流れてい
る。この状態からＧＴＯ３がターンオフへ移行すると、
陽極電流Ｉ_Aの全ては強烈にゲートドライバ４へと引っ
張られ、ループ８４とループ８５へと流れていく。この
時、ＮＰＮトランジスタ８１のベース電流は正方向から
負の方向へ反転し、ＮＰＮトランジスタ８１は急激にタ
ーンオフしてしまい、その内部キャリアがリカバリ電流
となって重畳的に流れることとなる。このリカバリ電流
の増加分が上述の電流差ΔＩ_GQとなって表われ、この
時、｜ゲート逆電流Ｉ_GQ｜＞｜陽極電流Ｉ_A｜となる。

【００６１】このように、ゲート逆電流｜Ｉ_GQ｜＞｜陽
極電流Ｉ_A｜となって、図１０のＮＰＮトランジスタ８
１がターンオフしてしまうと、ＰＮＰトランジスタ８０
のベース電流は０となり（Ｉ_B＝０）、ＰＮＰトランジ
スタ８０はターンオフへと移行していく。

【００６２】ＰＮＰトランジスタ８０の電圧阻止機能が
回復し始めると（時刻Ｔ₃）、図９に示すアノード・カ
ソード電極間電圧Ｖ_AKが上昇し始め、このアノード・カ
ソード電極間電圧Ｖ_AKが電源電圧Ｖ_DDと等しい値に達し
た時（時刻Ｔ₄）、陽極電流Ｉ_Aが減少し始め、ＧＴＯ３
はターンオフ状態へと移行していく。この時のアノード
・カソード電極間電圧Ｖ_AKの上昇率ｄＶ_AK／ｄｔは、Ｇ
ＴＯ３の電圧阻止機能の回復するスピードのみによって
決定されるものであり、外部接続回路等により決定され
るものではない。この点で、スナバコンデンサＣ_Sに依
存してアノード・カソード電極間電圧の上昇率が決定さ
れていた従来技術とは、本発明は明確に異なる。

【００６３】図９において、本発明のピーク電圧（サー
ジ電圧）Ｖ_Pとは、ＧＴＯ３がターンオフした時に主回
路（電源９からノード１１、ＧＴＯ３、ノード１２を経
て電源９に至るまでのループ）の浮遊インダクタンスＬ
に起因して発生する起電圧（そのエネルギーはＥ＝１／
２＊Ｌ＊Ｉ²で表される）が電源電圧Ｖ_DDに重畳されて
得られる電圧である。このピーク電圧Ｖ_Pが仮にＧＴＯ
３の電圧阻止能力を超えると、ＧＴＯ３は破壊されてし
まう。そこで、ＧＴＯ３のターンオフ時に上記ピーク電
圧Ｖ_Pへ向けて上昇し続けるアノード・カソード電極間
電圧Ｖ_AKを、ＧＴＯ３の電圧阻止能力を超えないように
抑圧するピーク電圧抑制回路５を、ＧＴＯ３のノード１
１、１２間にＧＴＯ３に対して並列に接続しておく必要
がある。図１のピーク電圧抑制回路５は、そのような機
能をもったものであり、例えばツェナーダイオード、バ
リスタ、セレスタ、アレスタ等から成る、電圧クランプ
回路である。同回路５は、ＧＴＯのターンオフ時に上昇
し続ける電圧Ｖ_AKが、ＧＴＯ３の電圧阻止能力を越えな
い範囲内に設定された所定の電圧値Ｖ_SPに達した後は、
もし同回路５がなかったならば同電圧Ｖ_AKがピーク電圧
Ｖ_Pに達し、再び所定の電圧値Ｖ_SPに戻るまでに要する
時間である所定の時間Δｔ（図９）だけ、電圧Ｖ_AKを抑
制後のピーク電圧Ｖ_SPに保持し続ける。従って、ピーク
電圧Ｖ_Pは発生せず、ＧＴＯ３素子が破壊されることは
全くない。

【００６４】以上の様に、この発明では、ターンオフ時
に、図１１に示す上昇率ｄＩ_GQ／ｄｔの領域ＲＡにおい
てＧＴＯ３を制御することで、ＧＴＯ３をターンオフさ
せている。同図中、曲線ＣＡ上の点ＰＡが、主電流Ｉ_A
のゲートドライバ４側への転流が生じる転流点であり、
この場合は、前述のリカバリー電流が無いと考えた場合
の理想状態にある。現実的には、転流した主電流にリカ
バリー電流が重畳されるので、ターンオフゲインＧ＜１
の領域内でＧＴＯ３のターンオフが実現されている。

【００６５】図１２及び図１３は、それぞれ、従来技術
及び本発明における主電流Ｉ_Aのターンオフ時の流れを
比較的に示した図である。従来技術、例えば特開平５−
１１１２６２号公報（スイス国出願番号９１１０６１９
１９）や特開平６−１８８４１１号公報（ドイツ国出願
番号Ｐ４２２７０６３）に開示された技術では、図１２
に示すとおり、ターンオフ時においても、カソード電流
Ｉ_KがＧＴＯ３Ｐ内を流れている。即ち、主電流Ｉ_Aは、
ターンオフ時、カソード電流Ｉ_KとＩ_GQPとに分流してい
る。しかし、この場合は、個々のセグメントに流れるカ
ソード電流Ｉ_Kは小さな値であっても、それらが一部の
セグメントに集中的に流れ込むこととなるので、ＧＴＯ
素子の破壊という問題点を内在している。

【００６６】これに対して、本発明では、図１３に示す
通り、ターンオフ時、カソード電流Ｉ_Kは全く流れなく
なり、主電流Ｉ_Aは全てゲートドライバ４側の経路へ転
流し、リカバリー電流の発生によってゲート逆電流Ｉ_GQ
の絶対値は主電流Ｉ_Aの絶対値とリカバリー電流の絶対
値との和となり、｜Ｉ_GQ｜≧｜Ｉ_A｜の関係式が成立し
ている（従来技術では、｜Ｉ_GQP｜＜｜Ｉ_A｜）。

【００６７】以上のように、この発明では、ターンオフ
モード期間中にわたり｜陽極電流Ｉ_A｜≦｜ゲート逆電
流Ｉ_GQ｜となる、新規のゲート転流方式を採用している
ため、ターンオフ時にはカソード電流Ｉ_K＝０となり、
ＧＴＯ３Ｐの内部のカソード面にカソード電流が流れ込
むという状態は全く発生せず、従来ターンオフ失敗の原
因となっていたカソード面への局在的な電流集中は全く
おこり得ない。よって、ターンオフ失敗による素子破壊
のおそれは、この発明では皆無となり、装置の信頼度は
格段に向上する。この効果は、本発明の核心的効果であ
って、上述した各文献に示された技術の組合せを以てし
ても得られない利点であると言える。

【００６８】加えて、アノード・カソード電極間電圧Ｖ
_AKの上昇を抑制してサージ電圧を抑制する回路５を設け
ているので、スパイク電圧は、同回路５によりカットさ
れて全く発生しない。そのため、従来、ターンオフ時に
蓄積された電荷を放電させるために必要であったスナバ
コンデンサＣ_Sを不要とすることができる。即ち、従来
技術では必要不可欠であったスナバ回路を不必要とする
ことができ、これにより装置の小形化、簡素化、低コス
ト化、高効率化を実現することができる。

【００６９】図１４は、図１のものとは異なるピーク電
圧保護回路を採用した半導体スイッチング装置の回路構
成を示す。同図において、図１中の参照符号と同一符号
のものは、同一のものを示す。そして、ＧＴＯ３のパッ
ケージ構造やゲートドライバ４の機構も、図１で述べた
ものが用いられる。参照符号６から８のそれぞれは、Ｇ
ＴＯ３がターンオフ状態となったときに発生するスパイ
ク電圧やピーク電圧（サージ電圧）による電力ロスを抑
制ないし低減する、保護回路を構成する素子であり、順
番にダイオード、抵抗素子、コンデンサを示す。特に、
ここでは、ノード１１とノード１２間にＧＴＯ３に対し
て並列に配設されたバイパス線ＢＬに含まれるコンデン
サ８（容量素子）の一端１５が、抵抗素子７を含み且つ
ノード１４において電源９と接続された配線経路Ｒ４を
介して、電源９に接続されている点に特徴点がある。

【００７０】以上の様な半導体スイッチング装置１０Ａ
ないし、ＧＴＯ３の動作を、実測波形を示す図１５を基
に説明する。

【００７１】この場合のＧＴＯ３の動作は既述した図１
の装置での動作と同等であり、アノード・カソード電極
間電圧Ｖ_AKのピーク電圧抑制動作のみが図１の場合と異
なる。図１５の実測波形は、Ｉ_A＝１０００（Ａ／
ｄ）、Ｖ_AK＝１０００（Ｖ／ｄ）、Ｉ_GQ＝１２００（Ａ
／ｄ）、Ｖ_GD＝２０（Ｖ／ｄ）、ｔ＝２（μｓ／ｄ）と
した場合の例である。同図中、曲線Ｃ１、Ｃ２、Ｃ３、
Ｃ４は、それぞれ陽極電流Ｉ_A、アノード・カソード電
極間電圧Ｖ_AK、ゲート逆電流Ｉ_GQ、ゲート電圧Ｖ_Gの実
測波形を示す。

【００７２】図１４において、コンデンサ８は抵抗素子
７を通して常に電源電圧Ｖ_DDに充電されており、ターン
オフ動作時においては、発生するスパイク電圧Ｖ_DSP及
びピーク電圧Ｖ_Pから電源電圧Ｖ_DDを超えた電圧部分
（Ｖ_DSP−Ｖ_DD、Ｖ_P−Ｖ_DD）による電流のみが、ダイオ
ード６を通してコンデンサ８に吸収される。従って、上
記超過した部分だけが、その超過する時間だけ、コンデ
ンサ８に新たに充電されるにすぎない。

【００７３】以上の点を、図１５に基づいて説明する。
アノード・カソード電極間電圧Ｖ_AKが電源電圧Ｖ_DDに達
するまでは、コンデンサ８は機能せず、この期間（ｔ₂
−ｔ_１）の上昇率ｄＶ_ＡＫ／ｄｔはＧＴＯ３の能力によ
り決定される（このとき、全主電流Ｉ_Aはゲートドライ
バ４側へ転流している）。そして、アノード・カソード
電極間電圧Ｖ_AKが電源電圧Ｖ_DDに達して陽極電流Ｉ_Aが
減少し始めると（時刻ｔ₂）、それと同時に、ノード１
１に流れ込む主電流はダイオード６を通してコンデンサ
８側へと、即ちバイパス経路ＢＬへと流れ始める。この
時、流れ込むバイパス電流ｉの上昇率ｄｉ／ｄｔと、Ｇ
ＴＯ３とダイオード６とコンデンサ８とから成る閉回路
ないし第１ループＲ２に浮遊するインダクタンス
（Ｌ_f1）とによって起電圧が発生する。これが、図１５
に示すスパイク電圧Ｖ_DSPである（時刻ｔ₃）。これ以
後、時刻ｔ₅までは、アノード・カソード電極間電圧Ｖ
_AKのピーク電圧Ｖ_Pと電源電圧Ｖ_DDとの差はコンデンサ
８に吸収される。その際、コンデンサ８に吸収される過
充電分が、ＧＴＯ３の電圧阻止能力以下となるように、
コンデンサ８の容量値は適切に決定されている。つま
り、時刻ｔ₄から時刻ｔ₅までに上昇するアノード・カソ
ード電極間電圧Ｖ_AKのピーク値Ｖ_PがＧＴＯ３の電圧阻
止能力以下となるように、コンデンサ８の容量値によっ
て決定される。

【００７４】尚、コンデンサ８によって吸収されたピー
ク電圧の過充電分は、抵抗素子７を通して、次回ターン
オフまでに電源９側に放電される。一方、ＧＴＯ３のタ
ーンオン時においてもコンデンサ８に充電された電圧な
いし電荷は、それが放電しようとしてもダイオード６に
阻止されるので、放電することはない。よって、コンデ
ンサ８は、常に電源電圧Ｖ_DDと等しい電圧に充電されて
いることになる。

【００７５】尚、時刻ｔ₄から時刻ｔ₅までのピーク電圧
Ｖ_Pは、第２ループＲ３内の浮遊インダクタンス
（Ｌ_A2）とコンデンサ８の容量値とに起因して生ずる起
電力に基づく。

【００７６】以上の様に、この半導体スイッチング装置
１０Ａのピーク電圧抑制回路ないし保護回路のコンデン
サ８に蓄積されるエネルギーについては、従来技術にお
けるスナバコンデンサのようにスナバ抵抗によって０値
に至るまで全てが放電されてしまうのではなくて、その
内の過充電分のみが放電されるに過ぎなく、従来問題と
なっていたスナバ回路の放電損失を格段に低減すること
ができる。しかも、この半導体スイッチング装置１０Ａ
では、従来技術のスナバ回路で用いられていた部材をそ
のまま用い、かつスナバ抵抗として用いられていた抵抗
素子の配線を配線経路Ｒ４として電源９のノード１４に
直接接続するだけで、上記保護回路を簡単に構成できる
ため、即ち、従来のスナバ回路をそのまま利用して放電
損失を十分低減させることが可能となるため、非常に実
現性の高い装置を実現できる利点がある。勿論、同装置
１０Ａでも、図１の装置１０と同様に、ターンオフ時の
ＧＴＯ３の素子破壊を完全に阻止することができる。

【００７７】先の課題の項で触れたように、以上図１な
いし図１５で説明した半導体スイッチング装置により、
従来からの課題は基本的には解決されるが、現実の製品
化を図るためには、構造は勿論、製造、保守時の作業性
等、更には周辺機器、部品を含めた具体化への検討が必
要となり、これら具体化の中で提起される問題点も解決
していかねばならない。

【００７８】即ち、本願発明になる半導体スイッチング
装置においては、ゲートドライバから半導体スイッチン
グ素子のゲート電極へターンオフ電流を流すため、半導
体スイッチング素子のリング状のゲート端子とゲートド
ライバからの導体とを電気的に接続する必要があるが、
先の図６、図７に示した例では、この接続をネジを使用
して締め付ける構造のものとしている。この場合、ゲー
ト端子に流入する電流はその周方向に沿って均等に分布
することが要求されるので、ネジの取付ピッチは大きく
できず、結果としてネジの本数が増える。発明者等が試
作した４０００Ａ定格のＧＴＯの場合は少なくとも１６
本のネジが必要となる。このため、当該部分のネジ穴寸
法の要求精度が極めて高くなって加工コストが増大する
とともに、当該部分の着脱時の作業性が極めて煩雑にな
る。

【００７９】図１６は、以上の作業性が煩雑という問題
点を解決した半導体スイッチング装置の要部、即ち、半
導体スイッチング素子のゲート端子の接続部分を示す構
成図である。同図（１）は、その平面図、同図（２）
は、同図（１）のＸ１−Ｘ１線で切断した断面図であ
る。なお、以下では、図１〜図１５で説明した内容とそ
の主たる着目点が異なるので、同一または相当部分につ
いても新たな符号を付して説明するものとする。

【００８０】図において、１００は周方向に延在するリ
ング状のゲート端子１０１を備えた半導体スイッチング
素子としてのＧＴＯ、１０２および１０３はＧＴＯ１０
０の軸方向上下端に形成されたアノード電極およびカソ
ード電極、１０４は各電極端子間を絶縁する絶縁筒であ
る。２００はゲートドライバである。１１０はＧＴＯ１
００とゲートドライバとの間の電流路を構成する配線基
板で、図１７にその詳細断面を示すように、互いに絶縁
層１１５を介して積層された４層の導電層１１１〜１１
４を備えている。そして、第１層、第３層の第１の導電
層１１１、１１３はゲート側電流路を形成し、それぞれ
の一端（図１７では、図示を省略している左方端）はゲ
ートドライバ２００のゲート側出力端子に接続され、第
２層、第４層の第２の導電層１１２、１１４はカソード
側電流路を形成し、それぞれの一端はゲートドライバ２
００のカソード側出力端子に接続されている。なお、第
１の導電層１１１、１１３および第２の導電層１１２、
１１４は、ゲート端子１０１の接続位置近傍において、
スルーホール１１６によりそれぞれ相互に電気的に接続
されている。また、１１７は配線基板１１０の表裏両面
に施された絶縁被膜である。

【００８１】図１６に戻り、１２０は平板状の導体板で
図１８で後述するように、スタック構造として組み立て
られた時点でその右方端がカソード電極１０３に当接
し、軸方向に圧接されて固定される。導体板１２０の左
方端はゲートドライバ２００と一体に固定される。１２
１は皿ネジ１２２により導体板１２０に一体に固着され
た導電材からなるカソードスペーサリングで、その上面
には第２の導電層１１４を露出させた配線基板１１０の
下面が当接する。

【００８２】１２３はＧＴＯ１００と同軸に配設されそ
の内周に雌ネジ１２４が形成された導電材からなるリン
グ状の取付座で、その下面には第１の導電層１１１を露
出させた配線基板１１０の上面が当接する。１２５はボ
ルトで、カソードスペーサリング１２１と取付座１２３
とで配線基板１１０を挟持圧接し三者を一体に固定す
る。１２６はボルト１２５を絶縁するための絶縁スペー
サである。１２７は外周に形成された雄ネジ１２８を取
付座１２３の雌ネジ１２４に螺合させることによりゲー
ト端子１０１を軸方向下方へ圧接してゲート端子１０１
と第１の導電層１１１とを電気的に接続するゲート押え
リングである。１２７ａはこの螺合の際に使用する工具
を係合させるためゲート押えリング１２７の周方向４個
所に設けられた凹部である。

【００８３】図１６に示す半導体スイッチング装置にお
いては、予め皿ネジ１２２およびボルト１２５を使用し
て取付座１２３、配線基板１１０、カソードスペーサリ
ング１２１および導体板１２０、更にゲートドライバを
一体に組み立てておき、ＧＴＯ１００を位置合わせした
後、ゲート押えリング１２７を取付座１２３に螺合させ
ることによりゲート端子１０１と配線基板１１０の第１
の導電層１１１とが接触する。なお、この接触は、ゲー
ト端子１０１の下面だけでなく、取付座１２３およびゲ
ート押えリング１２７を経てゲート端子１０１の上面か
らもなされるので、良好な導通状態が得られる。そし
て、この導電層１１１はスルーホール１１６により導電
層１１３と接続されているので、ゲートドライバのゲー
ト側出力端子からの電流は両導電層１１１、１１３を経
てゲート端子１０１に流れることになる。

【００８４】また、カソード電極１０３は導体板１２０
およびカソードスペーサリング１２１を経て第２の導電
層１１４と接続される。そして、この導電層１１４はス
ルーホール１１６により導電層１１２と接続されている
ので、ゲートドライバのカソード側出力端子からの電流
は両導電層１１２、１１４を経てカソード電極１０３に
流れることになる。以上のように、ゲートドライバとＧ
ＴＯ１００との間を接続する電流路が、電流が互いに逆
方向に流れる一対の導電層を２組積層してなる配線基板
１１０で構成されているので、この電流路のインダクタ
ンスを極めて小さな値に抑えることができ、前述した原
理にもとづく所望の急峻なターンオフ電流の供給が容易
確実になされる訳である。

【００８５】また、ゲート端子１０１の切り離しは、ゲ
ート押えリング１２７の螺合状態を緩め、取付座１２３
から分離させればよい。以上のように、この実施の形態
による半導体スイッチング装置のゲート端子の接続脱着
構造にあっては、ゲート押えリング１２７という１個の
ネジ構造部品の螺合操作でその着脱が可能となるので、
その作業性が極めて簡便になる。しかも、従来のよう
に、多数のネジ穴を必要としないので、特別に高い加工
精度が不要となり製品価格を低減することができる。ま
た、小径のネジ穴が多い場合には、組立作業時に、ネジ
の切り屑が原因となって、ゲート、カソード間が短絡状
態となる可能性があるが、この発明ではこのような懸念
が皆無となる。

【００８６】なお、図１８は、以上で説明した半導体ス
イッチング装置を複数個使用し他の周辺部品とともに半
導体スタック装置として組み立てたものである。同図
（１）はその構造図、同図（２）はその回路ブロック図
である。図において、１００はＧＴＯ、２００はゲート
ドライバ、２０１は環流ダイオード、２０２はスナバダ
イオード、２０３は冷却部材としての冷却フィン、２０
４はスタック電極、２０５は絶縁スペーサである。この
内、冷却フィン２０３には水冷配管２０６が接続され、
ＧＴＯ１００や環流ダイオード２０１からの発熱を冷却
水へ放熱する。２１０は以上の各部品を積み重ね上下か
ら締め付け、各構成部品を圧接状態で格納する取付枠で
ある。図１８から判るように、この形態例では、ゲート
ドライバ２００は導体板１２０を介して支持されスタッ
ク構造と一体の構成となる。

【００８７】ところで、ここで新たな問題点が生じる。
即ち、図１６に示す半導体スイッチング装置において
は、既述した通り、スタックとして組み立てた時、その
右方端がカソード電極１０３に当接し軸方向に圧接され
て固定される導体板１２０を設け、この導体板１２０の
左方端にゲートドライバ２００が一体に固定される。配
線基板１１０もその右方端はカソードスペーサリング１
２１および取付座１２３により導体板１２０に固定さ
れ、左方端はゲートドライバ２００に接続固定される。
従って、半導体スイッチング装置として組み立てた後に
ゲートドライバ２００のみを取り外し交換しようとする
と、図１８に示すスタック構造を一旦解体し、当該ゲー
トドライバ２００に結合されたＧＴＯ１００を取り外す
必要がある。従って、特に、保守や点検、故障時の作
業、取扱いが極めて煩雑で長時間を要するものとなる。

【００８８】図１９は、上記した新たな問題点をも解決
した、この発明の実施の形態１における半導体スイッチ
ング装置を示す構成図で、同図（１）はその平面図、同
図（２）はその側面図である。図において、図１６と同
一の部分には同一の符号を付して個々の説明は省略す
る。１１０Ａおよび１１０Ｂは配線基板で、図に示すよ
うに、ＧＴＯ１００とゲートドライバ２００との中間位
置でターンオフ電流の流れと直角の方向に切断して分離
されている。そして、後述するように、この分離部分に
おいて、両配線基板１１０Ａおよび１１０Ｂの第１の導
電層同士、第２の導電層同士の接続、開離を行う接離手
段としてのコネクタ３００を備えている。

【００８９】導体板１２０Ａは、スタックとして組み立
てた時、カソード電極１０３に当接し軸方向に圧接され
て固定される点は図１６の導体板１２０と同様である
が、図１９（２）に示すように、取付座１２３の外径に
ほぼ等しい外径の円板状のもので、ゲートドライバ２０
０とは分離したものとしている。なお、ゲートドライバ
２００内のＧＴＦは図２２で後述するターンオフ用ゲー
トドライバ、Ｐ１、Ｐ２・・・Ｐｎはそのゲート側出力
端で、図の方向に複数個併設され、ＧＴＯ１００のゲー
ト端子１０１とゲートドライバ２００との間の電流路を
複数の並列電流路で構成することにより、ゲート端子１
０１の周方向におけるターンオフ電流の分布の均等化を
図っている。

【００９０】図２０はコネクタ３００の具体例を示す断
面図である。図において、３０１は配線基板１１０Ｂの
右端上面に取付けられた雄側コネクタで、上下方向に２
個、図の奥行方向に数１０個程度、互いに絶縁されたコ
ネクタピン３０１ａが設けられている。３０２は配線基
板１１０Ａの左端上面に取付けられた雌側コネクタで、
雄側コネクタ３０１の各コネクタピン３０１ａと対とな
って接離するコネクタピン３０２ａが設けられている。

【００９１】そして、配線基板１１０Ａでは、ゲート側
電流路となる第１の導電層１１１、１１３がスルーホー
ルＴＨ１によって互いに接続され、更にリード線を経て
雌側コネクタ３０２の下段のコネクタピン３０２ａに接
続されている。また、カソード側電流路となる第２の導
電層１１２、１１４がスルーホールＴＨ２によって互い
に接続され、更にリード線を経て雌側コネクタ３０２の
上段のコネクタピン３０２ａに接続されている。

【００９２】以上のように、コネクタ３００を設けるこ
とにより、配線基板はその途中で簡単に分離することが
できる。従って、半導体スイッチング装置として組み立
てた後にも、ゲートドライバ２００のみをスタック構造
から分離することができ、例えば、ゲートドライバ２０
０を点検、修理した後、再びＧＴＯ１００に接続するこ
とも簡単な操作で行うことができる。その場合、図２０
に示すように、ゲート側電流路とカソード側電流路とが
個々に分離されて接続されるので、ターンオフ電流の供
給が円滑になされる。

【００９３】図２１はコネクタの変形例３００Ａで、こ
こでは、雄側コネクタ３０１、雌側コネクタ３０２共、
それぞれ上下方向４段にコネクタピン３０１ａ、３０２
ａを設け、配線基板１１０Ａでは、スルーホールＴＨ
１、ＴＨ２、ＴＨ３、ＴＨ４により各導電層１１１、１
１２、１１３、１１４を個別に絶縁された状態で上面へ
引出し、それぞれリード線を経て雌側コネクタ３０２の
各コネクタピン３０２ａに接続される。同様に、配線基
板１１０Ｂでは、ＴＨ５〜ＴＨ８により各導電層１１１
〜１１４を個別に絶縁された状態で上面へ引出し、それ
ぞれリード線を経て雄側コネクタ３０１の各コネクタピ
ン３０１ａに接続される。

【００９４】以上のように、図２１のコネクタ３００Ａ
では、各配線基板１１０Ａ、１１０Ｂの各導電層１１１
〜１１４がそれぞれ個別に絶縁された状態で接離され
る。従って、コネクタの存在にもかかわらず、ゲートド
ライバ２００から各導電層に個々に出力された電流は、
ゲート端子１０１またはその近傍に至るまで他の導電層
に分流することなく流れるので、往復する電流が流れる
導電層を２対、合計４層の導電層１１１〜１１４を設け
ることによって得られる配線基板の低インダクタンス特
性が損なわれることがない。なお、このコネクタは、上
記した導電層の対数を更に増やした配線基板にも同じ要
領で対応できることは言うまでもない。

【００９５】図２２は、図１９に示す半導体スイッチン
グ装置の回路構成を示す図である。図において、ＧＴＦ
はターンオフ用ゲートドライバ、ＶＤＮはその直流電
源、ＴｒＦ１とＣ１、ＴｒＦ２とＣ２、ＴｒＦｎとＣｎ
はそれぞれターンオフ用トランジスタとコンデンサで、
図１９（１）で点線で示すように、それぞれゲート側出
力端Ｐ１、Ｐ２、Ｐｎからターンオフ電流ｉ１、ｉ２、
ｉｎが流入する。即ち、これら複数組のトランジスタＴ
ｒＦおよびコンデンサＣを配列することにより、並列電
流路Ｇ１Ｐ、Ｇ２Ｐ、ＧｎＰを形成しゲート端子１０１
に流れるターンオフ電流の周方向の分布の均等化を図っ
ている。

【００９６】そして、この並列電流路の途中にコネクタ
３００を設けて接離可能な構成としている訳である。な
お、詳しい説明は省略するが、カソード側についても同
様に並列電流路Ｋ１Ｐ、Ｋ２Ｐ、ＫｎＰを形成してい
る。また、図２２ではターンオン用ゲートドライバＧＴ
Ｎは図示を簡略化しているが、上記した並列電流路を介
してゲート端子１０１へターンオン電流を供給する。

【００９７】図２３は図１９で示す半導体スイッチング
装置を複数個使用し他の周辺部品とともに半導体スタッ
ク装置として組み立てたものである。同図では、細部の
符号は図示を省略している。ここでは、各ゲートドライ
バ２００は、図に断面で示す固定枠２５０に取り付けら
れている。従って、スタックとして組み立てた後、ゲー
トドライバ２００を取り外す場合には、先ずゲートドラ
イバ２００と固定枠２５０との係合を解除し、コネクタ
３００を開離する形でゲートドライバ２００を取り出
す。ゲートドライバ２００を復帰させる場合は、上記と
逆の操作でゲートドライバ２００を固定枠２５０へ取り
付ければよい。

【００９８】実施の形態２．図２４はこの発明の実施の
形態２における半導体スイッチング装置を示す構成図で
ある。この形態２におけるコネクタ３００Ｂは、４個の
コネクタ３１１〜３１４からなり、コネクタピンの多い
コネクタ３１０、３１３を配線基板の幅方向の両端部
に、そして、比較的コネクタピンの少ないコネクタ３１
１、３１２を配線基板の幅方向の中央部に配設してい
る。即ち、コネクタピンの配設密度を、両端部に対して
中央部を粗にしている。以下、このコネクタピンを不均
一分布に配設した場合の効果を図２６に示す回路構成図
を参照して説明する。

【００９９】図２６において、ＧＣはゲートドライバ２
００側から見たときのリング状のゲート端子１０１の中
央部、ＧＬ、ＧＲは同じくゲート端子１０１の左部、右
部である。即ち、ここでは、先に説明した並列電流路を
ゲート端子１０１の左部ＧＬ、中央部ＧＣ、右部ＧＲに
至る３つの電流路ＧＬＰ、ＧＣＰ、ＧＲＰで構成するも
のとしている。なお、カソード側も同様であるが、図２
６では、図示を簡略にして１つの電流路ＫＰで示してい
る。ＳＬ、ＳＣ、ＳＲおよびＣＬ、ＣＣ、ＣＲは、それ
ぞれ単極スイッチの形で図示を簡略化して示すターンオ
フ用トランジスタおよびコンデンサで、各電流路ＧＬ
Ｐ、ＧＣＰ、ＧＲＰに対応して配置されている。

【０１００】以上の３つの電流路ＧＬＰ、ＧＣＰ、ＧＲ
Ｐを比較した場合、一端に接続されるゲート端子１０１
がリング状の形状であるため、ゲートドライバ２００と
ゲート端子１０１との間の寸法に差が生じ、そのままで
は、中央の電流路ＧＣＰに流れるターンオフ電流の密度
が端部の電流路ＧＬＰ、ＧＲＰに流れるターンオフ電流
の密度より大きくなる傾向となる。そこで、図２４に示
すコネクタ３００Ｂでは、ピン数の異なるコネクタ３１
０〜３１３を図のように配置して、中央の電流路ＧＣＰ
におけるピンの配設密度を端部の電流路ＧＬＰ、ＧＲＰ
におけるピンの配設密度より低くすることにより、相対
的に中央の電流路ＧＣＰに流れる電流を抑え、端部の電
流路ＧＬＰ、ＧＲＰに流れる電流を増大させ、全体とし
てゲート端子１０１に流れ込む電流がその周方向に均等
に分布するようにしている。

【０１０１】図２５は、同趣旨による図２４とは異なる
変形例を示す構成図で、ここでは中央部にいくほどコネ
クタピンの配設密度を小さくした１個のコネクタ３００
Ｃにより配線基板１１０Ａと１１０Ｂとを接離可能な構
成としている。各電流路の電流密度が均一となるようコ
ネクタピンの配設密度をきめ細かく設定できる利点があ
る。

【０１０２】実施の形態３．図２７はこの発明の実施の
形態３における半導体スイッチング装置を示す構成図で
ある。ここでは、配線基板の途中にコネクタ３００Ｄを
設けるとともに、ゲートドライバ２００を２個に分割
し、コネクタ３００は分割した２個のゲートドライバ２
００と２００Ａとの間に配置している。ＧＴＦ１、ＧＴ
Ｆ２は２個に分割されたターンオフ用ゲートドライバで
ある。

【０１０３】図２８は図２７に示す半導体スイッチング
装置の回路構成を示す図である。図において先の図２６
と同一符号は同一または相当部分を示す。ここでは、タ
ーンオン用ゲートドライバは直流電源ＶＤＰを除いて図
示を省略している。Ｓ１〜Ｓ４およびＣ１〜Ｃ４はター
ンオフ用ゲートドライバＧＴＦ１のそれぞれ単極スイッ
チの形で表示を簡略化して示すターンオフ用トランジス
タおよびコンデンサである。ＳＬ１、ＳＬ２、ＳＲ１、
ＳＲ２およびＣＬ１、ＣＬ２、ＣＲ１、ＣＲ２はそれぞ
れ単極スイッチの形で表示を簡略化して示すターンオフ
用トランジスタおよびコンデンサである。

【０１０４】この形態例では、２個のゲートドライバ２
００、２００Ａをコネクタ３００Ｄを間にその前後に配
置しているので、結果としてゲートドライバ２００はＧ
ＴＯ１００から遠い距離に、ゲートドライバ２００Ａは
ＧＴＯ１００から近い距離に位置することになる。従っ
て、この位置関係を逆に利用し、図２８に示すように、
ＧＴＯ１００から遠いゲートドライバＧＴＦ１はゲート
端子１０１の近い部位である中央部ＧＣへ接続し、ＧＴ
Ｏ１００に近いゲートドライバＧＴＦ２はゲート端子１
０１の遠い部位にあたる端部ＧＬ、ＧＲへ接続する。

【０１０５】そして、例えば前者の電流路、即ち、ゲー
トドライバＧＴＦ１の電流路ＦＰは、先の図２１等で示
す４層の導電層を備えた配線基板の場合、その外層、即
ち第１層と第４層の導電層１１１、１１４を使用するよ
うにし、後者の電流路、即ち、ゲートドライバＧＴＦ２
の電流路ＢＰは、配線基板の内層、即ち、第２層と第３
層の導電層１１２、１１３を使用するようにする。以上
の各並列電流路ＦＰ、ＢＰの構成を採用し、２個のゲー
トドライバ２００と２００Ａとの間隔を適切に設定する
ことにより、ゲート端子１０１に接続される各並列電流
路のゲートドライバからの距離がほぼ等しくなり、ゲー
ト端子１０１へのターンオフ電流の周方向の分布がより
均等化する。

【０１０６】コネクタ３００Ｄの部分で配線基板を開離
することにより、すべてのゲートドライバの分離はでき
ないが、その一部、図２７ではゲートドライバ２００に
ついてはＧＴＯ１００と切り離して分離することができ
る。従って、スタックとして組み立てた後であっても、
ゲートドライバ２００については、組み立てを解体する
ことなく、その分離取外しが可能となり、その交換等の
作業が簡便となる利点がある。更に、ＧＴＯ１００と一
体構造とするゲートドライバの容量を低減できるので、
配線基板１１０に要求される機械的条件が緩和される等
の利点や、工作時の取扱いが容易になる利点がある。

【０１０７】なお、図２７では、ゲートドライバとして
ターンオフ用ゲートドライバＧＴＦについてだけ触れ、
これを２個に分割してコネクタの前後に配置する場合に
ついて説明したが、コネクタの前後に配置するゲートド
ライバ２００の分割方式については、図２７の場合のも
のに限られることはなく、例えば、以下のような種々の
組合せを採用することができる。即ち、一方をターンオ
フ用ゲートドライバＧＴＦ、他方をターンオン用ゲート
ドライバＧＴＮとする方式、ターンオフ用とターンオン
用とでは区別せず両者に配置し、一方をゲート端子１０
１の中央部ＧＣへの電流路を介してゲート電流を供給す
るゲートドライバ、他方をゲート端子１０１の端部Ｇ
Ｌ、ＧＲへの電流路を介してゲート電流を供給するゲー
トドライバとする方式等を採用することができる。

【０１０８】なお、上記各形態例におけるゲート端子１
０１はいずれもＧＴＯ１００の周方向に延在するリング
状の形態のものとして説明したが、図２９に示すよう
に、ＧＴＯ１００の周方向に沿って等間隔に複数の端子
片１０９が設けられたもので、いわば、周方向に不連続
に延在する形態のゲート端子１０１Ａであっても、この
発明は同様に適用することができ同等の効果を奏するも
のである。

【０１０９】また、この発明に係る半導体スイッチング
素子を適用し、更にこれら半導体スイッチング素子をゲ
ート制御して電力変換を行うゲート制御装置を備えるこ
とにより、上述した通り、ゲートドライバのＧＴＯから
の取外しが容易簡便に行い得る、例えばインバータ等の
電力変換装置を得ることができる。

【０１１０】

【発明の効果】以上のように、請求項１に係る半導体ス
イッチング装置は、半導体スイッチング素子を周方向に
延在するゲート端子を備えたものとし、電流路の途中
に、当該電流路を接離可能な接離手段を備えたので、半
導体スイッチング素子とゲートドライバとの分離が容易
となり、ゲートドライバの交換が簡便に行い得る。

【０１１１】請求項２に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、電流路をゲート側電流路を形成
する第１の導電層とカソード側電流路を形成する第２の
導電層とを絶縁層を介して積層してなる配線基板とし、
上記配線基板を、上記半導体スイッチング素子とゲート
ドライバとの途中でターンオフ電流の流れと直角の方向
に切断して分離したものとし、上記分離部分において上
記第１の導電層同士、上記第２の導電層同士の接続、開
離を行う接離手段を備えたので、半導体スイッチング素
子とゲートドライバとの分離が容易となり、ゲートドラ
イバの交換が簡便に行い得る。更に、配線基板の採用で
低インダクタンスの電流路が実現し、接離手段がその特
性を損なうことがない。

【０１１２】また、請求項３に係る半導体スイッチング
装置は、その接離手段を、ターンオフ電流の流れと直角
の方向に沿って所定の間隔で配設された複数の雌雄のコ
ネクタピンを備えたものとし、上記直角の方向に沿った
上記コネクタピンの配設密度を、上記直角の方向の両端
部分に対して中央部分を粗にしたので、ゲート端子への
ターンオフ電流の周方向の分布が均等化される。

【０１１３】また、請求項４に係る半導体スイッチング
装置は、そのゲートドライバを２個に分割し、接離手段
が上記分割した２個のゲートドライバの間に位置するよ
うにしたので、ゲートドライバの一部の交換が容易にな
るとともに、電流路に要求される機械的条件が緩和され
る。

【０１１４】また、請求項５に係る半導体スイッチング
装置は、そのゲートドライバを、半導体スイッチング素
子へのターンオン電流をも供給可能なものとし、上記ゲ
ートドライバを２個に分割し、接離手段が上記分割した
２個のゲートドライバの間に位置するようにしたので、
ゲートドライバの一部の交換が容易になるとともに、電
流路に要求される機械的条件が緩和される。

【０１１５】請求項６に係る半導体スタック装置および
請求項７に係る電力変換装置は、以上の半導体スイッチ
ング素子を備えた、特にゲートドライバの交換が容易に
できる半導体スタック装置および電力変換装置が得られ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係る半導体スイッチ
ング装置の回路図である。

【図２】 ゲートドライバ回路の具体的な構成を示す図
である。

【図３】 ゲート側に流れる電流の波形を示す図であ
る。

【図４】 本発明のＧＴＯ素子パッケージを示す断面図
である。

【図５】 本発明のＧＴＯ素子パッケージの外観を示す
平面図である。

【図６】 本発明のゲートドライバの外観を示す平面図
である。

【図７】 本発明のＧＴＯ素子パッケージとのゲートド
ライバとの接続方法を示す断面図である。

【図８】 多方向からゲート逆電流を取り出す場合のゲ
ートドライバーを示す平面図である。

【図９】 本発明の実施の形態１に係る半導体スイッチ
ング装置の動作を示す図である。

【図１０】 ＧＴＯの等価モデルを示す図である。

【図１１】 アノード・カソード電極間電圧の上昇率と
ターンオフゲインとの関係を示す図である。

【図１２】 従来技術におけるターンオフ時の主電流の
流れを示す図である。

【図１３】 本発明におけるターンオフ時の主電流の流
れを示す図である。

【図１４】 図１とは異なる、本発明の実施の形態１に
係る半導体スイッチング装置の回路図である。

【図１５】 図１４の装置における実測波形を示す図で
ある。

【図１６】 この発明の実施の形態１における半導体ス
イッチング装置の要部を示す構成図である。

【図１７】 図１６の一部を拡大して示す断面図であ
る。

【図１８】 図１６の半導体スイッチング装置を使用し
た半導体スタック装置を示す構成図である。

【図１９】 この発明の実施の形態１における半導体ス
イッチング装置を示す構成図である。

【図２０】 図１９のコネクタの具体例を示す断面図で
ある。

【図２１】 図１９のコネクタの図２０とは異なる具体
例を示す断面図である。

【図２２】 図１９に示す半導体スイッチング装置の回
路構成を示す図である。

【図２３】 図１９の半導体スイッチング装置を使用し
た半導体スタック装置を示す構成図である。

【図２４】 この発明の実施の形態２における半導体ス
イッチング装置を示す構成図である。

【図２５】 この発明の実施の形態２における図２４と
は異なる半導体スイッチング装置を示す構成図である。

【図２６】 図２４に示す半導体スイッチング装置の回
路構成を示す図である。

【図２７】 この発明の実施の形態３における半導体ス
イッチング装置を示す構成図である。

【図２８】 図２７に示す半導体スイッチング装置の回
路構成を示す図である。

【図２９】 周方向に延在するゲート端子１０１の変形
例を示す図である。

【図３０】 従来装置の回路を示す図である。

【図３１】 従来回路による実測波形を示す図である。

【図３２】 従来のＧＴＯ素子パッケージの断面図であ
る。

【図３３】 従来のＧＴＯ素子パッケージの外観を示す
平面図である。

【図３４】 従来の問題点を指摘するための図である。

【図３５】 従来の問題点を指摘するための図である。

【符号の説明】

３ ＧＴＯ、３Ａ アノード電極、３Ｋ カソード電
極、３Ｇ ゲート電極、４ ゲートドライバ、５ ピー
ク電圧抑制回路、Ｒ１ 経路、Ｉ_A 主電流、Ｉ_G ター
ンオン制御電流、Ｉ_GQ ゲート逆電流、１００ ＧＴ
Ｏ、１０１，１０１Ａ ゲート端子、１０２ アノード
電極、１０３ カソード電極、１１０，１１０Ａ，１１
０Ｂ 配線基板、１１１，１１３ 第１の導電層、１１
２，１１４ 第２の導電層、１１５ 絶縁層、１１６
スルーホール、１２０，１２０Ａ 導体板、２００，２
００Ａ ゲートドライバ、２０３ 冷却フィン、２１０
取付枠、３００，３００Ａ，３００Ｂ，３００Ｃ，３
００Ｄ コネクタ、３０１ 雄側コネクタ、３０２ 雌
側コネクタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−201039（ＪＰ，Ａ) 特開 平８−330572（ＪＰ，Ａ) 特開 昭61−227661（ＪＰ，Ａ) 特開 平８−331835（ＪＰ，Ａ) 実開 昭55−67685（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 1/06

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 ゲート電極を有する半導体スイッチング
   素子、および電流路を介して上記半導体スイッチング素
   子の上記ゲート電極とカソード電極との間にターンオフ
   電流を供給するゲートドライバを備えた半導体スイッチ
   ング装置において、 上記半導体スイッチング素子を周方向に延在するゲート
   端子を備えたものとし、上記電流路の途中に、当該電流
   路を接離可能な接離手段を備えたことを特徴とする半導
   体スイッチング装置。
2. 【請求項２】 ゲート電極を有する半導体スイッチング
   素子、および電流路を介して上記半導体スイッチング素
   子の上記ゲート電極とカソード電極との間にターンオフ
   電流を供給するゲートドライバを備えた半導体スイッチ
   ング装置において、 上記半導体スイッチング素子を周方向に延在するゲート
   端子を備えたものとし、上記電流路をゲート側電流路を
   形成する第１の導電層とカソード側電流路を形成する第
   ２の導電層とを絶縁層を介して積層してなる配線基板と
   し、上記配線基板を、上記半導体スイッチング素子とゲ
   ートドライバとの途中で上記ターンオフ電流の流れと直
   角の方向に切断して分離したものとし、上記分離部分に
   おいて上記第１の導電層同士、上記第２の導電層同士の
   接続、開離を行う接離手段を備えたことを特徴とする半
   導体スイッチング装置。
3. 【請求項３】 接離手段を、ターンオフ電流の流れと直
   角の方向に沿って所定の間隔で配設された複数の雌雄の
   コネクタピンを備えたものとし、上記直角の方向に沿っ
   た上記コネクタピンの配設密度を、上記直角の方向の両
   端部分に対して中央部分を粗にしたことを特徴とする請
   求項２記載の半導体スイッチング装置。
4. 【請求項４】 ゲートドライバを２個に分割し、接離手
   段が上記分割した２個のゲートドライバの間に位置する
   ようにしたことを特徴とする請求項１ないし３のいずれ
   かに記載の半導体スイッチング装置。
5. 【請求項５】 ゲートドライバを、半導体スイッチング
   素子へのターンオン電流をも供給可能なものとし、上記
   ゲートドライバを２個に分割し、接離手段が上記分割し
   た２個のゲートドライバの間に位置するようにしたこと
   を特徴とする請求項１ないし３のいずれかに記載の半導
   体スイッチング装置。
6. 【請求項６】 半導体スイッチング素子と上記半導体ス
   イッチング素子からの発熱を放熱する冷却部材とを積み
   重ね取付枠内に配置してなることを特徴とする請求項１
   ないし５のいずれかに記載の半導体スイッチング装置を
   使用した半導体スタック装置。
7. 【請求項７】 半導体スイッチング素子をゲート制御し
   て電力変換を行うゲート制御装置を備えたことを特徴と
   する請求項１ないし６のいずれかに記載の半導体スイッ
   チング装置を使用した電力変換装置。