JP3191653B2 - パワーデバイス用半導体スイッチング装置 - Google Patents
パワーデバイス用半導体スイッチング装置Info
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- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
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- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
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- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for dc voltages or currents
- H03K17/732—Measures for enabling turn-off
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Description
【０００１】
【発明の属する技術分野】この発明は、例えば電力変換
装置に使用される、半導体スイッチング装置または半導
体スイッチング素子に関するものである。又、本発明
は、上記半導体スイッチング素子の制御方法にも関して
いる。
装置に使用される、半導体スイッチング装置または半導
体スイッチング素子に関するものである。又、本発明
は、上記半導体スイッチング素子の制御方法にも関して
いる。
【０００２】
【従来の技術】従来の半導体スイッチング装置の回路構
成の一例を、図１６に示す。同図において、参照符号３
Ｐは半導体スイッチング素子であり、ここでは、それは
ＧＴＯ（ゲートターンオフ・サイリスタ）である。ＧＴ
Ｏ３Ｐのゲートとカソード間には、ゲートターンオン制
御電流ＩGPを発生させるゲートドライバー４Ｐが接続さ
れており、同ドライバ４Ｐは、上記ゲートターンオン制
御電流ＩGPをＧＴＯ３Ｐのゲートに印加することで、Ｇ
ＴＯ３Ｐをターンオンさせる。更に、同ドライバ４Ｐ
は、電流変化率ｄＩGQP/ｄｔが２０〜５０Ａ／μｓで与
えられるゲート逆電流ＩGQPをゲートからカソードに向
けて通電する。このゲート逆電流ＩGQPは、アノード電
流ＩAPより分流したものである。このとき、ターンオフ
ゲインは２〜５までの範囲内の値となり、ＧＴＯ３Ｐは
ターンオフする。
成の一例を、図１６に示す。同図において、参照符号３
Ｐは半導体スイッチング素子であり、ここでは、それは
ＧＴＯ（ゲートターンオフ・サイリスタ）である。ＧＴ
Ｏ３Ｐのゲートとカソード間には、ゲートターンオン制
御電流ＩGPを発生させるゲートドライバー４Ｐが接続さ
れており、同ドライバ４Ｐは、上記ゲートターンオン制
御電流ＩGPをＧＴＯ３Ｐのゲートに印加することで、Ｇ
ＴＯ３Ｐをターンオンさせる。更に、同ドライバ４Ｐ
は、電流変化率ｄＩGQP/ｄｔが２０〜５０Ａ／μｓで与
えられるゲート逆電流ＩGQPをゲートからカソードに向
けて通電する。このゲート逆電流ＩGQPは、アノード電
流ＩAPより分流したものである。このとき、ターンオフ
ゲインは２〜５までの範囲内の値となり、ＧＴＯ３Ｐは
ターンオフする。
【０００３】又、アノード電極とカソード電極間電圧Ｖ
AKPの上昇率（ｄＶAKP／ｄｔ）とサージ電圧とを抑える
ために、一般にスナバ回路が用いられる。ここでは、ス
ナバ回路は、次の通りに構成される。即ち、スナバコン
デンサＣｓとスナバダイオードＤSとがＧＴＯ３Ｐに対
して並列に接続されており、また、ＧＴＯ３Ｐのターン
オフ時にスナバコンデンサＣｓに充電された電荷を放電
するために、スナバ抵抗ＲSがスナバダイオードＤSに対
して並列に接続されている。
AKPの上昇率（ｄＶAKP／ｄｔ）とサージ電圧とを抑える
ために、一般にスナバ回路が用いられる。ここでは、ス
ナバ回路は、次の通りに構成される。即ち、スナバコン
デンサＣｓとスナバダイオードＤSとがＧＴＯ３Ｐに対
して並列に接続されており、また、ＧＴＯ３Ｐのターン
オフ時にスナバコンデンサＣｓに充電された電荷を放電
するために、スナバ抵抗ＲSがスナバダイオードＤSに対
して並列に接続されている。
【０００４】又、インダクタンス１Ｐは、ＧＴＯ３Ｐが
ターンオンしたときに流れる陽極電流ＩAPの上昇率ｄＩ
AP／ｄｔを１０００Ａ／μｓ以下に抑えるためのもので
あり、インダクタンス１Ｐに対して並列接続された還流
ダイオード２Ｐは、ＧＴＯ３Ｐがターンオフした時にイ
ンダクタンス１Ｐに発生したエネルギーを還流させるた
めのものである。
ターンオンしたときに流れる陽極電流ＩAPの上昇率ｄＩ
AP／ｄｔを１０００Ａ／μｓ以下に抑えるためのもので
あり、インダクタンス１Ｐに対して並列接続された還流
ダイオード２Ｐは、ＧＴＯ３Ｐがターンオフした時にイ
ンダクタンス１Ｐに発生したエネルギーを還流させるた
めのものである。
【０００５】尚、インダクタンスＬｓは、上記スナバ回
路の配線の浮遊インダクタンスである。
路の配線の浮遊インダクタンスである。
【０００６】上記の半導体スイッチング装置の回路に対
して、ターンオフ試験を実施して得られた実測波形を、
図１７に示す。同図において、波形Ｃ１Ｐ，Ｃ２Ｐ及び
Ｃ３Ｐは、それぞれ陽極電流ＩAP，アノード電極とカソ
ード電極間電圧ＶAKP及びゲート逆電流ＩGQPを示す波形
であり、横軸は時間軸である。
して、ターンオフ試験を実施して得られた実測波形を、
図１７に示す。同図において、波形Ｃ１Ｐ，Ｃ２Ｐ及び
Ｃ３Ｐは、それぞれ陽極電流ＩAP，アノード電極とカソ
ード電極間電圧ＶAKP及びゲート逆電流ＩGQPを示す波形
であり、横軸は時間軸である。
【０００７】図１７において、時刻ｔＰ１ではＧＴＯ３
Ｐはターンオン状態にあり、ゲート逆電流ＩGQPは０の
状態にある。この時に、ゲート逆電流ＩGQPの上昇率ｄ
ＩGQP／ｄｔの絶対値を２０〜５０Ａ／μｓとしてゲー
ト逆電流ＩGQPを立ち上げ、ＧＴＯ３Ｐ自身が持つター
ンオフゲイン（陽極電流ＩAP／ゲート逆電流ＩGQPで与
えられる比の絶対値）のしきい値に当該ターンオフゲイ
ンが達すると（時刻ｔＰ２）、陽極電流ＩAPは減少し始
め、ＧＴＯ３Ｐのアノード電極とカソード電極間電圧Ｖ
AKPが上昇し始める。この時、前述したスナバ回路側に
も電流ＩSが流れ出すこととなり、この電流ＩSの上昇率
とスナバ回路のインダクタンス（スナバインダクタン
ス）Ｌｓにより電圧が発生し、この電圧がアノード電極
とカソード電極間電圧ＶAKPに重畳される結果、スパイ
ク電圧ＶDSPが発生する（時刻ｔＰ３）。このスパイク
電圧ＶDSPは、電力損失の原因となる。例えば、約４０
００Ａの電流が流れるときは、上記電力ロスは数ＭＷに
もなる。そのため、このスパイク電圧ＶDSPを出来る限
り低い値に抑える必要があり、従来よりスナバインダク
タンスＬSを低減する努力が続けられてきた。
Ｐはターンオン状態にあり、ゲート逆電流ＩGQPは０の
状態にある。この時に、ゲート逆電流ＩGQPの上昇率ｄ
ＩGQP／ｄｔの絶対値を２０〜５０Ａ／μｓとしてゲー
ト逆電流ＩGQPを立ち上げ、ＧＴＯ３Ｐ自身が持つター
ンオフゲイン（陽極電流ＩAP／ゲート逆電流ＩGQPで与
えられる比の絶対値）のしきい値に当該ターンオフゲイ
ンが達すると（時刻ｔＰ２）、陽極電流ＩAPは減少し始
め、ＧＴＯ３Ｐのアノード電極とカソード電極間電圧Ｖ
AKPが上昇し始める。この時、前述したスナバ回路側に
も電流ＩSが流れ出すこととなり、この電流ＩSの上昇率
とスナバ回路のインダクタンス（スナバインダクタン
ス）Ｌｓにより電圧が発生し、この電圧がアノード電極
とカソード電極間電圧ＶAKPに重畳される結果、スパイ
ク電圧ＶDSPが発生する（時刻ｔＰ３）。このスパイク
電圧ＶDSPは、電力損失の原因となる。例えば、約４０
００Ａの電流が流れるときは、上記電力ロスは数ＭＷに
もなる。そのため、このスパイク電圧ＶDSPを出来る限
り低い値に抑える必要があり、従来よりスナバインダク
タンスＬSを低減する努力が続けられてきた。
【０００８】又、スパイク電圧ＶDSPの発生後のアノー
ド電極とカソード電極間電圧ＶAKPの上昇率ｄＶAKP／ｄ
ｔが急峻に変化し、陽極電流ＩAPに極大値が発生し（時
刻ｔＰ４）、それ以後は、テール電流が発生する。その
ため、このテール電流と上記電圧ＶAKPとの積により、
電力損失が更に発生する。そして、上記電圧ＶAKPは、
時刻ｔＰ５において、ピーク電圧に達する。その後は、
上記電圧ＶAKPは、電源電圧ＶDDに到達する。
ド電極とカソード電極間電圧ＶAKPの上昇率ｄＶAKP／ｄ
ｔが急峻に変化し、陽極電流ＩAPに極大値が発生し（時
刻ｔＰ４）、それ以後は、テール電流が発生する。その
ため、このテール電流と上記電圧ＶAKPとの積により、
電力損失が更に発生する。そして、上記電圧ＶAKPは、
時刻ｔＰ５において、ピーク電圧に達する。その後は、
上記電圧ＶAKPは、電源電圧ＶDDに到達する。
【０００９】そこで、このような上昇率ｄＶAKP／ｄｔ
を抑制するために、既述したスナバコンデンサＣSが必
要となる。その容量値は、ＩAP／（ｄＶAKP／ｄｔ）で
表され、通常は、ｄＶAKP／ｄｔ≦１０００Ｖ／μｓの
関係式を満足するように選定されている。
を抑制するために、既述したスナバコンデンサＣSが必
要となる。その容量値は、ＩAP／（ｄＶAKP／ｄｔ）で
表され、通常は、ｄＶAKP／ｄｔ≦１０００Ｖ／μｓの
関係式を満足するように選定されている。
【００１０】図１８及び図１９は、図１６で示した従来
の半導体スイッチング装置で用いられているＧＴＯ３Ｐ
の構造（同構造は、ＧＴＯ素子のパッケージと２つのス
タック電極に大別される。）を示した図であり、両図
は、ゲートドライバ４Ｐを含めて図示されている。その
内、図１８は、図１９に示す矢印方向ＤＰ２から眺めた
ＧＴＯ３Ｐの側面図を示すものであるが、その内の一部
分だけは断面図形式で以て表示されている。又、図１９
は、図１８に示す矢印方向ＤＰ１からＧＴＯ３Ｐを見た
ときのスタック電極２７Ｐａを除いた部分の平面図であ
る。
の半導体スイッチング装置で用いられているＧＴＯ３Ｐ
の構造（同構造は、ＧＴＯ素子のパッケージと２つのス
タック電極に大別される。）を示した図であり、両図
は、ゲートドライバ４Ｐを含めて図示されている。その
内、図１８は、図１９に示す矢印方向ＤＰ２から眺めた
ＧＴＯ３Ｐの側面図を示すものであるが、その内の一部
分だけは断面図形式で以て表示されている。又、図１９
は、図１８に示す矢印方向ＤＰ１からＧＴＯ３Ｐを見た
ときのスタック電極２７Ｐａを除いた部分の平面図であ
る。
【００１１】両図１８，１９において、各参照符号は以
下の部材を示す。即ち、２０ＰはＧＴＯ素子、４ＰＬは
ゲートドライバ４Ｐの内部インダクタンス、２１Ｐ及び
２２Ｐは、それぞれ、共に同軸構成のシールド線もしく
はツイストされたリード線からなるゲート外部リード
（ゲート取り出し線）及びカソード外部リード（カソー
ド取り出し線）である。そして、ＧＴＯ素子２０Ｐのゲ
ート端子２５Ｐとゲート外部リード２１Ｐの一端とを金
属性の連結部材２３Ｐに溶接又は半田付けすることによ
り、又は嵌合することにより、両者２５Ｐ，２１Ｐを一
体化すると共に、カソード端子２６Ｐとカソード外部リ
ード２２Ｐの一端とを金属性の連結部材２４Ｐに溶接又
は半田付けして、又は嵌合して、両者２６Ｐ，２２Ｐを
一体化する。これにより、両端子２５Ｐ、２６Ｐは、そ
れぞれ上記リード２１Ｐ，２２Ｐを介してゲートドライ
バ４Ｐに接続される。
下の部材を示す。即ち、２０ＰはＧＴＯ素子、４ＰＬは
ゲートドライバ４Ｐの内部インダクタンス、２１Ｐ及び
２２Ｐは、それぞれ、共に同軸構成のシールド線もしく
はツイストされたリード線からなるゲート外部リード
（ゲート取り出し線）及びカソード外部リード（カソー
ド取り出し線）である。そして、ＧＴＯ素子２０Ｐのゲ
ート端子２５Ｐとゲート外部リード２１Ｐの一端とを金
属性の連結部材２３Ｐに溶接又は半田付けすることによ
り、又は嵌合することにより、両者２５Ｐ，２１Ｐを一
体化すると共に、カソード端子２６Ｐとカソード外部リ
ード２２Ｐの一端とを金属性の連結部材２４Ｐに溶接又
は半田付けして、又は嵌合して、両者２６Ｐ，２２Ｐを
一体化する。これにより、両端子２５Ｐ、２６Ｐは、そ
れぞれ上記リード２１Ｐ，２２Ｐを介してゲートドライ
バ４Ｐに接続される。
【００１２】参照符号２７Ｐａ，２７Ｐｂは、ＧＴＯ素
子２０Ｐを加圧するためのスタック電極である。
子２０Ｐを加圧するためのスタック電極である。
【００１３】参照符号２８ＰはＧＴＯのセグメントが形
成された半導体基板であり、半導体基板２８Ｐの上側表
面の最外周部上にＡ１（アルミニウム）のゲート電極２
９Ｐａが形成され、そのゲート電極２９Ｐａよりも内側
の上記上側表面上にカソード電極２９Ｐｂが各セグメン
トに対応して形成されている。又、３０Ｐ及び３１Ｐ
は、それぞれ半導体基板２８Ｐの上側表面上のカソード
電極２９Ｐｂの上側表面上に順次積載して配設されたカ
ソード歪緩衝板及びカソードポスト電極であり、他方、
３２Ｐ及び３３Ｐは、それぞれ半導体基板２８Ｐの裏面
に形成されたアノード電極（図示せず）（上記裏面中、
カソード電極２９Ｐｂとは、反対側に位置する面に該当
している）上に順次積載されたアノード歪緩衝板及びア
ノードポスト電極である。
成された半導体基板であり、半導体基板２８Ｐの上側表
面の最外周部上にＡ１（アルミニウム）のゲート電極２
９Ｐａが形成され、そのゲート電極２９Ｐａよりも内側
の上記上側表面上にカソード電極２９Ｐｂが各セグメン
トに対応して形成されている。又、３０Ｐ及び３１Ｐ
は、それぞれ半導体基板２８Ｐの上側表面上のカソード
電極２９Ｐｂの上側表面上に順次積載して配設されたカ
ソード歪緩衝板及びカソードポスト電極であり、他方、
３２Ｐ及び３３Ｐは、それぞれ半導体基板２８Ｐの裏面
に形成されたアノード電極（図示せず）（上記裏面中、
カソード電極２９Ｐｂとは、反対側に位置する面に該当
している）上に順次積載されたアノード歪緩衝板及びア
ノードポスト電極である。
【００１４】又、３４Ｐは半導体基板２８Ｐのゲート電
極２９Ｐａの上側表面に接したリング状ゲート電極、３
５Ｐは環状絶縁体３６Ｐを介してリング状ゲート電極３
４Ｐをゲート電極２９Ｐａに押圧する皿バネ、３７Ｐ
は、リング状ゲート電極３４Ｐをカソード歪緩衝板３０
Ｐ及びポスト電極３１Ｐから絶縁するための絶縁シート
であり、３８Ｐは、その一端がリング状ゲート電極３４
Ｐにろう付けあるいは溶接などによって固着され且つそ
の他端がゲート端子２５Ｐに電気的に接続されたゲート
リードであり、３９Ｐは、その一他がカソードポスト電
極３１Ｐに固着され且つ他端がカソード端子２６Ｐをな
した第１のフランジであり、４０Ｐはアノードポスト電
極３３Ｐにその一端が固着された第２のフランジであ
り、４１Ｐは、その開口の内面上にゲート端子２５Ｐが
配設された、しかも突起部４２Ｐを有する絶縁筒であ
り、絶縁筒４１Ｐの上下面より突出した両端部４３Ｐ
ａ，４３Ｐｂはそれぞれ第１及び第２のフランジ３９Ｐ
及び４０Ｐと気密に固着されており、これによりＧＴＯ
素子２０Ｐは密閉された構造となっている。
極２９Ｐａの上側表面に接したリング状ゲート電極、３
５Ｐは環状絶縁体３６Ｐを介してリング状ゲート電極３
４Ｐをゲート電極２９Ｐａに押圧する皿バネ、３７Ｐ
は、リング状ゲート電極３４Ｐをカソード歪緩衝板３０
Ｐ及びポスト電極３１Ｐから絶縁するための絶縁シート
であり、３８Ｐは、その一端がリング状ゲート電極３４
Ｐにろう付けあるいは溶接などによって固着され且つそ
の他端がゲート端子２５Ｐに電気的に接続されたゲート
リードであり、３９Ｐは、その一他がカソードポスト電
極３１Ｐに固着され且つ他端がカソード端子２６Ｐをな
した第１のフランジであり、４０Ｐはアノードポスト電
極３３Ｐにその一端が固着された第２のフランジであ
り、４１Ｐは、その開口の内面上にゲート端子２５Ｐが
配設された、しかも突起部４２Ｐを有する絶縁筒であ
り、絶縁筒４１Ｐの上下面より突出した両端部４３Ｐ
ａ，４３Ｐｂはそれぞれ第１及び第２のフランジ３９Ｐ
及び４０Ｐと気密に固着されており、これによりＧＴＯ
素子２０Ｐは密閉された構造となっている。
【００１５】
【発明が解決しようとする課題】従来の半導体スイッチ
ング装置には、大別して２つの問題点がある。
ング装置には、大別して２つの問題点がある。
【００１６】(1)先ず、その第一は、例えば図１９に示
したように、ゲート逆電流の取り出しリード２１Ｐがリ
ング状ゲート電極３４Ｐの内の局所的な部分から取り出
されているという点である。このため、ゲート逆電流の
取り出しが一方向となる。その結果、ターンオフ時に、
カソード電流の不均一が発生し、上述したスパイク損失
やテール電流による損失という電力損失が全てＧＴＯ内
部のカソード面の一部に局部的に集中し、局部的な温度
上昇の発生によりＧＴＯの各素子ないし各セグメントが
破壊されて導通状態となり、結果的にターンオフが失敗
するという事態が起こる蓋然性が高いという問題点があ
り、このため装置としての信頼性に問題が生じていた。
したように、ゲート逆電流の取り出しリード２１Ｐがリ
ング状ゲート電極３４Ｐの内の局所的な部分から取り出
されているという点である。このため、ゲート逆電流の
取り出しが一方向となる。その結果、ターンオフ時に、
カソード電流の不均一が発生し、上述したスパイク損失
やテール電流による損失という電力損失が全てＧＴＯ内
部のカソード面の一部に局部的に集中し、局部的な温度
上昇の発生によりＧＴＯの各素子ないし各セグメントが
破壊されて導通状態となり、結果的にターンオフが失敗
するという事態が起こる蓋然性が高いという問題点があ
り、このため装置としての信頼性に問題が生じていた。
【００１７】この点を模式的に説明するのが、図２０の
ＧＴＯ素子の平面図と、図２１のＧＴＯ素子の断面図で
ある。図２１は、図２０に示す線ＣＳＡ−ＣＳＢに関す
る縦断面図にあたる。即ち、円柱状のウェハ内に形成さ
れたＧＴＯの各素子の内で、リング状ゲート電極３４Ｐ
に近い領域、例えば領域ＲＥＯ内に形成されたものほ
ど、そのゲート逆電流は、それよりも内側の領域ＲＥＩ
にあるＧＴＯ素子の場合よりも、より一層早く引き抜か
れることとなり、従って、より早くターンオフされるこ
ととなる。それに対して、ウェハ中心部の領域ＲＥＣ内
に形成されたＧＴＯのセグメントは最もターンオフする
のに長い時間を必要とすることとなり、この中心部領域
ＲＥＣ内の各セグメントのカソード電極へ向けて、その
周りの各セグメントからカソード電流ＩKが流入してく
ることとなるので、ＧＴＯのウェハ内部の一部に電流集
中が生じてしまうのである。
ＧＴＯ素子の平面図と、図２１のＧＴＯ素子の断面図で
ある。図２１は、図２０に示す線ＣＳＡ−ＣＳＢに関す
る縦断面図にあたる。即ち、円柱状のウェハ内に形成さ
れたＧＴＯの各素子の内で、リング状ゲート電極３４Ｐ
に近い領域、例えば領域ＲＥＯ内に形成されたものほ
ど、そのゲート逆電流は、それよりも内側の領域ＲＥＩ
にあるＧＴＯ素子の場合よりも、より一層早く引き抜か
れることとなり、従って、より早くターンオフされるこ
ととなる。それに対して、ウェハ中心部の領域ＲＥＣ内
に形成されたＧＴＯのセグメントは最もターンオフする
のに長い時間を必要とすることとなり、この中心部領域
ＲＥＣ内の各セグメントのカソード電極へ向けて、その
周りの各セグメントからカソード電流ＩKが流入してく
ることとなるので、ＧＴＯのウェハ内部の一部に電流集
中が生じてしまうのである。
【００１８】(2)第２の問題点は、スナバ回路、特にス
ナバコンデンサの存在に起因するものである。即ち、上
述したように、ターンオフ時にスナバコンデンサＣｓ
（図１６）にチャージアップされた電荷は、次回のター
ンオフ迄にこれを完全に放電しておく必要がある。そこ
で、ＧＴＯ３Ｐのターンオン時にスナバ抵抗ＲSを通し
て上記電荷を放電しているが、このため、大きな電力損
失が生じている。この時のスナバ抵抗ＲSに生じる消費
電力の容量は、ＰＷ＝１／２＊Ｃｓ＊ｆ（ＶDD 2＋（Ｖ
DM−ＶDD）2）の関係式で表される。ここで、ＶDDは電
源電圧，ＶDMはスナバコンデンサＣＳがターンオフ時に
チャージアップされたときの電圧である。そのため、装
置全体を冷却するための冷却装置を設ける必要性が生じ
る。
ナバコンデンサの存在に起因するものである。即ち、上
述したように、ターンオフ時にスナバコンデンサＣｓ
（図１６）にチャージアップされた電荷は、次回のター
ンオフ迄にこれを完全に放電しておく必要がある。そこ
で、ＧＴＯ３Ｐのターンオン時にスナバ抵抗ＲSを通し
て上記電荷を放電しているが、このため、大きな電力損
失が生じている。この時のスナバ抵抗ＲSに生じる消費
電力の容量は、ＰＷ＝１／２＊Ｃｓ＊ｆ（ＶDD 2＋（Ｖ
DM−ＶDD）2）の関係式で表される。ここで、ＶDDは電
源電圧，ＶDMはスナバコンデンサＣＳがターンオフ時に
チャージアップされたときの電圧である。そのため、装
置全体を冷却するための冷却装置を設ける必要性が生じ
る。
【００１９】このような電力容量のスナバ抵抗を接続す
ることは、当該スナバ抵抗で生じる電力分だけが、本来
伝達すべき電力の内のロス分となってしまい、効率の低
下をもたらすと共に、上記冷却装置の設置の必要性を生
じさせるので、その点が、装置全体の簡素化，小形化を
すすめる上で大変大きな問題となっていた。
ることは、当該スナバ抵抗で生じる電力分だけが、本来
伝達すべき電力の内のロス分となってしまい、効率の低
下をもたらすと共に、上記冷却装置の設置の必要性を生
じさせるので、その点が、装置全体の簡素化，小形化を
すすめる上で大変大きな問題となっていた。
【００２０】この発明はかかる問題点の認識の下に成さ
れたものであり、以下の目的を有する。
れたものであり、以下の目的を有する。
【００２１】(1)半導体ウェハ内の一部の半導体スイッ
チング素子に電力損失が局部的に集中することを防止し
て、素子破壊を防止し、以て装置の信頼性向上を図るこ
と。
チング素子に電力損失が局部的に集中することを防止し
て、素子破壊を防止し、以て装置の信頼性向上を図るこ
と。
【００２２】(2)従来、スナバ回路で生じていた電力損
失の発生を防止ないし格段に低減し、以て装置の小型
化，簡素化，低コスト化，高効率化を図ること。
失の発生を防止ないし格段に低減し、以て装置の小型
化，簡素化，低コスト化，高効率化を図ること。
【００２３】(3)スナバ回路のような、第１，第２電極
間電圧の上昇を抑制するための回路を不要として、装置
の小型化、高効率化を図ること。
間電圧の上昇を抑制するための回路を不要として、装置
の小型化、高効率化を図ること。
【００２４】(4)実用に適った新たな、半導体スイッチ
ング素子のターンオフ方法を提案すること。
ング素子のターンオフ方法を提案すること。
【００２５】
【課題を解決するための手段】請求項１の発明に係るパ
ワーデバイス用半導体スイッチング装置は、第１、第２
及び第３電極を有し、前記第３電極に印加されたターン
オン制御電流に応じてオン状態となったときは前記第１
電極に流れ込む主電流を前記第１電極から前記第２電極
へと直接に流す半導体スイッチング素子と、前記第３電
極と前記第２電極との間に接続され、前記ターンオン制
御電流を生成して前記第３電極に印加する駆動制御手段
とを備え、ターンオフ時には、前記主電流の全てを前記
ターンオン制御電流とは逆方向に前記第１電極から前記
第３電極を介して前記駆動制御手段へと転流させたもの
である。
ワーデバイス用半導体スイッチング装置は、第１、第２
及び第３電極を有し、前記第３電極に印加されたターン
オン制御電流に応じてオン状態となったときは前記第１
電極に流れ込む主電流を前記第１電極から前記第２電極
へと直接に流す半導体スイッチング素子と、前記第３電
極と前記第２電極との間に接続され、前記ターンオン制
御電流を生成して前記第３電極に印加する駆動制御手段
とを備え、ターンオフ時には、前記主電流の全てを前記
ターンオン制御電流とは逆方向に前記第１電極から前記
第３電極を介して前記駆動制御手段へと転流させたもの
である。
【００２６】請求項２の発明に係るパワーデバイス用半
導体スイッチング装置は、請求項１記載のパワーデバイ
ス用半導体スイッチング装置において、前記ターンオフ
時には、前記主電流の絶対値を分子とし、前記ターンオ
ン制御電流とは逆方向に流れる電流の絶対値を分母とす
る比で表されるターンオフゲインを１以下に設定したも
のである。
導体スイッチング装置は、請求項１記載のパワーデバイ
ス用半導体スイッチング装置において、前記ターンオフ
時には、前記主電流の絶対値を分子とし、前記ターンオ
ン制御電流とは逆方向に流れる電流の絶対値を分母とす
る比で表されるターンオフゲインを１以下に設定したも
のである。
【００２７】請求項３の発明に係るパワーデバイス用半
導体スイッチング装置は、請求項２記載のパワーデバイ
ス用半導体スイッチング装置において、前記第３電極か
ら前記駆動制御手段及び前記第２電極を介して前記第３
電極に至るまでの経路のインダクタンスを前記ターンオ
フゲインを１以下とするために必要な値に設定したもの
である。
導体スイッチング装置は、請求項２記載のパワーデバイ
ス用半導体スイッチング装置において、前記第３電極か
ら前記駆動制御手段及び前記第２電極を介して前記第３
電極に至るまでの経路のインダクタンスを前記ターンオ
フゲインを１以下とするために必要な値に設定したもの
である。
【００２８】請求項４の発明に係るパワーデバイス用半
導体スイッチング装置は、請求項１ないし請求項３の何
れかに記載のパワーデバイス用半導体スイッチング装置
において、前記ターンオフ時において、上昇する前記第
１電極と前記第２電極間の電圧が所定の電圧値に達した
ときには、前記第１電極と前記第２電極間電圧を前記所
定の電圧値に所定の時間だけ保持するピーク電圧抑制手
段を更に備えたものであり、前記所定の電圧値を、前記
第１電極と前記第２電極間電圧が前記半導体スイッチン
グ素子の電圧阻止能力を越えない範囲内に設定してい
る。
導体スイッチング装置は、請求項１ないし請求項３の何
れかに記載のパワーデバイス用半導体スイッチング装置
において、前記ターンオフ時において、上昇する前記第
１電極と前記第２電極間の電圧が所定の電圧値に達した
ときには、前記第１電極と前記第２電極間電圧を前記所
定の電圧値に所定の時間だけ保持するピーク電圧抑制手
段を更に備えたものであり、前記所定の電圧値を、前記
第１電極と前記第２電極間電圧が前記半導体スイッチン
グ素子の電圧阻止能力を越えない範囲内に設定してい
る。
【００２９】請求項５の発明に係るパワーデバイス用半
導体スイッチング装置は、請求項４記載のパワーデバイ
ス用半導体スイッチング装置において、前記ピーク電圧
抑制手段を、前記第１電極と前記第２電極との間に並列
に接続された電圧クランプ回路としたものである。
導体スイッチング装置は、請求項４記載のパワーデバイ
ス用半導体スイッチング装置において、前記ピーク電圧
抑制手段を、前記第１電極と前記第２電極との間に並列
に接続された電圧クランプ回路としたものである。
【００３０】請求項６の発明に係るパワーデバイス用半
導体スイッチング装置は、請求項１ないし請求項３の何
れかに記載のパワーデバイス用半導体スイッチング装置
において、前記パワーデバイス用半導体スイッチング装
置を駆動するための電源と、前記第１電極と前記第２電
極との間に並列に配設されたバイパス線を更に備えたも
のであり、しかも、前記バイパス線は常に前記電源の電
源電圧で充電された容量素子を備えるようにしたもので
ある。
導体スイッチング装置は、請求項１ないし請求項３の何
れかに記載のパワーデバイス用半導体スイッチング装置
において、前記パワーデバイス用半導体スイッチング装
置を駆動するための電源と、前記第１電極と前記第２電
極との間に並列に配設されたバイパス線を更に備えたも
のであり、しかも、前記バイパス線は常に前記電源の電
源電圧で充電された容量素子を備えるようにしたもので
ある。
【００３１】請求項７の発明に係るパワーデバイス用半
導体スイッチング装置は、請求項６記載のパワーデバイ
ス用半導体スイッチング装置において、前記容量素子の
一端を抵抗素子を介して直接に前記電源に接続すると共
に、前記バイパス線は前記第１電極と前記容量素子の前
記一端にそのアノードとカソードとがそれぞれ接続され
たダイオードを更に備えたものである。
導体スイッチング装置は、請求項６記載のパワーデバイ
ス用半導体スイッチング装置において、前記容量素子の
一端を抵抗素子を介して直接に前記電源に接続すると共
に、前記バイパス線は前記第１電極と前記容量素子の前
記一端にそのアノードとカソードとがそれぞれ接続され
たダイオードを更に備えたものである。
【００３２】請求項８の発明に係るパワーデバイス用半
導体スイッチング装置は、請求項７記載のパワーデバイ
ス用半導体スイッチング装置において、前記容量素子の
容量値を、前記ターンオフ時に生じる前記第１電極と前
記第２電極間のピーク電圧が前記半導体スイッチング素
子の電圧阻止能力を越えないように設定したものであ
る。
導体スイッチング装置は、請求項７記載のパワーデバイ
ス用半導体スイッチング装置において、前記容量素子の
容量値を、前記ターンオフ時に生じる前記第１電極と前
記第２電極間のピーク電圧が前記半導体スイッチング素
子の電圧阻止能力を越えないように設定したものであ
る。
【００３３】請求項９の発明に係るパワーデバイス用半
導体スイッチング装置は、オン状態にある半導体スイッ
チング素子に流れ込む主電流の全てを、前記半導体スイ
ッチング素子をターンオンさせるために必要なターンオ
ン制御電流を前記半導体スイッチング素子に流れ込ませ
るための配線経路へ転流させることで、前記半導体スイ
ッチング素子をターンオフに制御したものである。
導体スイッチング装置は、オン状態にある半導体スイッ
チング素子に流れ込む主電流の全てを、前記半導体スイ
ッチング素子をターンオンさせるために必要なターンオ
ン制御電流を前記半導体スイッチング素子に流れ込ませ
るための配線経路へ転流させることで、前記半導体スイ
ッチング素子をターンオフに制御したものである。
【００３４】
【発明の実施の形態】本発明の半導体スイッチング装置
又は半導体スイッチング素子は、車両用電力変換装置
や、ＵＰＳ（無停電電力システム）や、産業用電力変換
装置等の各種の電力変換装置に用いられる、パワーデバ
イスである。
又は半導体スイッチング素子は、車両用電力変換装置
や、ＵＰＳ（無停電電力システム）や、産業用電力変換
装置等の各種の電力変換装置に用いられる、パワーデバ
イスである。
【００３５】本発明が提案する、新規な半導体スイッチ
ング素子の制御方法の核心部は、オン状態にある半導体
スイッチング素子に流れる主電流の全てを、駆動回路へ
転流させ、これにより半導体スイッチング素子をターン
オフ状態とする点にある。
ング素子の制御方法の核心部は、オン状態にある半導体
スイッチング素子に流れる主電流の全てを、駆動回路へ
転流させ、これにより半導体スイッチング素子をターン
オフ状態とする点にある。
【００３６】以下では、そのような半導体スイッチング
素子として、ゲートターンオフ・サイリスタ（以下、Ｇ
ＴＯと称す）を用いた例を示す。この場合には、ＧＴＯ
の第１，第２及び第３電極は、それぞれアノード電極，
カソード電極及びゲート電極にあたる。尚、上記半導体
スイッチング素子としては、ＧＴＯのような４層構造を
もつものに限られるわけではなく、３層構造を有するト
ランジスタを本発明の半導体スイッチング素子として用
いることも可能である。この場合には、ＮＰＮトランジ
スタ利用のときは、第１，第２，第３電極は、それぞれ
コレクタ電極，エミッタ電極及びベース電極にあたり、
又、ＰＮＰトランジスタ利用のときは、第１，第２及び
第３電極は、それぞれエミッタ電極、コレクタ電極及び
ベース電極に該当する。
素子として、ゲートターンオフ・サイリスタ（以下、Ｇ
ＴＯと称す）を用いた例を示す。この場合には、ＧＴＯ
の第１，第２及び第３電極は、それぞれアノード電極，
カソード電極及びゲート電極にあたる。尚、上記半導体
スイッチング素子としては、ＧＴＯのような４層構造を
もつものに限られるわけではなく、３層構造を有するト
ランジスタを本発明の半導体スイッチング素子として用
いることも可能である。この場合には、ＮＰＮトランジ
スタ利用のときは、第１，第２，第３電極は、それぞれ
コレクタ電極，エミッタ電極及びベース電極にあたり、
又、ＰＮＰトランジスタ利用のときは、第１，第２及び
第３電極は、それぞれエミッタ電極、コレクタ電極及び
ベース電極に該当する。
【００３７】（実施の形態１） 図１は、本発明の実施の形態１に係る半導体スイッチン
グ装置１０の回路構成を示す。同図において、各参照符
号は、それぞれ次の回路要素を示す。即ち、３は半導体
スイッチング素子としてのＧＴＯであり、このＧＴＯ３
のゲート電極３Ｇとカソード電極３Ｋのノード１３との
間に、ゲートドライバ４（駆動制御手段）が接続され
る。
グ装置１０の回路構成を示す。同図において、各参照符
号は、それぞれ次の回路要素を示す。即ち、３は半導体
スイッチング素子としてのＧＴＯであり、このＧＴＯ３
のゲート電極３Ｇとカソード電極３Ｋのノード１３との
間に、ゲートドライバ４（駆動制御手段）が接続され
る。
【００３８】ゲートドライバ４は、その駆動電源４ａ
（電源電圧ＶGD（例えば２０Ｖ））、コンデンサ４ｂ，
インダクタンス４Ｃ，トランジスタ４ｄから成る。尚、
その詳細な構成を、後述する図２で示す。
（電源電圧ＶGD（例えば２０Ｖ））、コンデンサ４ｂ，
インダクタンス４Ｃ，トランジスタ４ｄから成る。尚、
その詳細な構成を、後述する図２で示す。
【００３９】このゲートドライバ４は、ＧＴＯ３をター
ンオンさせるためのターンオン制御電流ＩGを発生し
て、配線経路ないしラインＬ１を介してこの電流ＩGを
ゲート電極３Ｇに印加する。これに応じて、ＧＴＯ３は
オン状態となる。又、１１はノードであり、９は同装置
１０を駆動するための電源、即ち同装置１０の主回路用
電源（電源電圧ＶDD）である。
ンオンさせるためのターンオン制御電流ＩGを発生し
て、配線経路ないしラインＬ１を介してこの電流ＩGを
ゲート電極３Ｇに印加する。これに応じて、ＧＴＯ３は
オン状態となる。又、１１はノードであり、９は同装置
１０を駆動するための電源、即ち同装置１０の主回路用
電源（電源電圧ＶDD）である。
【００４０】他方、１は、ＧＴＯ３がターンオンした時
に流れる主電流ないし陽極電流ＩAの上昇率ｄＩA／ｄｔ
を抑制するためのインダクタンスであり、２は、ＧＴＯ
３がターンオフした時にインダクタンス１に発生するエ
ネルギーを還流させるための還流用ダイオードである。
に流れる主電流ないし陽極電流ＩAの上昇率ｄＩA／ｄｔ
を抑制するためのインダクタンスであり、２は、ＧＴＯ
３がターンオフした時にインダクタンス１に発生するエ
ネルギーを還流させるための還流用ダイオードである。
【００４１】５は、アノード電極３Ａのノード１１とカ
ソード電極３Ｋのノード１２との間にＧＴＯ３に対して
並列に接続されており、かつＧＴＯ３がターンオフした
時にアノード・カソード電極間電圧ＶAKの上昇に伴って
発生するピーク電圧のみを抑制するためのピーク電圧抑
制回路である。同回路５は、後述するように、上記電圧
ＶAKがターンオフ時にＧＴＯ３の電圧阻止能力に応じて
定まる所定の電圧値に所定の時間だけ上記電圧ＶAKを保
持ないしクランプする機能を有する。
ソード電極３Ｋのノード１２との間にＧＴＯ３に対して
並列に接続されており、かつＧＴＯ３がターンオフした
時にアノード・カソード電極間電圧ＶAKの上昇に伴って
発生するピーク電圧のみを抑制するためのピーク電圧抑
制回路である。同回路５は、後述するように、上記電圧
ＶAKがターンオフ時にＧＴＯ３の電圧阻止能力に応じて
定まる所定の電圧値に所定の時間だけ上記電圧ＶAKを保
持ないしクランプする機能を有する。
【００４２】ここでは、ターンオフ時に、従来、主電流
ＩAより分流してゲートドライバ４側へ流入していたゲ
ート逆電流ＩGQの変化率ないし上昇率（勾配）ｄＩGQ／
ｄｔの絶対値を出来る限り大きくして（理想的には、｜
ｄＩGQ／ｄｔ｜は∞）、主電流ＩAの全てをゲート逆電
流ＩGQとしてゲートドライバ４を介してノード１２へ流
すこととする。即ち、主電流ＩAとゲート逆電流ＩGQと
の比の絶対値で定まるターンオフゲインＧ（＝｜ＩA／
ＩGQ｜）を１以下（Ｇ≦１）に設定することで、主電流
ＩAの全てを、ターンオン制御電流ＩGとは逆方向に、ア
ノード電極３Ａからゲート電極３Ｇを介してゲートドラ
イバ４及びノード１２側へと転流させ、以てＧＴＯ３を
ターンオフさせる。このとき、アノード電極３Ａからカ
ソード電極３Ｋへ向けて直接ＧＴＯ３内部を流れるカソ
ード電流ＩKは、直ちに全く流れなくなる。その意味
で、本方式は、主電流ＩAの分流ではなくて、「主電流
ＩAの転流」を実現しているのである。
ＩAより分流してゲートドライバ４側へ流入していたゲ
ート逆電流ＩGQの変化率ないし上昇率（勾配）ｄＩGQ／
ｄｔの絶対値を出来る限り大きくして（理想的には、｜
ｄＩGQ／ｄｔ｜は∞）、主電流ＩAの全てをゲート逆電
流ＩGQとしてゲートドライバ４を介してノード１２へ流
すこととする。即ち、主電流ＩAとゲート逆電流ＩGQと
の比の絶対値で定まるターンオフゲインＧ（＝｜ＩA／
ＩGQ｜）を１以下（Ｇ≦１）に設定することで、主電流
ＩAの全てを、ターンオン制御電流ＩGとは逆方向に、ア
ノード電極３Ａからゲート電極３Ｇを介してゲートドラ
イバ４及びノード１２側へと転流させ、以てＧＴＯ３を
ターンオフさせる。このとき、アノード電極３Ａからカ
ソード電極３Ｋへ向けて直接ＧＴＯ３内部を流れるカソ
ード電流ＩKは、直ちに全く流れなくなる。その意味
で、本方式は、主電流ＩAの分流ではなくて、「主電流
ＩAの転流」を実現しているのである。
【００４３】ここで、ゲートドライバ４の駆動電源（主
電源）４ａの電源電圧値ＶGDと、ループＲ１のインダク
タンス値との関係に応じて、上昇率ｄＩGQ／ｄｔの値を
変化させることができるので、両者４（４ａ），Ｒ１の
値を適切に設定することで、上昇率｜ｄＩGQ／ｄｔ｜を
限りなく∞値に近い極めて大きな値に設定してやれば、
極めて短時間で主電流ＩAを全てゲートドライバ４側へ
転流させることができる。
電源）４ａの電源電圧値ＶGDと、ループＲ１のインダク
タンス値との関係に応じて、上昇率ｄＩGQ／ｄｔの値を
変化させることができるので、両者４（４ａ），Ｒ１の
値を適切に設定することで、上昇率｜ｄＩGQ／ｄｔ｜を
限りなく∞値に近い極めて大きな値に設定してやれば、
極めて短時間で主電流ＩAを全てゲートドライバ４側へ
転流させることができる。
【００４４】他方、そのようなゲート逆電流ＩGQの転流
をゲートドライバ４単独で以て実現することは、当該ド
ライバ４の駆動電源４ａがとりうる電源電圧値ＶGDに限
界があるため容易でないが、その反面、ゲートドライバ
４の駆動電源電圧ＶGDを設定可能な実用値に設定してお
き、ゲートターンオフゲインＧを１以下とするために必
要な上昇率ｄＩGQ／ｄｔの絶対値を実現しうるループＲ
１の内部インダクタンスの値を設定することは、現実に
可能である。
をゲートドライバ４単独で以て実現することは、当該ド
ライバ４の駆動電源４ａがとりうる電源電圧値ＶGDに限
界があるため容易でないが、その反面、ゲートドライバ
４の駆動電源電圧ＶGDを設定可能な実用値に設定してお
き、ゲートターンオフゲインＧを１以下とするために必
要な上昇率ｄＩGQ／ｄｔの絶対値を実現しうるループＲ
１の内部インダクタンスの値を設定することは、現実に
可能である。
【００４５】そこで、ゲート電極３Ｇからゲートドライ
バ４までのラインＬ１と、ゲートドライバ４と、ゲート
ドライバ４からノード１３を介してカソード電極３Ｋま
でのラインＬ２と、ゲート・カソード電極間のＧＴＯ３
内部の経路とからなるループないし経路Ｒ１内の（浮
遊）内部インダクタンスの値を、ターンオフゲインＧを
１以下とするのに必要な値にまで低減させることが求め
られる。
バ４までのラインＬ１と、ゲートドライバ４と、ゲート
ドライバ４からノード１３を介してカソード電極３Ｋま
でのラインＬ２と、ゲート・カソード電極間のＧＴＯ３
内部の経路とからなるループないし経路Ｒ１内の（浮
遊）内部インダクタンスの値を、ターンオフゲインＧを
１以下とするのに必要な値にまで低減させることが求め
られる。
【００４６】但し、ゲートドライバ４は、主電流ＩA以
上の値のゲート逆電流ＩGQを流せるだけのキャパシタン
スを有するように、設定されなければならない。
上の値のゲート逆電流ＩGQを流せるだけのキャパシタン
スを有するように、設定されなければならない。
【００４７】例えば、ゲートドライバ４の主電源４aの
電源電圧ＶGDを２０Ｖに設定し、上昇率ｄＩGQ／ｄｔの
絶対値を約８０００Ａ／μｓに設定する場合には、上記
ループＲ１のインダクタンス値は２．５ｎＨ以下、ゲー
トドライバ４の内部インダクタンス値は１ｎＨ以下とす
るのが好ましい。
電源電圧ＶGDを２０Ｖに設定し、上昇率ｄＩGQ／ｄｔの
絶対値を約８０００Ａ／μｓに設定する場合には、上記
ループＲ１のインダクタンス値は２．５ｎＨ以下、ゲー
トドライバ４の内部インダクタンス値は１ｎＨ以下とす
るのが好ましい。
【００４８】そのようなキャパシタンスを有するゲート
ドライバ４の具体的な回路図を、図２に示す。同図にお
いて、駆動電源５０はゲートドライバ４を駆動するため
の主電源であり、副電源５１はターンオンゲート電流用
の電源，副電源５２はターンオン用トランジスタＴr1，
Ｔr2を駆動するための駆動回路５６用の電源，副電源５
３はターンオフゲート電流用の電源，副電源５４はター
ンオフ用トランジスタＴr3を駆動するための駆動回路５
７用の電源，副電源５５は制御信号６２よりターンオン
信号及びターンオフ信号を生成する回路部５８を駆動す
るための電源であり、トランジスタＴr1は図３に示すタ
ーンオン・ハイゲート電流ＩG1を供給するためのスイッ
チであり、トランジスタＴr2はターンオン・定常ゲート
電流ＩG2を供給するためのスイッチ，トランジスタＴr3
はターンオフゲート電流ＩGQ（ゲート逆電流）を供給す
るためのスイッチである。尚、上記電流ＩG1，ＩG2を総
称したのが、ターンオン制御電流ＩGである。Ｃ１はタ
ーンオンゲート電流ＩG用のコンデンサであり、Ｃ２は
ターンオフゲート電流ＩGQ用のコンデンサである。
ドライバ４の具体的な回路図を、図２に示す。同図にお
いて、駆動電源５０はゲートドライバ４を駆動するため
の主電源であり、副電源５１はターンオンゲート電流用
の電源，副電源５２はターンオン用トランジスタＴr1，
Ｔr2を駆動するための駆動回路５６用の電源，副電源５
３はターンオフゲート電流用の電源，副電源５４はター
ンオフ用トランジスタＴr3を駆動するための駆動回路５
７用の電源，副電源５５は制御信号６２よりターンオン
信号及びターンオフ信号を生成する回路部５８を駆動す
るための電源であり、トランジスタＴr1は図３に示すタ
ーンオン・ハイゲート電流ＩG1を供給するためのスイッ
チであり、トランジスタＴr2はターンオン・定常ゲート
電流ＩG2を供給するためのスイッチ，トランジスタＴr3
はターンオフゲート電流ＩGQ（ゲート逆電流）を供給す
るためのスイッチである。尚、上記電流ＩG1，ＩG2を総
称したのが、ターンオン制御電流ＩGである。Ｃ１はタ
ーンオンゲート電流ＩG用のコンデンサであり、Ｃ２は
ターンオフゲート電流ＩGQ用のコンデンサである。
【００４９】以上のゲートドライバ回路４において、外
部より制御信号６２を与えると、ノイズカット回路５９
は制御信号６２より制御信号６２に含まれるノイズ成分
を取り除き、ノイズ除去された制御信号を受けて、ター
ンオン信号生成回路６０，ターンオフ信号生成回路６１
は、それぞれターンオン用信号６３とターンオフ用信号
６４を生成して、各信号６３，６４を対応する駆動回路
５６，５７へ供給する。
部より制御信号６２を与えると、ノイズカット回路５９
は制御信号６２より制御信号６２に含まれるノイズ成分
を取り除き、ノイズ除去された制御信号を受けて、ター
ンオン信号生成回路６０，ターンオフ信号生成回路６１
は、それぞれターンオン用信号６３とターンオフ用信号
６４を生成して、各信号６３，６４を対応する駆動回路
５６，５７へ供給する。
【００５０】同信号６３，３４を受け取った両駆動回路
５６，５７は、次の通りに動作する。即ち、時刻ｔ01に
おいて、駆動回路５６は、トランジスタＴr1を駆動でき
るだけの信号を生成し、これをトランジスタＴr1のベー
スへと供給する。ここで、両コンデンサＣ１とＣ２は、
それぞれ副電源５１と副電源５３により充電されている
ので、ターンオン・ハイゲート電流ＩG1がコンデンサＣ
１からトランジスタＴr1を通してＧＴＯ３へと流れる。
そして、時刻ｔ02において、駆動回路５６は、トランジ
スタＴr1のベース電流の供給を止め、今度は、トランジ
スタＴr2を駆動できるだけのベース電流を発生して、こ
れをトランジスタＴr2のベースへ供給する。これによ
り、トランジスタＴr1はオフし、代わってトランジスタ
Ｔr2がオンし、ターンオン・定常ゲート電流ＩG2がコン
デンサＣ１からトランジスタＴr2を通してＧＴＯ３へと
流れる。
５６，５７は、次の通りに動作する。即ち、時刻ｔ01に
おいて、駆動回路５６は、トランジスタＴr1を駆動でき
るだけの信号を生成し、これをトランジスタＴr1のベー
スへと供給する。ここで、両コンデンサＣ１とＣ２は、
それぞれ副電源５１と副電源５３により充電されている
ので、ターンオン・ハイゲート電流ＩG1がコンデンサＣ
１からトランジスタＴr1を通してＧＴＯ３へと流れる。
そして、時刻ｔ02において、駆動回路５６は、トランジ
スタＴr1のベース電流の供給を止め、今度は、トランジ
スタＴr2を駆動できるだけのベース電流を発生して、こ
れをトランジスタＴr2のベースへ供給する。これによ
り、トランジスタＴr1はオフし、代わってトランジスタ
Ｔr2がオンし、ターンオン・定常ゲート電流ＩG2がコン
デンサＣ１からトランジスタＴr2を通してＧＴＯ３へと
流れる。
【００５１】また、時刻ｔ1では、駆動回路５６はトラ
ンジスタＴr2のベース電流の供給を止め、駆動回路５７
が、信号６４に応じて、トランジスタＴr3をオンするの
に必要なベース電流を生成して、これをトランジスタＴ
r3のベースへ供給する。これにより、トランジスタＴr2
はオフし、代わってトランジスタＴr3がオンする結果、
コンデンサＣ２に充電されている電荷がトランジスタＴ
r3を介してＧＴＯ３側へと放電されることとなり、従っ
て、ターンオフゲート電流ＩGQがＧＴＯ３からトランジ
スタＴr3を通してＧＴＯ３のカソード電極３Ｋのノード
１３へ流れることとなる。しかも、この電流ＩGQは、極
めて短時間の間に主電流ＩAの絶対値と等しいか、又は
それ以上の値となり、逆に、カソード電流は極めて短時
間の間に０値へ減少する。
ンジスタＴr2のベース電流の供給を止め、駆動回路５７
が、信号６４に応じて、トランジスタＴr3をオンするの
に必要なベース電流を生成して、これをトランジスタＴ
r3のベースへ供給する。これにより、トランジスタＴr2
はオフし、代わってトランジスタＴr3がオンする結果、
コンデンサＣ２に充電されている電荷がトランジスタＴ
r3を介してＧＴＯ３側へと放電されることとなり、従っ
て、ターンオフゲート電流ＩGQがＧＴＯ３からトランジ
スタＴr3を通してＧＴＯ３のカソード電極３Ｋのノード
１３へ流れることとなる。しかも、この電流ＩGQは、極
めて短時間の間に主電流ＩAの絶対値と等しいか、又は
それ以上の値となり、逆に、カソード電流は極めて短時
間の間に０値へ減少する。
【００５２】上述した通り、ターンオフゲインＧが１以
下となるような上昇率ｄＩGQ／ｄｔを実現するために
は、ゲートドライバ４内部の配線経路を含むループＲ１
全体のインダクタンス値を低減することが必要である。
そして、この点は、ＧＴＯ素子の配線ないしパッケージ
構造という機構部品の改良を以て実現することが望まれ
る。
下となるような上昇率ｄＩGQ／ｄｔを実現するために
は、ゲートドライバ４内部の配線経路を含むループＲ１
全体のインダクタンス値を低減することが必要である。
そして、この点は、ＧＴＯ素子の配線ないしパッケージ
構造という機構部品の改良を以て実現することが望まれ
る。
【００５３】しかるに、従来のＧＴＯ３Ｐのパッケージ
構造は、図１８及び図１９で示した様な構造となってい
るため、ＧＴＯ素子２０Ｐの内部のインダクタンス（リ
ード２１Ｐ〜リング状ゲート電極３４Ｐ〜カソード電極
３０Ｐ〜リード２２Ｐまでの経路のインダクタンス）
は、例えば５０ｎＨ程度もの大きな値であった。この値
では、到底、約８０００Ａ／μｓもの上昇率ｄＩGQ／ｄ
ｔを達成することはできない。従って、このＧＴＯ素子
２０Ｐの内部インダクタンス値を、例えば２ｎＨ以下と
いうような所望値にまで低減するためには、ゲート側の
連結部２３Ｐ及びカソード側の連結部２４ＰとＧＴＯ素
子２０Ｐのゲート端子２５Ｐ及びカソード端子２６Ｐと
のそれぞれの結合で生じるロスや，ゲート外部リード２
１Ｐ及びカソード外部リード２２Ｐとゲートドライバ４
Ｐとのそれぞれの結合で生じるロスや，ゲートリード３
８Ｐのインダクタンス値や、更にはループＲ１中の全イ
ンダクタンス値の内の９０％をも占めるゲート及びカソ
ードの各外部リード線２１Ｐ，２２Ｐ自体のインダクタ
ンス値を低減する必要がある。
構造は、図１８及び図１９で示した様な構造となってい
るため、ＧＴＯ素子２０Ｐの内部のインダクタンス（リ
ード２１Ｐ〜リング状ゲート電極３４Ｐ〜カソード電極
３０Ｐ〜リード２２Ｐまでの経路のインダクタンス）
は、例えば５０ｎＨ程度もの大きな値であった。この値
では、到底、約８０００Ａ／μｓもの上昇率ｄＩGQ／ｄ
ｔを達成することはできない。従って、このＧＴＯ素子
２０Ｐの内部インダクタンス値を、例えば２ｎＨ以下と
いうような所望値にまで低減するためには、ゲート側の
連結部２３Ｐ及びカソード側の連結部２４ＰとＧＴＯ素
子２０Ｐのゲート端子２５Ｐ及びカソード端子２６Ｐと
のそれぞれの結合で生じるロスや，ゲート外部リード２
１Ｐ及びカソード外部リード２２Ｐとゲートドライバ４
Ｐとのそれぞれの結合で生じるロスや，ゲートリード３
８Ｐのインダクタンス値や、更にはループＲ１中の全イ
ンダクタンス値の内の９０％をも占めるゲート及びカソ
ードの各外部リード線２１Ｐ，２２Ｐ自体のインダクタ
ンス値を低減する必要がある。
【００５４】そこで、本発明では、上述した観点からＧ
ＴＯ素子のパッケージ構造を検討し、改良を加えること
とし、その結果、つぎの様な構造を有する圧接型半導体
素子を実現したものである。
ＴＯ素子のパッケージ構造を検討し、改良を加えること
とし、その結果、つぎの様な構造を有する圧接型半導体
素子を実現したものである。
【００５５】即ち、図４は、圧接型ＧＴＯ素子２０と、
それを上下方向から加圧するスタック電極２７ａ，２７
ｂとを示す断面図であり、又、図５は、図４に示す矢印
方向Ｄ１からＧＴＯ素子２０を眺めた正面図（スタック
電極２７ａを除く）である。従って、図５の線ＳＡ−Ｓ
Ｂに関する縦断面図が図４にあたる。
それを上下方向から加圧するスタック電極２７ａ，２７
ｂとを示す断面図であり、又、図５は、図４に示す矢印
方向Ｄ１からＧＴＯ素子２０を眺めた正面図（スタック
電極２７ａを除く）である。従って、図５の線ＳＡ−Ｓ
Ｂに関する縦断面図が図４にあたる。
【００５６】両図４，５において、各参照符号は、以下
の部材を示す。即ち、２０は圧接型半導体素子、即ち、
ここではＧＴＯ素子の全体を示し、２８はＧＴＯの各セ
グメントが形成された半導体基板であり、半導体基板２
８の上側表面の内の外周部側に位置する面上にＡ１（ア
ルミニウム）のゲート電極２９ａが形成されており、さ
らにゲート電極２９ａよりも内側の半導体基板２８の上
側表面上には、各セグメントの位置に対応して各カソー
ド電極２９ｂが形成されている。各セグメントの構造な
いしＧＴＯ素子のウェハ構造は、図２１の断面図に示し
た構造と同様である。
の部材を示す。即ち、２０は圧接型半導体素子、即ち、
ここではＧＴＯ素子の全体を示し、２８はＧＴＯの各セ
グメントが形成された半導体基板であり、半導体基板２
８の上側表面の内の外周部側に位置する面上にＡ１（ア
ルミニウム）のゲート電極２９ａが形成されており、さ
らにゲート電極２９ａよりも内側の半導体基板２８の上
側表面上には、各セグメントの位置に対応して各カソー
ド電極２９ｂが形成されている。各セグメントの構造な
いしＧＴＯ素子のウェハ構造は、図２１の断面図に示し
た構造と同様である。
【００５７】３０及び３１は、それぞれ半導体基板２８
の上側表面上のカソード電極２９ｂの上側表面上に順次
に積載されたカソード歪緩衝板及びカソードポスト電極
であり、他方、３２及び３３は、それぞれ半導体基板８
の裏面上に形成された図示しないアノード電極の表面
（カソード電極２９ｂと反対側の面）上に順次に積載さ
れたアノード歪緩衝板及びアノードポスト電極であり、
３４は半導体基板２８のゲート電極２９ａの上側表面に
接するリング状ゲート電極であり、３８は環状金属板か
らなるリング状ゲート端子であって、その内周平面２５
がリングゲート電極３４と摺動可能に同電極３４に対し
て接触・配置されている。３５は、環状絶縁体３６を介
して、リング状ゲート端子３８とともに、リング状ゲー
ト電極３４をゲート電極２９ａに対して押圧するための
皿バネあるいは波バネのような弾性体であり、３７は、
リング状ゲート電極３４をカソード歪緩衝板３０及びカ
ソードポスト電極３１から絶縁するための絶縁シート等
からなる絶縁体であり、２６は、その一端部分がカソー
ドポスト電極３１に固着された第１のフランジであり、
４０は、その一端部分がアノードポスト電極３３に固着
された第２のフランジであり、４１はセラミック等から
なり、リング状ゲート端子３８を挟んで上下に分割され
且つ突起部４２を有する絶縁筒である。そして、リング
状ゲート端子３８の外周側部分２３が絶縁筒４１の側面
から外部に突出するとともに、その他端３８Ｅよりも内
周側の位置に取り付け穴２１が所定の間隔で複数個設け
られている。そして、上側の絶縁筒４１の上面より上方
に突出した部分４３ａが第１のフランジ２６の他端部２
６Ｅと気密に固着され、下側の絶縁筒４１の裏面より下
方に突出した部分４３ｂが第２のフランジ４０の他端部
と気密に固着されており、これによって圧接型半導体素
子２０は、密閉されたパッケージ構造になっている。
尚、この内部は、不活性ガスで置換されている。
の上側表面上のカソード電極２９ｂの上側表面上に順次
に積載されたカソード歪緩衝板及びカソードポスト電極
であり、他方、３２及び３３は、それぞれ半導体基板８
の裏面上に形成された図示しないアノード電極の表面
（カソード電極２９ｂと反対側の面）上に順次に積載さ
れたアノード歪緩衝板及びアノードポスト電極であり、
３４は半導体基板２８のゲート電極２９ａの上側表面に
接するリング状ゲート電極であり、３８は環状金属板か
らなるリング状ゲート端子であって、その内周平面２５
がリングゲート電極３４と摺動可能に同電極３４に対し
て接触・配置されている。３５は、環状絶縁体３６を介
して、リング状ゲート端子３８とともに、リング状ゲー
ト電極３４をゲート電極２９ａに対して押圧するための
皿バネあるいは波バネのような弾性体であり、３７は、
リング状ゲート電極３４をカソード歪緩衝板３０及びカ
ソードポスト電極３１から絶縁するための絶縁シート等
からなる絶縁体であり、２６は、その一端部分がカソー
ドポスト電極３１に固着された第１のフランジであり、
４０は、その一端部分がアノードポスト電極３３に固着
された第２のフランジであり、４１はセラミック等から
なり、リング状ゲート端子３８を挟んで上下に分割され
且つ突起部４２を有する絶縁筒である。そして、リング
状ゲート端子３８の外周側部分２３が絶縁筒４１の側面
から外部に突出するとともに、その他端３８Ｅよりも内
周側の位置に取り付け穴２１が所定の間隔で複数個設け
られている。そして、上側の絶縁筒４１の上面より上方
に突出した部分４３ａが第１のフランジ２６の他端部２
６Ｅと気密に固着され、下側の絶縁筒４１の裏面より下
方に突出した部分４３ｂが第２のフランジ４０の他端部
と気密に固着されており、これによって圧接型半導体素
子２０は、密閉されたパッケージ構造になっている。
尚、この内部は、不活性ガスで置換されている。
【００５８】又、図６は、ゲートドライバ４の機構部分
を示す平面図であり、図７は、ゲートドライバ４に図
４，図５に示した構造のＧＴＯ素子２０（スタック電極
２７ａ，２７ｂで加圧されている）を装着した状態を示
す縦断面図である。両図６，７において、参照符号４Ａ
はゲートドライバ本体４Ｃをカバーするためのケース
を、４Ｂはゲートドライバ本体４Ｃの座となるケースを
各々示しており、７０はゲートドライバ本体４とＧＴＯ
素子２０とを電気的に接続するための、回路パターンが
形成された基板全体を示している。同基板７０は、丁
度、従来パッケージのゲートリード線２１Ｐ，２２Ｐ
（図１８）に代わるものであって、ＧＴＯ素子２０の重
量をささえ得るだけの強度を有する。７１は、ＧＴＯ素
子２０のカソード電極２９ｂと圧接により接続されるカ
ソード電極であり、スタック電極２７ａにあたる。２１
Ａは、ゲートドライバ４の基板７０に対応する取り付け
穴２１を介してＧＴＯ素子２０を接続する為の、基板７
０に設けられた取り付け穴であり、ゲートドライバ４と
ＧＴＯ素子２０とを接続する為には、例えば６つ程度の
取り付け穴２１Ａが必要となる。
を示す平面図であり、図７は、ゲートドライバ４に図
４，図５に示した構造のＧＴＯ素子２０（スタック電極
２７ａ，２７ｂで加圧されている）を装着した状態を示
す縦断面図である。両図６，７において、参照符号４Ａ
はゲートドライバ本体４Ｃをカバーするためのケース
を、４Ｂはゲートドライバ本体４Ｃの座となるケースを
各々示しており、７０はゲートドライバ本体４とＧＴＯ
素子２０とを電気的に接続するための、回路パターンが
形成された基板全体を示している。同基板７０は、丁
度、従来パッケージのゲートリード線２１Ｐ，２２Ｐ
（図１８）に代わるものであって、ＧＴＯ素子２０の重
量をささえ得るだけの強度を有する。７１は、ＧＴＯ素
子２０のカソード電極２９ｂと圧接により接続されるカ
ソード電極であり、スタック電極２７ａにあたる。２１
Ａは、ゲートドライバ４の基板７０に対応する取り付け
穴２１を介してＧＴＯ素子２０を接続する為の、基板７
０に設けられた取り付け穴であり、ゲートドライバ４と
ＧＴＯ素子２０とを接続する為には、例えば６つ程度の
取り付け穴２１Ａが必要となる。
【００５９】上述した基板７０は、絶縁体を挟んで対向
した次の２つの回路パターン基板を有する。即ち、同基
板７０は、ゲートリード基板７２、カソードリード基板
７３、両基板７２と７３とを絶縁するための絶縁体７４
とを有している。このような多層基板構造を設けたの
は、ゲートドライバ４側の内部インダクタンスを低減す
るためである。ＧＴＯ素子本体２０は、ネジ７５，７６
又は溶接、かしめ等により、ゲートドライバ本体４Ｃと
接続される。
した次の２つの回路パターン基板を有する。即ち、同基
板７０は、ゲートリード基板７２、カソードリード基板
７３、両基板７２と７３とを絶縁するための絶縁体７４
とを有している。このような多層基板構造を設けたの
は、ゲートドライバ４側の内部インダクタンスを低減す
るためである。ＧＴＯ素子本体２０は、ネジ７５，７６
又は溶接、かしめ等により、ゲートドライバ本体４Ｃと
接続される。
【００６０】以上のように、本ＧＴＯ３の気密パッケー
ジは、半導体基板上に形成された内部のゲート電極２９
ａ側からゲートドライバ本体４Ｃ側へ向けて延長された
リング状ないし円盤状のゲート電極３８を有しており、
しかも当該パッケージ（２０）は、上記リング状ゲート
電極３８の外周部分を直接ゲートドライバ４の本体４Ｃ
より延びた基板７０に取り付け穴２１Ａを介して接続・
固定するだけで、ゲートドライバ４に接続される。その
ため、当該接続にあたっては、ゲートリード線は一切使
用されていない。従って、従来構成における問題点は全
て改善される。即ち、従来、ＧＴＯ素子の内部ゲートリ
ード部とＧＴＯ素子のゲート端子及びカソード端子との
それぞれの結合で発生していた結合ロスというものは、
上述のようにゲートリードの取り出しを円盤状構造とす
ることにより大幅に低減されると共に、従来、外部ゲー
トリード線とゲートドライバとの結合により生じていた
結合ロスに相当する電力ロスは、この発明では円盤状の
ゲートリード部ないしゲート電極３８の全体がゲートド
ライバ４のゲート電流通電用基板７０に直接に接続され
るため、大幅に低減される。更に、従来、ループＲ１の
全インダクタンスの９０％をも占めていた外部ゲートリ
ード線自体のインダクタンスは、この発明では、それら
自体が使用されないため、存在しない。
ジは、半導体基板上に形成された内部のゲート電極２９
ａ側からゲートドライバ本体４Ｃ側へ向けて延長された
リング状ないし円盤状のゲート電極３８を有しており、
しかも当該パッケージ（２０）は、上記リング状ゲート
電極３８の外周部分を直接ゲートドライバ４の本体４Ｃ
より延びた基板７０に取り付け穴２１Ａを介して接続・
固定するだけで、ゲートドライバ４に接続される。その
ため、当該接続にあたっては、ゲートリード線は一切使
用されていない。従って、従来構成における問題点は全
て改善される。即ち、従来、ＧＴＯ素子の内部ゲートリ
ード部とＧＴＯ素子のゲート端子及びカソード端子との
それぞれの結合で発生していた結合ロスというものは、
上述のようにゲートリードの取り出しを円盤状構造とす
ることにより大幅に低減されると共に、従来、外部ゲー
トリード線とゲートドライバとの結合により生じていた
結合ロスに相当する電力ロスは、この発明では円盤状の
ゲートリード部ないしゲート電極３８の全体がゲートド
ライバ４のゲート電流通電用基板７０に直接に接続され
るため、大幅に低減される。更に、従来、ループＲ１の
全インダクタンスの９０％をも占めていた外部ゲートリ
ード線自体のインダクタンスは、この発明では、それら
自体が使用されないため、存在しない。
【００６１】この様に、ＧＴＯ素子２０（３）の内部イ
ンダクタンスの低減とゲートドライバ４の内部インダク
タンスの低減とを実現することが可能となった。これら
の改善に加えて、更に、ＧＴＯ素子２０とゲートドライ
バ４との接続を既述したように工夫を行うことにより
（図７）、ＧＴＯ素子３を、ターンオフゲインＧ≦１と
いう条件で以てターンオフさせることが可能な上昇率ｄ
ＩGQ／ｄｔの領域を現実に発生させることが可能となっ
た。
ンダクタンスの低減とゲートドライバ４の内部インダク
タンスの低減とを実現することが可能となった。これら
の改善に加えて、更に、ＧＴＯ素子２０とゲートドライ
バ４との接続を既述したように工夫を行うことにより
（図７）、ＧＴＯ素子３を、ターンオフゲインＧ≦１と
いう条件で以てターンオフさせることが可能な上昇率ｄ
ＩGQ／ｄｔの領域を現実に発生させることが可能となっ
た。
【００６２】尚、ゲート電流を、図８の平面図に示す基
板７０Ａを用いて、対角に位置する２方向、又は４方向
へと取り出すようにしても良く、更にそれ以上の方向へ
とゲート電流を取り出すようにしても良い。
板７０Ａを用いて、対角に位置する２方向、又は４方向
へと取り出すようにしても良く、更にそれ以上の方向へ
とゲート電流を取り出すようにしても良い。
【００６３】以上の様な回路構成，機構を備える半導体
スイッチ装置の動作を、図９と図１０に基づき説明す
る。尚、図９は、動作波形を示しており、図１０は、Ｇ
ＴＯ３をＰＮＰトランジスタ８０とＮＰＮトランジスタ
８１とから成る回路構成に置き換えた場合の等価モデル
を示す。
スイッチ装置の動作を、図９と図１０に基づき説明す
る。尚、図９は、動作波形を示しており、図１０は、Ｇ
ＴＯ３をＰＮＰトランジスタ８０とＮＰＮトランジスタ
８１とから成る回路構成に置き換えた場合の等価モデル
を示す。
【００６４】図９において、ＧＴＯ３がターンオンして
陽極電流ＩAが流れている状態の時に（時刻ｔ1）、制御
信号６２（図２）に応じてゲートドライバ４がゲート逆
電流ＩGQを急激な上昇率ないし傾きで以て上昇させる
と、ゲート逆電流ＩGQは、その絶対値が極めて短時間に
陽極電流ＩAの絶対値と等しい電流値に達する（ＩGQ＝
−ＩA）（時刻Ｔ2）。この状態で、ＧＴＯ３のアノード
電極３Ａに流れ込む陽極電流ＩAは全てゲート電極３
Ｇ，配線経路Ｌ１を介してゲートドライバ４に転流し、
｜ＧＴＯ３の陽極電流ＩA｜≦｜ゲート逆電流ＩGQ｜の
関係式が成立し、カソード電流ＩK＝０の状態となる。
これ以降、ゲート逆電流ＩGQは、ＧＴＯ３が完全にター
ンオフするまで、｜ＩA｜≦｜ＩGQ｜の状態を維持し続
ける。
陽極電流ＩAが流れている状態の時に（時刻ｔ1）、制御
信号６２（図２）に応じてゲートドライバ４がゲート逆
電流ＩGQを急激な上昇率ないし傾きで以て上昇させる
と、ゲート逆電流ＩGQは、その絶対値が極めて短時間に
陽極電流ＩAの絶対値と等しい電流値に達する（ＩGQ＝
−ＩA）（時刻Ｔ2）。この状態で、ＧＴＯ３のアノード
電極３Ａに流れ込む陽極電流ＩAは全てゲート電極３
Ｇ，配線経路Ｌ１を介してゲートドライバ４に転流し、
｜ＧＴＯ３の陽極電流ＩA｜≦｜ゲート逆電流ＩGQ｜の
関係式が成立し、カソード電流ＩK＝０の状態となる。
これ以降、ゲート逆電流ＩGQは、ＧＴＯ３が完全にター
ンオフするまで、｜ＩA｜≦｜ＩGQ｜の状態を維持し続
ける。
【００６５】図９に示す電流差ΔＩGQは、図１０に示す
ＮＰＮトランジスタ８１のリカバリー電流であるものと
考えられる。これは、次のような現象により生ずる。即
ち、図１０において、ＧＴＯ３がターンオンして陽極電
流ＩAが半導体基板内を流れている状態では、その電流
ＩAは、ＧＴＯ３のアノード電極３Ａからループ８２と
ループ８３とに別れてカソード電極３Ｋへと流れてい
る。この状態からＧＴＯ３がターンオフへ移行すると、
陽極電流ＩAの全ては強烈にゲートドライバ４へと引っ
張られ、ループ８４とループ８５へと流れていく。この
時、ＮＰＮトランジスタ８１のベース電流は正方向から
負の方向へ反転し、ＮＰＮトランジスタ８１は急激にタ
ーンオフしてしまい、その内部キャリアがリカバリ電流
となって重畳的に流れることとなる。このリカバリ電流
の増加分が上述の電流差ΔＩGQとなって表われ、この
時、｜ゲート逆電流ＩGQ｜＞｜陽極電流ＩA｜となる。
ＮＰＮトランジスタ８１のリカバリー電流であるものと
考えられる。これは、次のような現象により生ずる。即
ち、図１０において、ＧＴＯ３がターンオンして陽極電
流ＩAが半導体基板内を流れている状態では、その電流
ＩAは、ＧＴＯ３のアノード電極３Ａからループ８２と
ループ８３とに別れてカソード電極３Ｋへと流れてい
る。この状態からＧＴＯ３がターンオフへ移行すると、
陽極電流ＩAの全ては強烈にゲートドライバ４へと引っ
張られ、ループ８４とループ８５へと流れていく。この
時、ＮＰＮトランジスタ８１のベース電流は正方向から
負の方向へ反転し、ＮＰＮトランジスタ８１は急激にタ
ーンオフしてしまい、その内部キャリアがリカバリ電流
となって重畳的に流れることとなる。このリカバリ電流
の増加分が上述の電流差ΔＩGQとなって表われ、この
時、｜ゲート逆電流ＩGQ｜＞｜陽極電流ＩA｜となる。
【００６６】このように、ゲート逆電流｜ＩGQ｜＞｜陽
極電流ＩA｜となって、図１０のＮＰＮトランジスタ８
１がターンオフしてしまうと、ＰＮＰトランジスタ８０
のベース電流は０となり（ＩB＝０）、ＰＮＰトランジ
スタ８０はターンオフへと移行していく。
極電流ＩA｜となって、図１０のＮＰＮトランジスタ８
１がターンオフしてしまうと、ＰＮＰトランジスタ８０
のベース電流は０となり（ＩB＝０）、ＰＮＰトランジ
スタ８０はターンオフへと移行していく。
【００６７】ＰＮＰトランジスタ８０の電圧阻止機能が
回復し始めると（時刻Ｔ3）、図９に示すアノード・カ
ソード電極間電圧ＶAKが上昇し始め、このアノード・カ
ソード電極間電圧ＶAKが電源電圧ＶDDと等しい値に達し
た時（時刻Ｔ4）、陽極電流ＩAが減少し始め、ＧＴＯ３
はターンオフ状態へと移行していく。この時のアノード
・カソード電極間電圧ＶAKの上昇率ｄＶAK／ｄｔは、Ｇ
ＴＯ３の電圧阻止機能の回復するスピードのみによって
決定されるものであり、外部接続回路等により決定され
るものではない。この点で、スナバコンデンサＣSに依
存してアノード・カソード電極間電圧の上昇率が決定さ
れていた従来技術とは、本発明は明確に異なる。
回復し始めると（時刻Ｔ3）、図９に示すアノード・カ
ソード電極間電圧ＶAKが上昇し始め、このアノード・カ
ソード電極間電圧ＶAKが電源電圧ＶDDと等しい値に達し
た時（時刻Ｔ4）、陽極電流ＩAが減少し始め、ＧＴＯ３
はターンオフ状態へと移行していく。この時のアノード
・カソード電極間電圧ＶAKの上昇率ｄＶAK／ｄｔは、Ｇ
ＴＯ３の電圧阻止機能の回復するスピードのみによって
決定されるものであり、外部接続回路等により決定され
るものではない。この点で、スナバコンデンサＣSに依
存してアノード・カソード電極間電圧の上昇率が決定さ
れていた従来技術とは、本発明は明確に異なる。
【００６８】図９において、本発明のピーク電圧（サー
ジ電圧）ＶPとは、ＧＴＯ３がターンオフした時に主回
路（電源９からノード１１，ＧＴＯ３，ノード１２を経
て電源９に至るまでのループ）の浮遊インダクタンスＬ
に起因して発生する起電圧（そのエネルギーはＥ＝１／
２＊Ｌ＊Ｉ2で表される）が電源電圧ＶDDに重畳されて
得られる電圧である。このピーク電圧ＶPが仮にＧＴＯ
３の電圧阻止能力を超えると、ＧＴＯ３は破壊されてし
まう。そこで、ＧＴＯ３のターンオフ時に上記ピーク電
圧ＶPへ向けて上昇し続けるアノード・カソード電極間
電圧ＶAKを、ＧＴＯ３の電圧阻止能力を超えないように
抑圧するピーク電圧抑制回路５を、ＧＴＯ３のノード１
１，１２間にＧＴＯ３に対して並列に接続しておく必要
がある。図１のピーク電圧抑制回路５は、そのような機
能をもったものであり、例えばツェナーダイオード，バ
リスタ，セレスタ，アレスタ等から成る、電圧クランプ
回路である。同回路５は、ＧＴＯのターンオフ時に上昇
し続ける電圧ＶAKが、ＧＴＯ３の電圧阻止能力を越えな
い範囲内に設定された所定の電圧値ＶSPに達した後は、
もし同回路５がなかったならば同電圧ＶAKがピーク電圧
ＶPに達し、再び所定の電圧値ＶSPに戻るまでに要する
時間である所定の時間Δｔ（図９）だけ、電圧ＶAKを抑
制後のピーク電圧ＶSPに保持し続ける。従って、ピーク
電圧ＶPは発生せず、ＧＴＯ３素子が破壊されることは
全くない。
ジ電圧）ＶPとは、ＧＴＯ３がターンオフした時に主回
路（電源９からノード１１，ＧＴＯ３，ノード１２を経
て電源９に至るまでのループ）の浮遊インダクタンスＬ
に起因して発生する起電圧（そのエネルギーはＥ＝１／
２＊Ｌ＊Ｉ2で表される）が電源電圧ＶDDに重畳されて
得られる電圧である。このピーク電圧ＶPが仮にＧＴＯ
３の電圧阻止能力を超えると、ＧＴＯ３は破壊されてし
まう。そこで、ＧＴＯ３のターンオフ時に上記ピーク電
圧ＶPへ向けて上昇し続けるアノード・カソード電極間
電圧ＶAKを、ＧＴＯ３の電圧阻止能力を超えないように
抑圧するピーク電圧抑制回路５を、ＧＴＯ３のノード１
１，１２間にＧＴＯ３に対して並列に接続しておく必要
がある。図１のピーク電圧抑制回路５は、そのような機
能をもったものであり、例えばツェナーダイオード，バ
リスタ，セレスタ，アレスタ等から成る、電圧クランプ
回路である。同回路５は、ＧＴＯのターンオフ時に上昇
し続ける電圧ＶAKが、ＧＴＯ３の電圧阻止能力を越えな
い範囲内に設定された所定の電圧値ＶSPに達した後は、
もし同回路５がなかったならば同電圧ＶAKがピーク電圧
ＶPに達し、再び所定の電圧値ＶSPに戻るまでに要する
時間である所定の時間Δｔ（図９）だけ、電圧ＶAKを抑
制後のピーク電圧ＶSPに保持し続ける。従って、ピーク
電圧ＶPは発生せず、ＧＴＯ３素子が破壊されることは
全くない。
【００６９】以上の様に、この発明では、ターンオフ時
に、図１１に示す上昇率ｄＩGQ／ｄｔの領域ＲＡにおい
てＧＴＯ３を制御することで、ＧＴＯ３をターンオフさ
せている。同図中、曲線ＣＡ上の点ＰＡが、主電流ＩA
のゲートドライバ４側への転流が生じる転流点であり、
この場合は、前述のリカバリー電流が無いと考えた場合
の理想状態にある。現実的には、転流した主電流にリカ
バリー電流が重畳されるので、ターンオフゲインＧ＜１
の領域内でＧＴＯ３のターンオフが実現されている。
に、図１１に示す上昇率ｄＩGQ／ｄｔの領域ＲＡにおい
てＧＴＯ３を制御することで、ＧＴＯ３をターンオフさ
せている。同図中、曲線ＣＡ上の点ＰＡが、主電流ＩA
のゲートドライバ４側への転流が生じる転流点であり、
この場合は、前述のリカバリー電流が無いと考えた場合
の理想状態にある。現実的には、転流した主電流にリカ
バリー電流が重畳されるので、ターンオフゲインＧ＜１
の領域内でＧＴＯ３のターンオフが実現されている。
【００７０】図１２及び図１３は、それぞれ、従来技術
及び本発明における主電流ＩAのターンオフ時の流れを
比較的に示した図である。従来技術、例えば特開平５−
１１１２６２号公報（スイス国出願番号９１１０６１９
１９）や特開平６−１８８４１１号公報（ドイツ国出願
番号Ｐ４２２７０６３）に開示された技術では、図１２
に示すとおり、ターンオフ時においても、カソード電流
ＩKがＧＴＯ３Ｐ内を流れている。即ち、主電流ＩAは、
ターンオフ時、カソード電流ＩKとＩGQPとに分流してい
る。しかし、この場合は、個々のセグメントに流れるカ
ソード電流ＩKは小さな値であっても、それらが一部の
セグメントに集中的に流れ込むこととなるので、ＧＴＯ
素子の破壊という問題点を内在している。
及び本発明における主電流ＩAのターンオフ時の流れを
比較的に示した図である。従来技術、例えば特開平５−
１１１２６２号公報（スイス国出願番号９１１０６１９
１９）や特開平６−１８８４１１号公報（ドイツ国出願
番号Ｐ４２２７０６３）に開示された技術では、図１２
に示すとおり、ターンオフ時においても、カソード電流
ＩKがＧＴＯ３Ｐ内を流れている。即ち、主電流ＩAは、
ターンオフ時、カソード電流ＩKとＩGQPとに分流してい
る。しかし、この場合は、個々のセグメントに流れるカ
ソード電流ＩKは小さな値であっても、それらが一部の
セグメントに集中的に流れ込むこととなるので、ＧＴＯ
素子の破壊という問題点を内在している。
【００７１】これに対して、本発明では、図１３に示す
通り、ターンオフ時、カソード電流ＩKは全く流れなく
なり、主電流ＩAは全てゲートドライバ４側の経路へ転
流し、リカバリー電流の発生によってゲート逆電流ＩGQ
の絶対値は主電流ＩAの絶対値とリカバリー電流の絶対
値との和となり、｜ＩGQ｜≧｜ＩA｜の関係式が成立し
ている（従来技術では、｜ＩGQP｜＜｜ＩA｜）。
通り、ターンオフ時、カソード電流ＩKは全く流れなく
なり、主電流ＩAは全てゲートドライバ４側の経路へ転
流し、リカバリー電流の発生によってゲート逆電流ＩGQ
の絶対値は主電流ＩAの絶対値とリカバリー電流の絶対
値との和となり、｜ＩGQ｜≧｜ＩA｜の関係式が成立し
ている（従来技術では、｜ＩGQP｜＜｜ＩA｜）。
【００７２】以上のように、この発明では、ターンオフ
モード期間中にわたり｜陽極電流ＩA｜≦｜ゲート逆電
流ＩGQ｜となる、新規のゲート転流方式を採用している
ため、ターンオフ時にはカソード電流ＩK＝０となり、
ＧＴＯ３Ｐの内部のカソード面にカソード電流が流れ込
むという状態は全く発生せず、従来ターンオフ失敗の原
因となっていたカソード面への局在的な電流集中は全く
おこり得ない。よって、ターンオフ失敗による素子破壊
のおそれは、この発明では皆無となり、装置の信頼度は
格段に向上する。この効果は、本発明の核心的効果であ
って、上述した各文献に示された技術の組合せを以てし
ても得られない利点であると言える。
モード期間中にわたり｜陽極電流ＩA｜≦｜ゲート逆電
流ＩGQ｜となる、新規のゲート転流方式を採用している
ため、ターンオフ時にはカソード電流ＩK＝０となり、
ＧＴＯ３Ｐの内部のカソード面にカソード電流が流れ込
むという状態は全く発生せず、従来ターンオフ失敗の原
因となっていたカソード面への局在的な電流集中は全く
おこり得ない。よって、ターンオフ失敗による素子破壊
のおそれは、この発明では皆無となり、装置の信頼度は
格段に向上する。この効果は、本発明の核心的効果であ
って、上述した各文献に示された技術の組合せを以てし
ても得られない利点であると言える。
【００７３】加えて、アノード・カソード電極間電圧Ｖ
AKの上昇を抑制してサージ電圧を抑制する回路５を設け
ているので、スパイク電圧は、同回路５によりカットさ
れて全く発生しない。そのため、従来、ターンオフ時に
蓄積された電荷を放電させるために必要であったスナバ
コンデンサＣSを不要とすることができる。即ち、従来
技術では必要不可欠であったスナバ回路を不必要とする
ことができ、これにより装置の小形化，簡素化，低コス
ト化，高効率化を実現することができる。
AKの上昇を抑制してサージ電圧を抑制する回路５を設け
ているので、スパイク電圧は、同回路５によりカットさ
れて全く発生しない。そのため、従来、ターンオフ時に
蓄積された電荷を放電させるために必要であったスナバ
コンデンサＣSを不要とすることができる。即ち、従来
技術では必要不可欠であったスナバ回路を不必要とする
ことができ、これにより装置の小形化，簡素化，低コス
ト化，高効率化を実現することができる。
【００７４】（実施の形態２） 図１４は、本発明の実施の形態２に係る半導体スイッチ
ング装置の回路構成を示す。同図において、図１中の参
照符号と同一符号のものは、同一のものを示す。そし
て、ＧＴＯ３のパッケージ構造やゲートドライバ４の機
構も、実施の形態１で述べたものが用いられる。参照符
号６から８のそれぞれは、ＧＴＯ３がターンオフ状態と
なったときに発生するスパイク電圧やピーク電圧（サー
ジ電圧）による電力ロスを抑制ないし低減する、保護回
路を構成する素子であり、順番にダイオード，抵抗素
子，コンデンサを示す。特に、ここでは、ノード１１と
ノード１２間にＧＴＯ３に対して並列に配設されたバイ
パス線ＢＬに含まれるコンデンサ８（容量素子）の一端
１５が、抵抗素子７を含み且つノード１４において電源
９と接続された配線経路Ｒ４を介して、電源９に接続さ
れている点に特徴点がある。
ング装置の回路構成を示す。同図において、図１中の参
照符号と同一符号のものは、同一のものを示す。そし
て、ＧＴＯ３のパッケージ構造やゲートドライバ４の機
構も、実施の形態１で述べたものが用いられる。参照符
号６から８のそれぞれは、ＧＴＯ３がターンオフ状態と
なったときに発生するスパイク電圧やピーク電圧（サー
ジ電圧）による電力ロスを抑制ないし低減する、保護回
路を構成する素子であり、順番にダイオード，抵抗素
子，コンデンサを示す。特に、ここでは、ノード１１と
ノード１２間にＧＴＯ３に対して並列に配設されたバイ
パス線ＢＬに含まれるコンデンサ８（容量素子）の一端
１５が、抵抗素子７を含み且つノード１４において電源
９と接続された配線経路Ｒ４を介して、電源９に接続さ
れている点に特徴点がある。
【００７５】以上の様な半導体スイッチング装置１０Ａ
ないし、ＧＴＯ３の動作を、実測波形を示す図１５を基
に説明する。
ないし、ＧＴＯ３の動作を、実測波形を示す図１５を基
に説明する。
【００７６】この場合のＧＴＯ３の動作は既述した実施
の形態１での動作と同等であり、アノード・カソード電
極間電圧ＶAKのピーク電圧抑制動作のみが実施の形態１
の場合と異なる。図１５の実測波形は、ＩA＝１０００
（Ａ／ｄ），ＶAK＝１０００（Ｖ／ｄ），ＩGQ＝１２０
０（Ａ／ｄ），ＶGD＝２０（Ｖ／ｄ），ｔ＝２（μｓ／
ｄ）とした場合の例である。同図中、曲線Ｃ１，Ｃ２，
Ｃ３，Ｃ４は、それぞれ陽極電流ＩA，アノード・カソ
ード電極間電圧ＶAK，ゲート逆電流ＩGQ，ゲート電圧Ｖ
Gの実測波形を示す。
の形態１での動作と同等であり、アノード・カソード電
極間電圧ＶAKのピーク電圧抑制動作のみが実施の形態１
の場合と異なる。図１５の実測波形は、ＩA＝１０００
（Ａ／ｄ），ＶAK＝１０００（Ｖ／ｄ），ＩGQ＝１２０
０（Ａ／ｄ），ＶGD＝２０（Ｖ／ｄ），ｔ＝２（μｓ／
ｄ）とした場合の例である。同図中、曲線Ｃ１，Ｃ２，
Ｃ３，Ｃ４は、それぞれ陽極電流ＩA，アノード・カソ
ード電極間電圧ＶAK，ゲート逆電流ＩGQ，ゲート電圧Ｖ
Gの実測波形を示す。
【００７７】図１４において、コンデンサ８は抵抗素子
７を通して常に電源電圧ＶDDに充電されており、ターン
オフ動作時においては、発生するスパイク電圧ＶDSP及
びピーク電圧ＶPから電源電圧ＶDDを超えた電圧部分
（ＶDSP−ＶDD，ＶP−ＶDD）による電流のみが、ダイオ
ード６を通してコンデンサ８に吸収される。従って、上
記超過した部分だけが、その超過する時間だけ、コンデ
ンサ８に新たに充電されるにすぎない。
７を通して常に電源電圧ＶDDに充電されており、ターン
オフ動作時においては、発生するスパイク電圧ＶDSP及
びピーク電圧ＶPから電源電圧ＶDDを超えた電圧部分
（ＶDSP−ＶDD，ＶP−ＶDD）による電流のみが、ダイオ
ード６を通してコンデンサ８に吸収される。従って、上
記超過した部分だけが、その超過する時間だけ、コンデ
ンサ８に新たに充電されるにすぎない。
【００７８】以上の点を、図１５に基づいて説明する。
アノード・カソード電極間電圧ＶAKが電源電圧ＶDDに達
するまでは、コンデンサ８は機能せず、この期間（ｔ2
−ｔ1）の上昇率ｄＶAK／ｄｔはＧＴＯ３の能力により
決定される（このとき、全主電流ＩAはゲートドライバ
４側へ転流している）。そして、アノード・カソード電
極間電圧ＶAKが電源電圧ＶDDに達して陽極電流ＩAが減
少し始めると（時刻ｔ2）、それと同時に、ノード１１
に流れ込む主電流はダイオード６を通してコンデンサ８
側へと、即ちバイパス経路ＢＬへと流れ始める。この
時、流れ込むバイパス電流ｉの上昇率ｄｉ／ｄｔと、Ｇ
ＴＯ３とダイオード６とコンデンサ８とから成る閉回路
ないし第１ループＲ２に浮遊するインダクタンス
（Ｌf1）とによって起電圧が発生する。これが、図１５
に示すスパイク電圧ＶDSPである（時刻ｔ3）。これ以
後、時刻ｔ5までは、アノード・カソード電極間電圧Ｖ
AKのピーク電圧ＶPと電源電圧ＶDDとの差はコンデンサ
８に吸収される。その際、コンデンサ８に吸収される過
充電分が、ＧＴＯ３の電圧阻止能力以下となるように、
コンデンサ８の容量値は適切に決定されている。つま
り、時刻ｔ4から時刻ｔ5までに上昇するアノード・カソ
ード電極間電圧ＶAKのピーク値ＶPがＧＴＯ３の電圧阻
止能力以下となるように、コンデンサ８の容量値によっ
て決定される。
アノード・カソード電極間電圧ＶAKが電源電圧ＶDDに達
するまでは、コンデンサ８は機能せず、この期間（ｔ2
−ｔ1）の上昇率ｄＶAK／ｄｔはＧＴＯ３の能力により
決定される（このとき、全主電流ＩAはゲートドライバ
４側へ転流している）。そして、アノード・カソード電
極間電圧ＶAKが電源電圧ＶDDに達して陽極電流ＩAが減
少し始めると（時刻ｔ2）、それと同時に、ノード１１
に流れ込む主電流はダイオード６を通してコンデンサ８
側へと、即ちバイパス経路ＢＬへと流れ始める。この
時、流れ込むバイパス電流ｉの上昇率ｄｉ／ｄｔと、Ｇ
ＴＯ３とダイオード６とコンデンサ８とから成る閉回路
ないし第１ループＲ２に浮遊するインダクタンス
（Ｌf1）とによって起電圧が発生する。これが、図１５
に示すスパイク電圧ＶDSPである（時刻ｔ3）。これ以
後、時刻ｔ5までは、アノード・カソード電極間電圧Ｖ
AKのピーク電圧ＶPと電源電圧ＶDDとの差はコンデンサ
８に吸収される。その際、コンデンサ８に吸収される過
充電分が、ＧＴＯ３の電圧阻止能力以下となるように、
コンデンサ８の容量値は適切に決定されている。つま
り、時刻ｔ4から時刻ｔ5までに上昇するアノード・カソ
ード電極間電圧ＶAKのピーク値ＶPがＧＴＯ３の電圧阻
止能力以下となるように、コンデンサ８の容量値によっ
て決定される。
【００７９】尚、コンデンサ８によって吸収されたピー
ク電圧の過充電分は、抵抗素子７を通して、次回ターン
オフまでに電源９側に放電される。一方、ＧＴＯ３のタ
ーンオン時においてもコンデンサ８に充電された電圧な
いし電荷は、それが放電しようとしてもダイオード６に
阻止されるので、放電することはない。よって、コンデ
ンサ８は、常に電源電圧ＶDDと等しい電圧に充電されて
いることになる。
ク電圧の過充電分は、抵抗素子７を通して、次回ターン
オフまでに電源９側に放電される。一方、ＧＴＯ３のタ
ーンオン時においてもコンデンサ８に充電された電圧な
いし電荷は、それが放電しようとしてもダイオード６に
阻止されるので、放電することはない。よって、コンデ
ンサ８は、常に電源電圧ＶDDと等しい電圧に充電されて
いることになる。
【００８０】尚、時刻ｔ4から時刻ｔ5までのピーク電圧
ＶPは、第２ループＲ３内の浮遊インダクタンス
（ＬA2）とコンデンサ８の容量値とに起因して生ずる起
電力に基づく。
ＶPは、第２ループＲ３内の浮遊インダクタンス
（ＬA2）とコンデンサ８の容量値とに起因して生ずる起
電力に基づく。
【００８１】以上の様に、この半導体スイッチング装置
１０Ａのピーク電圧抑制回路ないし保護回路のコンデン
サ８に蓄積されるエネルギーについては、従来技術にお
けるスナバコンデンサのようにスナバ抵抗によって０値
に至るまで全てが放電されてしまうのではなくて、その
内の過充電分のみが放電されるに過ぎなく、従来問題と
なっていたスナバ回路の放電損失を格段に低減すること
ができる。しかも、この半導体スイッチング装置１０Ａ
では、従来技術のスナバ回路で用いられていた部材をそ
のまま用い、かつスナバ抵抗として用いられていた抵抗
素子の配線を配線経路Ｒ４として電源９のノード１４に
直接接続するだけで、上記保護回路を簡単に構成できる
ため、即ち、従来のスナバ回路をそのまま利用して放電
損失を十分低減させることが可能となるため、非常に実
現性の高い装置を実現できる利点がある。勿論、同装置
１０Ａでも、図１の装置１０と同様に、ターンオフ時の
ＧＴＯ３の素子破壊を完全に阻止することができる。
１０Ａのピーク電圧抑制回路ないし保護回路のコンデン
サ８に蓄積されるエネルギーについては、従来技術にお
けるスナバコンデンサのようにスナバ抵抗によって０値
に至るまで全てが放電されてしまうのではなくて、その
内の過充電分のみが放電されるに過ぎなく、従来問題と
なっていたスナバ回路の放電損失を格段に低減すること
ができる。しかも、この半導体スイッチング装置１０Ａ
では、従来技術のスナバ回路で用いられていた部材をそ
のまま用い、かつスナバ抵抗として用いられていた抵抗
素子の配線を配線経路Ｒ４として電源９のノード１４に
直接接続するだけで、上記保護回路を簡単に構成できる
ため、即ち、従来のスナバ回路をそのまま利用して放電
損失を十分低減させることが可能となるため、非常に実
現性の高い装置を実現できる利点がある。勿論、同装置
１０Ａでも、図１の装置１０と同様に、ターンオフ時の
ＧＴＯ３の素子破壊を完全に阻止することができる。
【図１】 本発明の実施の形態１に係る半導体スイッチ
ング装置の回路図である。
ング装置の回路図である。
【図２】 ゲートドライバ回路の具体的な構成を示す図
である。
である。
【図３】 ゲート側に流れる電流の波形を示す図であ
る。
る。
【図４】 本発明のＧＴＯ素子パッケージを示す断面図
である。
である。
【図５】 本発明のＧＴＯ素子パッケージの外観を示す
平面図である。
平面図である。
【図６】 本発明のゲートドライバの外観を示す平面図
である。
である。
【図７】 本発明のＧＴＯ素子パッケージとのゲートド
ライバとの接続方法を示す断面図である。
ライバとの接続方法を示す断面図である。
【図８】 多方向からゲート逆電流を取り出す場合のゲ
ートドライバーを示す平面図である。
ートドライバーを示す平面図である。
【図９】 本発明の実施の形態１に係る半導体スイッチ
ング装置の動作を示す図である。
ング装置の動作を示す図である。
【図１０】 ＧＴＯの等価モデルを示す図である。
【図１１】 アノード・カソード電極間電圧の上昇率と
ターンオフゲインとの関係を示す図である。
ターンオフゲインとの関係を示す図である。
【図１２】 従来技術におけるターンオフ時の主電流の
流れを示す図である。
流れを示す図である。
【図１３】 本発明におけるターンオフ時の主電流の流
れを示す図である。
れを示す図である。
【図１４】 本発明の実施の形態２に係る半導体スイッ
チング装置の回路図である。
チング装置の回路図である。
【図１５】 実施の形態２における実測波形を示す図で
ある。
ある。
【図１６】 従来装置の回路を示す図である。
【図１７】 従来回路による実測波形を示す図である。
【図１８】 従来のＧＴＯ素子パッケージの断面図であ
る。
る。
【図１９】 従来のＧＴＯ素子パッケージの外観を示す
平面図である。
平面図である。
【図２０】 従来の問題点を指摘するための図である。
【図２１】 従来の問題点を指摘するための図である。
３ ＧＴＯ、３Ａ アノード電極、３Ｋ カソード電
極、３Ｇ ゲート電極、４ゲートドライバ、５ ピーク
電圧抑制回路、Ｒ１ 経路、ＩA 主電流、ＩGターンオ
ン制御電流、ＩGQ ゲート逆電流。
極、３Ｇ ゲート電極、４ゲートドライバ、５ ピーク
電圧抑制回路、Ｒ１ 経路、ＩA 主電流、ＩGターンオ
ン制御電流、ＩGQ ゲート逆電流。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−107724（ＪＰ，Ａ) 特開 平２−136062（ＪＰ，Ａ) 特開 平６−335249（ＪＰ，Ａ)
Claims (9)
- 【請求項１】 第１、第２及び第３電極を有し、前記第
３電極に印加されたターンオン制御電流に応じてオン状
態となったときは前記第１電極に流れ込む主電流を前記
第１電極から前記第２電極へと直接に流す半導体スイッ
チング素子と、 前記第３電極と前記第２電極との間に接続され、前記タ
ーンオン制御電流を生成して前記第３電極に印加する駆
動制御手段とを備え、 ターンオフ時には、前記主電流の全てを前記ターンオン
制御電流とは逆方向に前記第１電極から前記第３電極を
介して前記駆動制御手段へと転流させた、パワーデバイス用 半導体スイッチング装置。 - 【請求項２】 請求項１記載のパワーデバイス用半導体
スイッチング装置において、 前記ターンオフ時には、前記主電流の絶対値を分子と
し、前記ターンオン制御電流とは逆方向に流れる電流の
絶対値を分母とする比で表されるターンオフゲインを１
以下に設定した、パワーデバイス用 半導体スイッチング装置。 - 【請求項３】 請求項２記載のパワーデバイス用半導体
スイッチング装置において、 前記第３電極から前記駆動制御手段及び前記第２電極を
介して前記第３電極に至るまでの経路のインダクタンス
が前記ターンオフゲインを１以下とするために必要な値
に設定されている、パワーデバイス用 半導体スイッチング装置。 - 【請求項４】 請求項１ないし請求項３の何れかに記載
のパワーデバイス用半導体スイッチング装置において、 前記ターンオフ時において、上昇する前記第１電極と前
記第２電極間の電圧が所定の電圧値に達したときには、
前記第１電極と前記第２電極間電圧を前記所定の電圧値
に所定の時間だけ保持するピーク電圧抑制手段を更に備
え、 前記所定の電圧値は、前記第１電極と前記第２電極間電
圧が前記半導体スイッチング素子の電圧阻止能力を越え
ない範囲内に設定されている、パワーデバイス用 半導体スイッチング装置。 - 【請求項５】 請求項４記載のパワーデバイス用半導体
スイッチング装置において、 前記ピーク電圧抑制手段は、前記第１電極と前記第２電
極との間に並列に接続された電圧クランプ回路である、パワーデバイス用 半導体スイッチング装置。 - 【請求項６】 請求項１ないし請求項３の何れかに記載
のパワーデバイス用半導体スイッチング装置において、 前記パワーデバイス用半導体スイッチング装置を駆動す
るための電源と、 前記第１電極と前記第２電極との間に並列に配設された
バイパス線を更に備え、 前記バイパス線は常に前記電源の電源電圧で充電された
容量素子を備える、パワーデバイス用 半導体スイッチング装置。 - 【請求項７】 請求項６記載のパワーデバイス用半導体
スイッチング装置において、 前記容量素子の一端は抵抗素子を介して直接に前記電源
に接続されており、 前記バイパス線は前記第１電極と前記容量素子の前記一
端にそのアノードとカソードとがそれぞれ接続されたダ
イオードを更に備えた、パワーデバイス用 半導体スイッチング装置。 - 【請求項８】 請求項７記載のパワーデバイス用半導体
スイッチング装置において、 前記容量素子の容量値は、前記ターンオフ時に生じる前
記第１電極と前記第２電極間のピーク電圧が前記半導体
スイッチング素子の電圧阻止能力を越えないように設定
されている、パワーデバイス用 半導体スイッチング装置。 - 【請求項９】 オン状態にある半導体スイッチング素子
に流れ込む主電流の全てを、前記半導体スイッチング素
子をターンオンさせるために必要なターンオン制御電流
を前記半導体スイッチング素子に流れ込ませるための配
線経路へ転流させることで、前記半導体スイッチング素
子をターンオフに制御した、パワーデバイス用半導体ス
イッチング装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00614596A JP3191653B2 (ja) | 1996-01-17 | 1996-01-17 | パワーデバイス用半導体スイッチング装置 |
| US08/700,874 US5777506A (en) | 1996-01-17 | 1996-08-21 | Semiconductor switching apparatus and method of controlling a semiconductor switching element |
| EP96116597A EP0785627A3 (en) | 1996-01-17 | 1996-10-16 | Semiconductor switching apparatus and method of controlling a semiconductor switching element |
| US10/259,859 USRE38734E1 (en) | 1996-01-17 | 2002-09-30 | Semiconductor switching apparatus and method of controlling a semiconductor switching element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00614596A JP3191653B2 (ja) | 1996-01-17 | 1996-01-17 | パワーデバイス用半導体スイッチング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09201039A JPH09201039A (ja) | 1997-07-31 |
| JP3191653B2 true JP3191653B2 (ja) | 2001-07-23 |
Family
ID=11630360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00614596A Expired - Lifetime JP3191653B2 (ja) | 1996-01-17 | 1996-01-17 | パワーデバイス用半導体スイッチング装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5777506A (ja) |
| EP (1) | EP0785627A3 (ja) |
| JP (1) | JP3191653B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864515B2 (en) | 2003-02-25 | 2005-03-08 | Mitsubishi Denki Kabushiki Kaisha | Pressure contact type semiconductor device having dummy segment |
| US6989995B2 (en) | 2002-10-31 | 2006-01-24 | Mitsubishi Denki Kabushiki Kaisha | Capacitor mounting structure |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19708873A1 (de) * | 1997-03-05 | 1998-09-10 | Asea Brown Boveri | Gateeinheit für einen hart angesteuerten GTO |
| JP3371068B2 (ja) * | 1997-03-28 | 2003-01-27 | 三菱電機株式会社 | 半導体スイッチング装置、これを使用した半導体スタック装置および電力変換装置 |
| JP3371069B2 (ja) * | 1997-03-28 | 2003-01-27 | 三菱電機株式会社 | 半導体スイッチング装置、これを使用した半導体スタック装置および電力変換装置 |
| JP3422211B2 (ja) * | 1997-03-28 | 2003-06-30 | 三菱電機株式会社 | 半導体スイッチング装置、これを使用した半導体スタック装置および電力変換装置 |
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