JP3160492B2 - スナバ回路 - Google Patents
スナバ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、自己消弧形スイッチン
グ素子であるＧＴＯ等のターンオフ時に発生するサ―ジ
電圧の吸収及びターンオフ電圧上昇率抑制を行なうスナ
バ回路に関する。
グ素子であるＧＴＯ等のターンオフ時に発生するサ―ジ
電圧の吸収及びターンオフ電圧上昇率抑制を行なうスナ
バ回路に関する。
【０００２】
【従来の技術】近年、ゲートターンオフサイリスタ（以
下単にＧＴＯと記す）の大容量化が進み、既に６ｋｖ―
６ｋＡ以上の定格のＧＴＯが発表されている。ＧＴＯが
大電流を遮断する上で重要な回路要素の１つとしては遮
断電流をバイパスさせるスナバ回路が上げられ、ＧＴＯ
を用いた変換装置には、大電流を遮断する際のサージ電
圧を低く抑えるために低インダクタンスのスナバ回路が
必要となる。
下単にＧＴＯと記す）の大容量化が進み、既に６ｋｖ―
６ｋＡ以上の定格のＧＴＯが発表されている。ＧＴＯが
大電流を遮断する上で重要な回路要素の１つとしては遮
断電流をバイパスさせるスナバ回路が上げられ、ＧＴＯ
を用いた変換装置には、大電流を遮断する際のサージ電
圧を低く抑えるために低インダクタンスのスナバ回路が
必要となる。
【０００３】図４はＧＴＯのスナバ回路を示す回路図で
ある。スナバ回路は、ＧＴＯ１のアノード極とカソード
極をバイパスするようにスナバダイオード２、スナバダ
イオード２と並列にスナバ抵抗４、そしてスナバダイオ
ード２と直列に接続されたスナバコンデンサ３とで構成
され、ＧＴＯ１のターンオフ時に発生するサージ電圧の
吸収及び電圧上昇率を抑制している。又、ＧＴＯ１はゲ
―ト駆動回路５によりＯＮ、ＯＦＦ信号が与えられ制御
される。
ある。スナバ回路は、ＧＴＯ１のアノード極とカソード
極をバイパスするようにスナバダイオード２、スナバダ
イオード２と並列にスナバ抵抗４、そしてスナバダイオ
ード２と直列に接続されたスナバコンデンサ３とで構成
され、ＧＴＯ１のターンオフ時に発生するサージ電圧の
吸収及び電圧上昇率を抑制している。又、ＧＴＯ１はゲ
―ト駆動回路５によりＯＮ、ＯＦＦ信号が与えられ制御
される。
【０００４】以下、従来技術を図５に示す水冷式のＧＴ
Ｏ及びスナバ回路構造を用いて説明する。ＧＴＯ１は平
形素子でスタック９に組込まれ主回路導体を兼ねた水冷
ヒートシンク６ｉ，６ｊに挟まれ冷却される。
Ｏ及びスナバ回路構造を用いて説明する。ＧＴＯ１は平
形素子でスタック９に組込まれ主回路導体を兼ねた水冷
ヒートシンク６ｉ，６ｊに挟まれ冷却される。
【０００５】スナバ回路は、まず、導体８ａによりＧＴ
Ｏ１のアノード極となる水冷ヒートシンク６ｊからスナ
バダイオード２Ａのアノード極に接続される。スナバダ
イオードは回路電圧に合せて直列数が決定され、本図の
場合は片面冷却で、同形状でも電極構成が互いに逆極性
の三角ベース形ダイオード２Ａ、２Ｂを水冷ヒートシン
ク６ｋを介して２直列構成と成っている。尚、冷却系統
は本発明とは直接関係しないので省略している。
Ｏ１のアノード極となる水冷ヒートシンク６ｊからスナ
バダイオード２Ａのアノード極に接続される。スナバダ
イオードは回路電圧に合せて直列数が決定され、本図の
場合は片面冷却で、同形状でも電極構成が互いに逆極性
の三角ベース形ダイオード２Ａ、２Ｂを水冷ヒートシン
ク６ｋを介して２直列構成と成っている。尚、冷却系統
は本発明とは直接関係しないので省略している。
【０００６】スナバダイオード２Ｂのカソード極は導体
８ｂを用いてスナバコンデンサ３に接続され、スナバコ
ンデンサ３の反対側極から導体８ｃによりＧＴＯ１のカ
ソード極となっている水冷ヒートシンク６ｉに接続さ
れ、スナバ抵抗４は図のように導体８ｂ、８ｃ間に接続
される。
８ｂを用いてスナバコンデンサ３に接続され、スナバコ
ンデンサ３の反対側極から導体８ｃによりＧＴＯ１のカ
ソード極となっている水冷ヒートシンク６ｉに接続さ
れ、スナバ抵抗４は図のように導体８ｂ、８ｃ間に接続
される。
【０００７】
【発明が解決しようとする課題】図６にＧＴＯをターン
オフした時のＧＴＯを流れる電流変化ＩT とＧＴＯの電
圧波形Ｖ、スナバ電流ＩＳを示す。ＧＴＯがターンオフ
するとＧＴＯ電流が急激に減少する（即ち、スナバ回路
電流ＩＳが急激に増加する。）下降時間において発生す
るスパイク電圧ＶDSP は、スナバコンデンサの充電電
圧、スナバ回路内インダクタンスによる発生電圧、スナ
バダイオードの順回復電圧、その他スナバ回路内抵抗分
による電圧降下の主に４つの電圧成分の和で構成され
る。その値はＧＴＯ素子が許容する所定のレベル以下に
抑える必要がある。これは、スパイク電圧ＶDSP が所定
値以上となった場合はＧＴＯが故障し、装置としての機
能を維持できなくなるためである。
オフした時のＧＴＯを流れる電流変化ＩT とＧＴＯの電
圧波形Ｖ、スナバ電流ＩＳを示す。ＧＴＯがターンオフ
するとＧＴＯ電流が急激に減少する（即ち、スナバ回路
電流ＩＳが急激に増加する。）下降時間において発生す
るスパイク電圧ＶDSP は、スナバコンデンサの充電電
圧、スナバ回路内インダクタンスによる発生電圧、スナ
バダイオードの順回復電圧、その他スナバ回路内抵抗分
による電圧降下の主に４つの電圧成分の和で構成され
る。その値はＧＴＯ素子が許容する所定のレベル以下に
抑える必要がある。これは、スパイク電圧ＶDSP が所定
値以上となった場合はＧＴＯが故障し、装置としての機
能を維持できなくなるためである。
【０００８】しかし、現在までの技術レベルでは狙った
回路インダクタンスの最小化が実際の構造物で実現でき
たか否かは、変換装置を作り上げた後に実際に電流を遮
断して初めて評価てきるものでしかなく、スパイク電圧
ＶDSP を所定値以下に抑えられない場合は、再度設計を
見直しするか、又はスパイク電圧ＶDSP が所定値以下と
なるような遮断電流を装置定格とし、ＧＴＯの遮断能力
を十分発揮できない装置設計となっていた。
回路インダクタンスの最小化が実際の構造物で実現でき
たか否かは、変換装置を作り上げた後に実際に電流を遮
断して初めて評価てきるものでしかなく、スパイク電圧
ＶDSP を所定値以下に抑えられない場合は、再度設計を
見直しするか、又はスパイク電圧ＶDSP が所定値以下と
なるような遮断電流を装置定格とし、ＧＴＯの遮断能力
を十分発揮できない装置設計となっていた。
【０００９】現在、スパイク電圧ＶDSP を構成する前述
の４つの電圧成分の中でスナバコンデンサの充電電圧以
外では、スナバ回路内インダクタンスで発生する電圧成
分によるものが大きいことが分っているので、使用回路
部品自身の低インダクタンス化と、回路配線構造による
有効インダクタンスの最小化が設計要素となる。
の４つの電圧成分の中でスナバコンデンサの充電電圧以
外では、スナバ回路内インダクタンスで発生する電圧成
分によるものが大きいことが分っているので、使用回路
部品自身の低インダクタンス化と、回路配線構造による
有効インダクタンスの最小化が設計要素となる。
【００１０】現在広く用いられている導体有効インダク
タンスを求める計算式は次の通りである。有効インダク
タンス計算式は、
タンスを求める計算式は次の通りである。有効インダク
タンス計算式は、
【００１１】
【数１】 Ｌeff ＝Ｌ−Ｍ ……（１） 自己インダクタンス式 Ｌ＝２ｌ｛ｌogｅ（２ｌ／Ｒ）−１＋（Ｒ／ｌ）｝（ｎＨ）……（２） 相互インダクタンス計算式 Ｍ＝２ｌ｛ｌogｅ（２ｌ／Ｄ）−１＋（Ｄ／ｌ）｝（ｎＨ）……（３） ただし、 ｌ＞＞Ｒ，ｌ＞＞Ｄ ｌ：母線長（ｃｍ） Ｒ：自己幾何学的平均距離（ｃｍ） Ｄ：相互幾何学的平均距離（ｃｍ） 図７に示す往復方形母線ではＲとＤは次式で与えられ
る。
る。
【００１２】
【数２】Ｒ＝０．２２３５（ａ＋ｂ）：近似式 ｌogｅＤ＝１／２・｛（ｃ＋２ａ）／ａ｝2 ｌogｅＲ
c+2a−｛（ｃ＋ａ）／ａ｝2 ｌogｅＲc+a ｋ＋１／２・
（ｃ／ａ）ｌogｅＲｃ ただし、 Ｒｃ＋２ａ：ｂ（ｃ＋２ａ）なる方形の自己幾何学的平
均距離 Ｒc+a ：ｂ（ｃ＋ａ）なる方形の自己幾何学的平均距離 Ｒc ：ｂｃなる方形の自己幾何学的平均距離 以上より、図７に示す方形往復母線の往復の有効インダ
クタンスは、 Ｌeff ＝２（Ｌ−Ｍ） ＝４ｌｌogｅ（Ｄ／Ｒ）（ｎＨ） ……（４） 即ち、有効インダクタンスを小さくするには、自己幾何
学的平均距離Ｒを大きくすれば良く、具体的には、母線
の同一平面を広くすれば良い。また、相互幾何学的平均
距離Ｄを小さくすれば良く、具体的には往復母線の間隔
を小さくするのが良いことが分る。
c+2a−｛（ｃ＋ａ）／ａ｝2 ｌogｅＲc+a ｋ＋１／２・
（ｃ／ａ）ｌogｅＲｃ ただし、 Ｒｃ＋２ａ：ｂ（ｃ＋２ａ）なる方形の自己幾何学的平
均距離 Ｒc+a ：ｂ（ｃ＋ａ）なる方形の自己幾何学的平均距離 Ｒc ：ｂｃなる方形の自己幾何学的平均距離 以上より、図７に示す方形往復母線の往復の有効インダ
クタンスは、 Ｌeff ＝２（Ｌ−Ｍ） ＝４ｌｌogｅ（Ｄ／Ｒ）（ｎＨ） ……（４） 即ち、有効インダクタンスを小さくするには、自己幾何
学的平均距離Ｒを大きくすれば良く、具体的には、母線
の同一平面を広くすれば良い。また、相互幾何学的平均
距離Ｄを小さくすれば良く、具体的には往復母線の間隔
を小さくするのが良いことが分る。
【００１３】さらに言えば、電流の流れで発生する磁界
を打消すように導体を構成すれば良い。近年、ＧＴＯは
大容量化傾向にあり、しかも高電圧化と大電流化が同時
に求められている。特に、スナバダイオードの選定で
は、不必要なＧＴＯ陽極電圧のアンダーシュートを除去
するためにダイオードの逆回復電荷Ｑrrの小さい高速ダ
イオ―ドを使用する必要があり、そのような高速ダイオ
ードはヒートシンクに直接ねじ込むスタッド形ダイオ―
ドやボルト取付けの３角ベース形ダイオードとなってい
た。
を打消すように導体を構成すれば良い。近年、ＧＴＯは
大容量化傾向にあり、しかも高電圧化と大電流化が同時
に求められている。特に、スナバダイオードの選定で
は、不必要なＧＴＯ陽極電圧のアンダーシュートを除去
するためにダイオードの逆回復電荷Ｑrrの小さい高速ダ
イオ―ドを使用する必要があり、そのような高速ダイオ
ードはヒートシンクに直接ねじ込むスタッド形ダイオ―
ドやボルト取付けの３角ベース形ダイオードとなってい
た。
【００１４】しかしこのようなタイプのダイオードは容
量が小さく、高電圧化、大電流化に対応させるために、
これらのダイオードを直並列接続して使用していた。図
５に示す従来のスナバ回路構成図のように、スナバダイ
オードを３角ベース形の高速ダイオードで、直列数が２
の場合では、３角ベ―ス形ダイオードの一方の電極が、
ダイオードを冷却体に取付ける取付面、他方の電極が鍵
形端子となっているので、導体を接続した際に、導体の
自己インダクタンスを打消すように作用する相互インダ
クタンスが殆ど期待できない。つまり、電流の流れる方
向とは逆方向にしかも平行するような導体構成ができな
い。また、ダイオードを２個直列にしたためにスナバ回
路の導体ループが大きくなり、低インダクタンス化構造
をさらに困難にしていた。当然のことながら高電圧化は
耐電圧能力を維持する必要から絶縁設計のため装置の大
形化を余儀なくされ、益々低インダクタンス化スナバ回
路小構造が困難であった。
量が小さく、高電圧化、大電流化に対応させるために、
これらのダイオードを直並列接続して使用していた。図
５に示す従来のスナバ回路構成図のように、スナバダイ
オードを３角ベース形の高速ダイオードで、直列数が２
の場合では、３角ベ―ス形ダイオードの一方の電極が、
ダイオードを冷却体に取付ける取付面、他方の電極が鍵
形端子となっているので、導体を接続した際に、導体の
自己インダクタンスを打消すように作用する相互インダ
クタンスが殆ど期待できない。つまり、電流の流れる方
向とは逆方向にしかも平行するような導体構成ができな
い。また、ダイオードを２個直列にしたためにスナバ回
路の導体ループが大きくなり、低インダクタンス化構造
をさらに困難にしていた。当然のことながら高電圧化は
耐電圧能力を維持する必要から絶縁設計のため装置の大
形化を余儀なくされ、益々低インダクタンス化スナバ回
路小構造が困難であった。
【００１５】次に、多並列スナバ回路の作用を以下に説
明する。ＧＴＯをオフしたときの電流は数千Ａ、そのと
きの時間変化は数千Ａ／μｓｅｃに達するので、スナバ
電流の分流アンバランスは、スナバ回路を構成する各部
品の分担電圧に大きく影響する。仮に配置を非対称とし
た場合、回路インダクタンスの小さい回路に電流が流れ
易くなり、大きな電流がそのスナバコンデンサに流れ込
んで充電電圧を引上げ、スナバダイオードの順回復電圧
も引上げられてしまう。一方回路インダクタンスの大き
い方に流れる電流は少ないが、回路インダクタンスが大
きいためによる発生電圧は高くなり、双方のスナバ回路
電圧が高くなってバランスする。従って、せっかく並列
にしても効果的なスパイク電圧ＶDSP の低減を達成でき
ない。
明する。ＧＴＯをオフしたときの電流は数千Ａ、そのと
きの時間変化は数千Ａ／μｓｅｃに達するので、スナバ
電流の分流アンバランスは、スナバ回路を構成する各部
品の分担電圧に大きく影響する。仮に配置を非対称とし
た場合、回路インダクタンスの小さい回路に電流が流れ
易くなり、大きな電流がそのスナバコンデンサに流れ込
んで充電電圧を引上げ、スナバダイオードの順回復電圧
も引上げられてしまう。一方回路インダクタンスの大き
い方に流れる電流は少ないが、回路インダクタンスが大
きいためによる発生電圧は高くなり、双方のスナバ回路
電圧が高くなってバランスする。従って、せっかく並列
にしても効果的なスパイク電圧ＶDSP の低減を達成でき
ない。
【００１６】図８はＧＴＯ１のヒートシンク６ｊの側面
に直接スナバダイオード２を取付けている従来のスナバ
回路構造の他の実施例を示す。図５と比較してスナバ導
体の接続距離が短くなっているが、この場合も導体の構
造上、自己インダクタンスを打消す相互インダクタンス
が小さいので、導体による有効インダクタンスは小さく
ならない。
に直接スナバダイオード２を取付けている従来のスナバ
回路構造の他の実施例を示す。図５と比較してスナバ導
体の接続距離が短くなっているが、この場合も導体の構
造上、自己インダクタンスを打消す相互インダクタンス
が小さいので、導体による有効インダクタンスは小さく
ならない。
【００１７】よって本発明の目的は、ＧＴＯ電流が急激
に減少する下降時間において発生するスパイク電圧Ｖ
DSP の低減にとって重要なスナバ回路の有効インダクタ
ンスを低減出来る構造を具現化し、結果的に装置の小形
化、高性能化を実現できるスナバ回路を提供することに
ある。
に減少する下降時間において発生するスパイク電圧Ｖ
DSP の低減にとって重要なスナバ回路の有効インダクタ
ンスを低減出来る構造を具現化し、結果的に装置の小形
化、高性能化を実現できるスナバ回路を提供することに
ある。
【００１８】
【課題を解決するための手段】前記目的を達成するため
に請求項１記載の発明は、スイッチング素子に並列接続
される少なくとも第１のスナバコンデンサとスナバダイ
オードから成る第１の直列回路と、第２のスナバコンデ
ンサとスナバダイオードから成る第２の直列回路から成
るスナバ回路において、前記スイッチング素子の中心線
に対して左右対称に配置される前記第１及び第２のスナ
バダイオードの一方の極と前記スイッチング素子の一方
の極を接続する第１の板状導体と、この第１の板状導体
と平行に配置され、前記中心線に対して左右対称に設置
される前記第１及び第２のスナバコンデンサの夫々一方
の端子と前記第１及び第２のスナバダイオードの他方の
極とを各別に接続する１対の第２の板状導体と、該１対
の第２の板状導体と平行に配置され且つ前記スイッチン
グ素子の他方の極と前記第１及び第２のスナバコンデン
サの他方の端子とを接続する凹形形状で且つ中心にスリ
ットを設けた第３の板状導体と、該第３の板状導体と前
記１対の第２の板状導体との間に前記第３の板状導体と
前記１対の第２の板状導体とに接して設けられる一対の
絶縁スペ―サを具備したことを特徴とする。
に請求項１記載の発明は、スイッチング素子に並列接続
される少なくとも第１のスナバコンデンサとスナバダイ
オードから成る第１の直列回路と、第２のスナバコンデ
ンサとスナバダイオードから成る第２の直列回路から成
るスナバ回路において、前記スイッチング素子の中心線
に対して左右対称に配置される前記第１及び第２のスナ
バダイオードの一方の極と前記スイッチング素子の一方
の極を接続する第１の板状導体と、この第１の板状導体
と平行に配置され、前記中心線に対して左右対称に設置
される前記第１及び第２のスナバコンデンサの夫々一方
の端子と前記第１及び第２のスナバダイオードの他方の
極とを各別に接続する１対の第２の板状導体と、該１対
の第２の板状導体と平行に配置され且つ前記スイッチン
グ素子の他方の極と前記第１及び第２のスナバコンデン
サの他方の端子とを接続する凹形形状で且つ中心にスリ
ットを設けた第３の板状導体と、該第３の板状導体と前
記１対の第２の板状導体との間に前記第３の板状導体と
前記１対の第２の板状導体とに接して設けられる一対の
絶縁スペ―サを具備したことを特徴とする。
【００１９】又、請求項２記載の発明は、スイッチング
素子に並列接続される少なくとも第１のスナバコンデン
サとスナバダイオードから成る第１の直列回路と、第２
のスナバコンデンサとスナバダイオードから成る第２の
直列回路から成るスナバ回路において、前記スイッチン
グ素子の中心線に対して左右対称に配置される前記第１
及び第２のスナバダイオードの一方の極と前記スイッチ
ング素子の一方の極を接続する第１の板状導体と、この
第１の板状導体と平行に配置され、前記中心線に対して
左右対称に設置される前記第１及び第２のスナバコンデ
ンサの夫々一方の端子と前記第１及び第２のスナバダイ
オードの他方の極とを各別に接続する１対の第２の板状
導体と、該第２の板状導体と平行に配置され一方の縁側
が前記スイッチング素子の他方の極に接続され１対の腕
部が前記第１及び第２のスナバダイオード側にのびてい
る凹形形状で且つ中心にスリットを設けた第３の板状導
体と、一方の縁側が前記第１及び第２のスナバダイオー
ド側にのびて前記第３の板状導体の腕部に重合わされ、
他方の縁側が夫々第１及び第２のスナバコンデンサの他
方の端子に接続される１対の第４の板状導体と、前記第
３の板状導体と第４の板状導体で構成される導体と前記
１対の第２の板状導体との間に前記第３の板状導体と第
４の板状導体で構成される導体と前記１対の第２の板状
導体とに接して設けられる１対の絶縁スペ―サを具備し
たことを特徴とする。更に、請求項３記載の発明は、前
記第３の板状導体を、中心線を境にしてスリット部で切
離されたことを特徴とするものである。
素子に並列接続される少なくとも第１のスナバコンデン
サとスナバダイオードから成る第１の直列回路と、第２
のスナバコンデンサとスナバダイオードから成る第２の
直列回路から成るスナバ回路において、前記スイッチン
グ素子の中心線に対して左右対称に配置される前記第１
及び第２のスナバダイオードの一方の極と前記スイッチ
ング素子の一方の極を接続する第１の板状導体と、この
第１の板状導体と平行に配置され、前記中心線に対して
左右対称に設置される前記第１及び第２のスナバコンデ
ンサの夫々一方の端子と前記第１及び第２のスナバダイ
オードの他方の極とを各別に接続する１対の第２の板状
導体と、該第２の板状導体と平行に配置され一方の縁側
が前記スイッチング素子の他方の極に接続され１対の腕
部が前記第１及び第２のスナバダイオード側にのびてい
る凹形形状で且つ中心にスリットを設けた第３の板状導
体と、一方の縁側が前記第１及び第２のスナバダイオー
ド側にのびて前記第３の板状導体の腕部に重合わされ、
他方の縁側が夫々第１及び第２のスナバコンデンサの他
方の端子に接続される１対の第４の板状導体と、前記第
３の板状導体と第４の板状導体で構成される導体と前記
１対の第２の板状導体との間に前記第３の板状導体と第
４の板状導体で構成される導体と前記１対の第２の板状
導体とに接して設けられる１対の絶縁スペ―サを具備し
たことを特徴とする。更に、請求項３記載の発明は、前
記第３の板状導体を、中心線を境にしてスリット部で切
離されたことを特徴とするものである。
【００２０】
【作用】前記のように構成された本発明によれば、スナ
バ回路電流の往復経路の互いの間隔距離は、絶縁スペー
サの固体絶縁距離、即ち絶縁スペーサの肉厚まで縮める
ことが可能となる。これにより（４）式の相互幾何学的
平均距離Ｄが最小化出来る。また接続導体は板状導体と
することで自己幾何学的平均距離Ｒを大きくしているの
で相互インダクタンスＭをが最大化出来、有効インダク
タンスＬeft を最小化出来る。また、ＧＴＯでは電流の
周波数が高いので、表皮効果で導体の表面を電流が流れ
るので板状導体が効率的にも適する。更に、第３の板状
導体にスリットを設けるか或いは分割しているので並列
化した各回路の電気抵抗と回路インダクタンスが均一化
し、これにより、各スナバ回路のコンデンサの充電電
圧、スナバ回路内インダクタンスによる発生電圧、スナ
バダイオードの順回復電圧、その他各スナバ回路内抵抗
分による電圧降下、の主に４つの電圧成分が最小電圧値
にてバランスするので、効果的なスパイク電圧ＶDSP の
低減を達成できる。
バ回路電流の往復経路の互いの間隔距離は、絶縁スペー
サの固体絶縁距離、即ち絶縁スペーサの肉厚まで縮める
ことが可能となる。これにより（４）式の相互幾何学的
平均距離Ｄが最小化出来る。また接続導体は板状導体と
することで自己幾何学的平均距離Ｒを大きくしているの
で相互インダクタンスＭをが最大化出来、有効インダク
タンスＬeft を最小化出来る。また、ＧＴＯでは電流の
周波数が高いので、表皮効果で導体の表面を電流が流れ
るので板状導体が効率的にも適する。更に、第３の板状
導体にスリットを設けるか或いは分割しているので並列
化した各回路の電気抵抗と回路インダクタンスが均一化
し、これにより、各スナバ回路のコンデンサの充電電
圧、スナバ回路内インダクタンスによる発生電圧、スナ
バダイオードの順回復電圧、その他各スナバ回路内抵抗
分による電圧降下、の主に４つの電圧成分が最小電圧値
にてバランスするので、効果的なスパイク電圧ＶDSP の
低減を達成できる。
【００２１】
【実施例】以下、本発明を図面を参照して説明する。図
１は本発明の一実施例を示す構成図、図２はスナバ回路
を構成する一部の部品の配置関係を示した図、図３は本
発明によるスナバ回路の接続図である。
１は本発明の一実施例を示す構成図、図２はスナバ回路
を構成する一部の部品の配置関係を示した図、図３は本
発明によるスナバ回路の接続図である。
【００２２】図３に示すように、スナバコンデンサ３と
スナバダイオード２の直列回路と、スナバダイオード２
に並列接続されるスナバ抵抗４から成るスナバ回路が、
ＧＴＯ１に２並列となっている。
スナバダイオード２の直列回路と、スナバダイオード２
に並列接続されるスナバ抵抗４から成るスナバ回路が、
ＧＴＯ１に２並列となっている。
【００２３】このスナバ回路は、図１に示すようにＧＴ
Ｏスタック９は、ＧＴＯ１と、ＧＴＯ１のカソード側に
取付けられた第１の板状導体を兼ねるヒートシンク６ａ
と、ヒートシンク６ａのＧＴＯ１の取付面とは反対側に
取付けられた絶縁座２３ａと、絶縁座２３ａのヒートシ
ンク６ａの取付面とは反対側に取付けられた押え板１５
と、ＧＴＯ１のアノード側に取付けられたヒートシンク
６ｂと、ヒートシンク６ｂのＧＴＯ１の取付面とは反対
側の面に取付けられた絶縁座２３ａと、絶縁座２３ａの
ヒートシンク６ｂの取付面とは反対側に取付けられた押
え板１６と、押え板１５から押え板１６までの各部品を
積層するスタッド１７とで構成される。
Ｏスタック９は、ＧＴＯ１と、ＧＴＯ１のカソード側に
取付けられた第１の板状導体を兼ねるヒートシンク６ａ
と、ヒートシンク６ａのＧＴＯ１の取付面とは反対側に
取付けられた絶縁座２３ａと、絶縁座２３ａのヒートシ
ンク６ａの取付面とは反対側に取付けられた押え板１５
と、ＧＴＯ１のアノード側に取付けられたヒートシンク
６ｂと、ヒートシンク６ｂのＧＴＯ１の取付面とは反対
側の面に取付けられた絶縁座２３ａと、絶縁座２３ａの
ヒートシンク６ｂの取付面とは反対側に取付けられた押
え板１６と、押え板１５から押え板１６までの各部品を
積層するスタッド１７とで構成される。
【００２４】スナバダイオードスタック１０は、図２に
配置関係を示しているように、ＧＴＯ１の中心線２６に
対して左右対称に１対のスナバダイオード２と、スナバ
コンデンサ３が配置されている。
配置関係を示しているように、ＧＴＯ１の中心線２６に
対して左右対称に１対のスナバダイオード２と、スナバ
コンデンサ３が配置されている。
【００２５】１対のスナバダイオード２のカソード側
と、１対のスナバコンデンサ３の一方の端子とを接続す
るために、第１の板状導体であるヒートシンク６ａに平
行に１対の第２の板状導体８ａと、この第２の板状導体
８ａと平行に配置され一方の縁側がＧＴＯ１のアノード
に接続され１対の腕部が１対のスナバダイオード２側に
のびている図２に示すような凹形形状で且つ中心にスリ
ット２５を設けた第３の板状導体８ｃと、一方の縁側が
１対のスナバダイオード２側にのびて第３の板状導体８
ｃの腕部に重合わされ、他方の縁側が夫々１対のスナバ
コンデンサ３の他方の端子に接続される１対の第４の板
状導体８ｂと、第３の板状導体８ｃと第４の板状導体８
ｂで構成される導体と、１対の第２の板状導体８ａとの
間に１対の絶縁スペーサ１３を設けている。ヒートシン
ク６ａから押え板２１までの前記各部品は、スタッド２
２によって積層加圧されている。
と、１対のスナバコンデンサ３の一方の端子とを接続す
るために、第１の板状導体であるヒートシンク６ａに平
行に１対の第２の板状導体８ａと、この第２の板状導体
８ａと平行に配置され一方の縁側がＧＴＯ１のアノード
に接続され１対の腕部が１対のスナバダイオード２側に
のびている図２に示すような凹形形状で且つ中心にスリ
ット２５を設けた第３の板状導体８ｃと、一方の縁側が
１対のスナバダイオード２側にのびて第３の板状導体８
ｃの腕部に重合わされ、他方の縁側が夫々１対のスナバ
コンデンサ３の他方の端子に接続される１対の第４の板
状導体８ｂと、第３の板状導体８ｃと第４の板状導体８
ｂで構成される導体と、１対の第２の板状導体８ａとの
間に１対の絶縁スペーサ１３を設けている。ヒートシン
ク６ａから押え板２１までの前記各部品は、スタッド２
２によって積層加圧されている。
【００２６】又、スナバ抵抗４の一方の端子は導体によ
りヒートシンク６ａに接続され、他方は導体により第２
の板状導体８ａに接続される。尚、前述の実施例は第３
の板状導体８ｃと、第４の板状導体８ｂとを重合わせて
寸法誤差を吸収し易くしているが、第３の板状導体８ｃ
の腕部を長くして第４の板状導体８ｂを省略しても良
い。
りヒートシンク６ａに接続され、他方は導体により第２
の板状導体８ａに接続される。尚、前述の実施例は第３
の板状導体８ｃと、第４の板状導体８ｂとを重合わせて
寸法誤差を吸収し易くしているが、第３の板状導体８ｃ
の腕部を長くして第４の板状導体８ｂを省略しても良
い。
【００２７】このように構成することで、スナバ回路電
流の往復経路の互いの間隔距離は、絶縁スペーサ１３の
固体絶縁距離、即ち、絶縁スペーサ１３の肉厚まで縮め
ることが可能となる。これにより前述した（４）式の相
互幾何学的平均距離Ｄを最小に出来る。また導体８ａ、
８ｂ、８ｃを板状導体とすることで自己幾何学的平均距
離Ｒを大きくしているので相互インダクタンスＭが最大
化し、有効インダクタンスＬeff を最小化出来る。一般
的に電流の周波数が高い場合、表皮効果で導体の表面を
電流が流れるので板状導体が効率的にも適する。また、
第３の板状導体８ｃは長方形ではなく、凹形形状で且つ
中央にスリットを設けているため、同一材料、同一形状
であれば並列化した各回路の電気抵抗と回路インダクタ
ンスが均一化し、スナバ回路に流れる電流とその時間変
化が均等化される。これにより、各スナバ回路のコンデ
ンサの充電電圧、各スナバ回路内インダクタンスによる
発生電圧、各スナバダイオードの順回復電圧その他各ス
ナバ回路内抵抗分による電圧降下の主に４つの電圧成分
が最小電圧値にてバランスするので、効果的なスパイク
電圧ＶDSP の低減を達成できる。
流の往復経路の互いの間隔距離は、絶縁スペーサ１３の
固体絶縁距離、即ち、絶縁スペーサ１３の肉厚まで縮め
ることが可能となる。これにより前述した（４）式の相
互幾何学的平均距離Ｄを最小に出来る。また導体８ａ、
８ｂ、８ｃを板状導体とすることで自己幾何学的平均距
離Ｒを大きくしているので相互インダクタンスＭが最大
化し、有効インダクタンスＬeff を最小化出来る。一般
的に電流の周波数が高い場合、表皮効果で導体の表面を
電流が流れるので板状導体が効率的にも適する。また、
第３の板状導体８ｃは長方形ではなく、凹形形状で且つ
中央にスリットを設けているため、同一材料、同一形状
であれば並列化した各回路の電気抵抗と回路インダクタ
ンスが均一化し、スナバ回路に流れる電流とその時間変
化が均等化される。これにより、各スナバ回路のコンデ
ンサの充電電圧、各スナバ回路内インダクタンスによる
発生電圧、各スナバダイオードの順回復電圧その他各ス
ナバ回路内抵抗分による電圧降下の主に４つの電圧成分
が最小電圧値にてバランスするので、効果的なスパイク
電圧ＶDSP の低減を達成できる。
【００２８】尚、前述の実施例では、スナバ抵抗を設け
ているが、スナバコンデンサのエネルギを別の回路に利
用したり、他の回路に回生して、スナバコンデンサに充
電エネルギが残らない場合は、スナバ抵抗を省略するこ
とも出来る。
ているが、スナバコンデンサのエネルギを別の回路に利
用したり、他の回路に回生して、スナバコンデンサに充
電エネルギが残らない場合は、スナバ抵抗を省略するこ
とも出来る。
【００２９】又、前述の実施例では、スナバコンデンサ
３をＧＴＯのアノード側に設けているが、カソード側に
設けても良い。更に、第３の板状導体に８ｃにスリット
を設けているが、スリット部分で切離しても同様な効果
を得ることができ、又組立作業も行ない易くなる。
３をＧＴＯのアノード側に設けているが、カソード側に
設けても良い。更に、第３の板状導体に８ｃにスリット
を設けているが、スリット部分で切離しても同様な効果
を得ることができ、又組立作業も行ない易くなる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
ＧＴＯ電流が急激に減少する下降時間において発生する
スパイク電圧の低減にとって重要なスナバ回路の有効イ
ンダクタンスを低減出来るスナバ回路を得ることがで
き、低インダクタンス化構成の実現はスナバ回路構造の
コンパクト化につながり、効果的に装置の小形化、高性
能化を可能とするものである。
ＧＴＯ電流が急激に減少する下降時間において発生する
スパイク電圧の低減にとって重要なスナバ回路の有効イ
ンダクタンスを低減出来るスナバ回路を得ることがで
き、低インダクタンス化構成の実現はスナバ回路構造の
コンパクト化につながり、効果的に装置の小形化、高性
能化を可能とするものである。
【図１】本発明によるスナバ回路の一実施例を示す構成
図。
図。
【図２】スナバ回路を構成する一部の部品の配置関係を
示した図。
示した図。
【図３】本発明によるスナバ回路の回路図。
【図４】一般的なスナバ回路の構成を示す回路図。
【図５】従来のスナバ回路を示す構成図。
【図６】ＧＴＯの遮断特性図。
【図７】往復母線のインダクタンスを算出するための参
考図。
考図。
【図８】従来のスナバ回路構造の他の実施例を示す図。
１ ……ＧＴＯ ２ ……スナ
バダイオード ３ ……スナバコンデンサ ４ ……スナ
バ抵抗 ５ ……ゲート駆動回路 ６ａ ……ヒー
トシンク ６ｂ ……ヒートシンク ６ｉ ……ヒー
トシンク ６ｊ ……ヒートシンク ８ａ ……第２
の板状導体 ８ｂ ……第４の板状導体 ８ｃ ……第３
の板状導体 ９ ……ＧＴＯスタック １０ ……ダイ
オードスタック １５ ……押え板 １６ ……押え
板 １７ ……スタッド ２１ ……押え
板 ２２ ……スタッド ２３ａ ……絶縁
座
バダイオード ３ ……スナバコンデンサ ４ ……スナ
バ抵抗 ５ ……ゲート駆動回路 ６ａ ……ヒー
トシンク ６ｂ ……ヒートシンク ６ｉ ……ヒー
トシンク ６ｊ ……ヒートシンク ８ａ ……第２
の板状導体 ８ｂ ……第４の板状導体 ８ｃ ……第３
の板状導体 ９ ……ＧＴＯスタック １０ ……ダイ
オードスタック １５ ……押え板 １６ ……押え
板 １７ ……スタッド ２１ ……押え
板 ２２ ……スタッド ２３ａ ……絶縁
座
Claims (3)
- 【請求項１】 スイッチング素子に並列接続される少な
くとも第１のスナバコンデンサとスナバダイオードから
成る第１の直列回路と、第２のスナバコンデンサとスナ
バダイオードから成る第２の直列回路から成るスナバ回
路において、前記スイッチング素子の中心線に対して左
右対称に配置される前記第１及び第２のスナバダイオー
ドの一方の極と前記スイッチング素子の一方の極を接続
する第１の板状導体と、この第１の板状導体と平行に配
置され、前記中心線に対して左右対称に設置される前記
第１及び第２のスナバコンデンサの夫々一方の端子と前
記第１及び第２のスナバダイオードの他方の極とを各別
に接続する１対の第２の板状導体と、該１対の第２の板
状導体と平行に配置され且つ前記スイッチング素子の他
方の極と前記第１及び第２のスナバコンデンサの他方の
端子とを接続する凹形形状で且つ中心にスリットを設け
た第３の板状導体と、該第３の板状導体と前記１対の第
２の板状導体との間に前記第３の板状導体と前記１対の
第２の板状導体とに接して設けられる一対の絶縁スペ―
サを具備して成るスナバ回路。 - 【請求項２】 スイッチング素子に並列接続される少な
くとも第１のスナバコンデンサとスナバダイオードから
成る第１の直列回路と、第２のスナバコンデンサとスナ
バダイオードから成る第２の直列回路から成るスナバ回
路において、前記スイッチング素子の中心線に対して左
右対称に配置される前記第１及び第２のスナバダイオー
ドの一方の極と前記スイッチング素子の一方の極を接続
する第１の板状導体と、この第１の板状導体と平行に配
置され、前記中心線に対して左右対称に設置される前記
第１及び第２のスナバコンデンサの夫々一方の端子と前
記第１及び第２のスナバダイオードの他方の極とを各別
に接続する１対の第２の板状導体と、該第２の板状導体
と平行に配置され一方の縁側が前記スイッチング素子の
他方の極に接続され１対の腕部が前記第１及び第２のス
ナバダイオード側にのびている凹形形状で且つ中心にス
リットを設けた第３の板状導体と、一方の縁側が前記第
１及び第２のスナバダイオード側にのびて前記第３の板
状導体の腕部に重合わされ、他方の縁側が夫々第１及び
第２のスナバコンデンサの他方の端子に接続される１対
の第４の板状導体と、前記第３の板状導体と第４の板状
導体で構成される導体と前記１対の第２の板状導体との
間に前記第３の板状導体と第 ４の板状導体で構成される
導体と前記１対の第２の板状導体とに接して設けられる
１対の絶縁スペ―サを具備して成るスナバ回路。 - 【請求項３】 前記第３の板状導体は、中心線を境にし
てスリット部で切離されたことを特徴とする請求項１又
は請求項２に記載のスナバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09636495A JP3160492B2 (ja) | 1995-04-21 | 1995-04-21 | スナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09636495A JP3160492B2 (ja) | 1995-04-21 | 1995-04-21 | スナバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08294265A JPH08294265A (ja) | 1996-11-05 |
| JP3160492B2 true JP3160492B2 (ja) | 2001-04-25 |
Family
ID=14162935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09636495A Expired - Fee Related JP3160492B2 (ja) | 1995-04-21 | 1995-04-21 | スナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160492B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5128265B2 (ja) * | 2007-12-21 | 2013-01-23 | 東芝三菱電機産業システム株式会社 | ヒューズ及び半導体電力変換装置 |
-
1995
- 1995-04-21 JP JP09636495A patent/JP3160492B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08294265A (ja) | 1996-11-05 |
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Legal Events
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