JP2003032091A - パワーデバイス用半導体スイッチング装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体スイッチング素子のウエハ内の一部に
電力損失が集中することを防止しつつ、同素子のターン
オン能力の更なる向上、装置の小型化・簡素化を図る。 【解決手段】 （ターンオン時の主電流上昇率ｄｉ／ｄ
ｔ）÷（ターンオン時のオンゲート電流上昇率ｄｉＧ／
ｄｔ）で以て与えられる比が１．２５以下となる様に、
オンゲート電流上昇率ｄｉＧ／ｄｔを制御する。例え
ば、主回路内のアノードリアクトルを従来の場合よりも
半減させて主電流上昇率を１０００Ａ／μｓに上昇させ
る場合には、オンゲート電流上昇率を８００Ａ／μｓ以
上の値に制御する。そのためには、同素子及びゲートド
ライバを含むループのインダクタンスを従来の１／３に
低減させると共に、ゲートドライバ内のオンゲート電流
発生部分のコンデンサ容量を必要な値にまで強化させ
る。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、例えば電力変換
装置に使用される、パワーデバイス用半導体スイッチン
グ装置または半導体スイッチング素子に関するものであ
る。 【０００２】 【従来の技術】従来の半導体スイッチング装置の回路構
成の一部を、図８に示す。同図において、参照符号２１
Ｘは半導体スイッチング素子であり、ここではＧＴＯ
（ゲートターンオフ・サイリスタ）素子である。ＧＴＯ
素子のゲート電極とカソード電極間には、オンゲート電
流を発生させるゲートドライバ２０Ｘが接続されてお
り、同ドライバー２０Ｘは、上記オンゲート電流をＧＴ
Ｏ素子のゲート電極に印加することで、ＧＴＯ素子をタ
ーンオンさせる。 【０００３】また、ターンオフ時のアノード電極とカソ
ード電極間電圧ＶＡ−Ｋの上昇率とサージ電圧とを抑え
る為に、一般にはスナバ回路が接続される。ここでは、
スナバ回路は次の様に構成される。即ち、スナバコンデ
ンサ（Ｃｓ）２４Ｘ及びスナバダイオード２２ＸがＧＴ
Ｏ素子に対して並列に接続されており、更に、ＧＴＯ素
子のターンオン時にスナバコンデンサ２４Ｘに蓄積され
ているエネルギーを放電する為に、スナバ抵抗（Ｒｓ）
２３Ｘがスナバダイオード２２Ｘに対して並列に接続さ
れている。 【０００４】また、インダクタンス１９Ｘは、ＧＴＯ素
子がターンオンした時に流れる主回路電流Ｉａの上昇率
の絶対値を一定値以下に抑えるためのものであり、環流
ダイオード１８Ｘは、インダクタンス１９Ｘのエネルギ
ーを環流させるためのものである。 【０００５】次に、従来のＧＴＯサイリスタのターンオ
ン波形の代表例を、図９に示す。同図において、ＩＴは
陽極電流ないしは主電流、ＶＤはアノード−カソード間
電圧、ＩＧはオンゲート電流であり、横軸は時間軸であ
る。 【０００６】図９において、時刻ｔＰ１では、ＧＴＯ素
子はオフ状態にある。この状態でオンゲート電流ＩＧの
上昇率ｄｉＧ／ｄｔ＝１７Ａ／μｓでオンゲート電流Ｉ
Ｇを立ち上げると、アノード−カソード間電圧ＶＤが減
少し始め、陽極電流ＩＴが上昇し始め、ＧＴＯ素子はオ
フ状態からオン状態へと移行する。この時、スナバ回路
のスナバコンデンサＣｓに蓄えられたエネルギーはスナ
バ抵抗Ｒｓを通して放電されてスナバ電流Ｉｓがアノー
ドに流れ込み、主回路電流Ｉａと合わせてＧＴＯ素子の
陽極電流ＩＴとなる。 【０００７】このターンオン動作において、ＧＴＯサイ
リスタのウエハ全面（各セグメント）が導電状態となる
までは、アノード−カソード間電圧ＶＤは徐々に減少し
ていき、この期間中のアノード−カソード間電圧ＶＤと
陽極電流ＩＴとの積により、電力損失が発生する。 【０００８】次に、図８で示した従来の半導体スイッチ
ング装置で用いられているＧＴＯ素子の構造を、図１０
及び図１１に示す。両図１０，１１は、図８のゲートド
ライバ２０Ｘを含めて図示されている。その内で、図１
０は図１１に示す矢印方向ＤＰ２から眺めたＧＴＯ素子
の側面図を示すものであるが、その一部は断面図形式で
表示されている。以下、両図１０，１１に基づき、従来
のＧＴＯ素子の構造を説明する。 【０００９】両図１０，１１において、各参照符号は以
下の部材を示す。即ち、２０ＰはＧＴＯ素子、４ＰＬは
ゲートドライバ４Ｐの内部インダクタンス、２１Ｐ及び
２２Ｐは、それぞれ、共に同軸構成のシールド線もしく
はツイストされたリード線からなるゲート外部リード
（ゲート取り出し線）及びカソード外部リード（カソー
ド取り出し線）である。そして、ＧＴＯ素子２０Ｐのゲ
ート端子２５Ｐとゲート外部リード２１Ｐの一端とを金
属性の連結部材２３Ｐに溶接又は半田付けすることによ
り、又は嵌合することにより、両者２５Ｐ，２１Ｐを一
体化すると共に、カソード端子２６Ｐとカソード外部リ
ード２２Ｐの一端とを金属性の連結部材２４Ｐに溶接又
は半田付けして、又は嵌合して、両者２６Ｐ，２２Ｐを
一体化する。これにより、両端子２５Ｐ、２６Ｐは、そ
れぞれ上記リード２１Ｐ，２２Ｐを介してゲートドライ
バ４Ｐに接続される。 【００１０】参照符号２７Ｐａ，２７Ｐｂは、ＧＴＯ素
子２０Ｐを加圧するためのスタック電極である。 【００１１】参照符号２８ＰはＧＴＯ素子のセグメント
が形成された半導体基板であり、半導体基板２８Ｐの上
側表面の最外周部上にＡ１（アルミニウム）のゲート電
極２９Ｐａが形成され、そのゲート電極２９Ｐａよりも
内側の上記上側表面上にカソード電極２９Ｐｂが各セグ
メントに対応して形成されている。又、３０Ｐ及び３１
Ｐは、それぞれ半導体基板２８Ｐの上側表面上のカソー
ド電極２９Ｐｂの上側表面上に順次積載して配設された
カソード歪緩衝板及びカソードポスト電極であり、他
方、３２Ｐ及び３３Ｐは、それぞれ半導体基板２８Ｐの
裏面に形成されたアノード電極（図示せず）（上記裏面
中、カソード電極２９Ｐｂとは、反対側に位置する面に
該当している）上に順次積載されたアノード歪緩衝板及
びアノードポスト電極である。 【００１２】又、３４Ｐは半導体基板２８Ｐのゲート電
極２９Ｐａの上側表面に接したリング状ゲート電極、３
５Ｐは環状絶縁体３６Ｐを介してリング状ゲート電極３
４Ｐをゲート電極２９Ｐａに押圧する皿バネ、３７Ｐ
は、リング状ゲート電極３４Ｐをカソード歪緩衝板３０
Ｐ及びポスト電極３１Ｐから絶縁するための絶縁シート
であり、３８Ｐは、その一端がリング状ゲート電極３４
Ｐにろう付けあるいは溶接などによって固着され且つそ
の他端がゲート端子２５Ｐに電気的に接続されたゲート
リードであり、３９Ｐは、その一他がカソードポスト電
極３１Ｐに固着され且つ他端がカソード端子２６Ｐをな
した第１のフランジであり、４０Ｐはアノードポスト電
極３３Ｐにその一端が固着された第２のフランジであ
り、４１Ｐは、その開口の内面上にゲート端子２５Ｐが
配設された、しかも突起部４２Ｐを有する絶縁筒であ
り、絶縁筒４１Ｐの上下面より突出した両端部４３Ｐ
ａ，４３Ｐｂはそれぞれ第１及び第２のフランジ３９Ｐ
及び４０Ｐと気密に固着されており、これによりＧＴＯ
素子２０Ｐは密閉された構造となっている。 【００１３】 【発明が解決しようとする課題】従来のＧＴＯ素子にお
いては、例えば図１０及び図１１に示す様に、リング状
ゲート電極の内の局部的な部分からゲート制御信号が取
り出されているという問題点がある。このため、ターン
オフ時のみならず、ターンオン時においても、オンゲー
ト電流が供給される一部分のセグメントがまず導通し、
更に時間の経過とともに導通領域が徐々にＧＴＯ素子の
ウエハ全面へと広がっていく。この為、ターンオン時の
主回路の主電流上昇率ｄｉ／ｄｔが比較的高い場合に
は、最初に導通したＧＴＯウエハの一部に主電流が局所
的に集中し、半導体素子自体が主電流の上昇を抑えてし
まうという現象が起きる。しかも、先に述べたターンオ
ン時の電力損失が最初に導通したＧＴＯウエハの一部に
局所的に集中し、局部的な温度上昇が発生して、ＧＴＯ
素子の著しい性能劣化（動作の停止）が生じるおそれが
ある。 【００１４】従来のＧＴＯサイリスタの場合には、通
常、数十Ａのオンゲート電流ｉＧを通電し、その上昇率
ｄｉＧ／ｄｔは数十Ａ／μｓ（ターンオンゲインは１０
から１００程度）であり、サイリスタのラッチアップの
原理により、ＧＴＯ素子をターンオンさせている。とこ
ろが、近年に於けるＧＴＯサイリスタの大口径化に伴っ
て、ＧＴＯ素子のウエハ全面が完全に導通する（ラッチ
アップする）までに要する時間がより長くなってきたこ
とと相まって、局部的な温度上昇がより一層発生しやす
くなっている。 【００１５】この様に、従来のＧＴＯ素子を使用した半
導体スイッチング装置においては、主回路のアノードリ
アクトルを低減して、従って、主電流上昇率ｄｉ／ｄｔ
を上昇させてＧＴＯ素子をターンオンさせようとする場
合には、素子破壊に至る蓋然性がより一層高まり、信頼
性の面で大きな問題点が浮上してくる。そこで、従来の
ＧＴＯ素子を使用した半導体スイッチング装置において
は、この様なＧＴＯ素子のターンオン失敗を抑制する為
に、多くの場合、主回路の主電流上昇率ｄｉ／ｄｔを通
常５００Ａ／μｓ以下に抑制する為のアノードリアクト
ルを接続することが必須となっている。この点が、半導
体スイッチング装置の小型化・簡素化及び装置効率の向
上を推進するにあたって、大きな問題点となっている。 【００１６】この発明はかかる懸案事項を克服するため
になされたものであり、ターンオン時に半導体スイッチ
ング素子のウエハ内の一部に電力損失が集中することを
防止して、半導体スイッチング素子の更なるターンオン
能力を向上させると共に、従来のＧＴＯサイリスタを使
用した半導体スイッチング装置においては必須であった
アノードリアクトルを削除又は低減して、装置の信頼性
の向上を達成しつつ、装置の小型化・簡素化及び効率向
上をも図ることを、その目的としている。 【００１７】 【課題を解決するための手段】請求項１の発明は、パワ
ーデバイス用半導体スイッチング装置であって、第１、
第２及び第３電極を有し、前記第３電極に印加されたタ
ーンオン制御電流に応じてオン状態となったときには前
記第１電極に流れ込む主電流を前記第１電極から前記第
２電極へと直接に流す半導体スイッチング素子と、前記
第３電極と前記第２電極との間に接続され、前記ターン
オン制御電流を生成して前記第３電極に印加する駆動制
御手段とを備え、ターンオン時の主電流上昇率を分子と
し、前記ターンオン時のターンオン制御電流上昇率を分
母とする比として定義されるターンオンゲインを１．２
５以下に設定したことを特徴とする。 【００１８】 【発明の実施の形態】（実施の形態１）本実施の形態に
於けるパワーデバイス用半導体スイッチング装置の核心
は、ターンオン制御電流（以下、単にオンゲート電流
と称する）を半導体スイッチング素子のウエハ全面に対
して（従って、各セグメントに対して）均一に且つ同時
に印加すると共に、（ターンオン時の主電流上昇率ｄ
ｉ／ｄｔ）÷（ターンオン時のオンゲート電流上昇率ｄ
ｉＧ／ｄｔ）の比で以て与えられるターンオンゲインを
１．２５以下に設定して、半導体スイッチング素子をタ
ーンオンさせる点にある。以下、図面に基づいて、上記
を実現するための構造と、上記に関して、ターンオ
ンゲインが１．２５以下となる様にオンゲート電流上昇
率ｄｉＧ／ｄｔを制御する根拠及び方法とを説明する。 【００１９】先ず、上記に関して、オンゲート電流ｉ
Ｇを、半導体スイッチング素子のウエハ全面に対して、
従って、ウエハ内の各セグメントに対して、均一に且つ
同時に供給することができれば、ウエハ内の一部に電力
損失が集中し局部的な温度上昇が発生すると言う従来の
問題点を防止することができる。このためには、リング
状ゲート電極のリード状取出し端子の数を２つ以上にす
るか、あるいは、上記リング状ゲート電極に接触するゲ
ート取出し端子自体をリング形状の金属板とする必要が
ある。後者の構造を有する半導体スイッチング素子は、
出願人がＧＣＴ（Gate Commutated Turn-off)サイリス
タ素子（日本国特許第３１９１６５３号、特開平９−２
０１０３９号公報参照）と呼ぶものである。 【００２０】次に、上記に関する説明を行う。先ず、
本実施の形態に係る半導体スイッチング装置の回路構成
のブロック図は、既述した図８の通りであり、ここでは
同図を援用する。但し、２１Ｘは、上記のＧＣＴ素子に
代表される構成を有する半導体スイッチング素子であ
り、そのアノード、カソード及びゲートの各電極はそれ
ぞれ第１、第２及び第３電極とも称される。又、Ｒ１
は、半導体スイッチング素子２１Ｘのゲートからゲート
ドライバ（ターンオン制御電流及びターンオフ制御電流
を生成する駆動制御手段である）２０Ｘ及びカソードを
介して上記ゲートに至る閉ループである。又、ターンオ
ン時にアノードからカソードへ向けて流れる主電流ｉ
は、主回路の電源２５Ｘから供給される主回路電流Ｉａ
とスナバ電流Ｉｓとの和から成る陽極電流ＩＴに相当す
る。 【００２１】次に、図１は、後述するリング状ゲート取
出し端子等の構造を有する上記のＧＣＴ素子を半導体ス
イッチング素子２１Ｘとして組み込んだ図８の回路をタ
ーンオン試験回路として用いて、ターンオン時のオンゲ
ート電流上昇率ｄｉＧ／ｄｔ（横軸）とターンオンピー
ク損失（縦軸）との関係を実測することにより得られた
グラフである。又、図２は、ターンオン時の主電流ｉの
上昇とオンゲート電流ｉＧの上昇とを示すグラフであ
る。このときの試験条件は次の通りである。即ち、本装
置の主回路のアノードリアクトル（図示せず）を従来の
ＧＴＯ素子を用いた装置の場合と比較して１／２に低減
することで、主回路の主電流上昇率ｄｉ／ｄｔを１００
０Ａ／μｓに上昇させている。そして、ターンオン動作
開始前のアノード−カソード間電圧ＶＤは２２５０Ｖで
あり、ターンオン動作開始後オン状態に達したときの陽
極電流ＩＴは３３００Ａである。 【００２２】図１及び図２に示す様に、オンゲート電流
上昇率ｄｉＧ／ｄｔが８００Ａ／μｓ以上となる様にゲ
ートドライバ２０Ｘ側でオンゲート電流ｉＧを制御する
場合には、ターンオンピーク損失は６００ｋＷ前後のほ
ぼ一定値となり安定すると言う結果が得られた。逆にオ
ンゲート電流上昇率ｄｉＧ／ｄｔが８００Ａ／μｓ未満
の場合には、ターンオン時の電力損失は急激に増大す
る。つまり、ターンオンゲイン（（ｄｉ／ｄｔ）／（ｄ
ｉＧ／ｄｔ））を１．２５以上に設定する場合には、上
記のアノードリアクトルを半減させて主電流上昇率ｄｉ
／ｄｔを１０００Ａ／μｓにまで飛躍的に上昇させて
も、ＧＣＴ素子の破壊（動作停止）を一切生じさせるこ
となく、且つ、ＧＣＴ素子自体が主電流ｉの上昇を抑制
することなく、より短時間でスムーズにＧＣＴ素子をタ
ーンオンさせることが出来る（ターンオン能力の向上の
実現）ということが判明した。 【００２３】ここで、アノードリアクトルを低減又は削
減して主電流上昇率ｄｉ／ｄｔを従来よりも飛躍的に上
昇させた上で、ターンオンゲインが１．２５以上になる
様にオンゲート電流上昇率ｄｉＧ／ｄｔの制御を実現す
るためには、先ず以て、半導体スイッチング素子２１Ｘ
及びゲートドライバ２０Ｘを含めたループＲ１に於ける
トータルインダクタンスを、従来のＧＴＯサイリスタに
較べて１／３程度にまで減少させる必要がある。この要
請は、例えば、既述したＧＣＴ素子を半導体スイッチン
グ素子２１Ｘに採用することで、実現可能である。更
に、ターンオンゲインを１．２５以上に設定するために
は、ゲートドライバ２０Ｘ内のオンゲート電流を発生さ
せる回路部分（この部分は既知の回路である）に於ける
コンデンサ容量を、従来のＧＴＯ素子を用いた場合のそ
れと比べて、必要にあわせて強化する必要がある（より
大きな所望の値に設定する）。この２つの手段の採用に
よって、オンゲート電流上昇率ｄｉＧ／ｄｔを適切に制
御して、１．２５以上のターンオンゲインを実現するこ
とが可能となる。 【００２４】次に、ＧＣＴ素子を用いた本装置に於いて
アノードリアクトルを省略した場合に於ける、ターンオ
ン時の主電流ＩＴ及びアノード−カソード間電圧ＶＡＫ
の実測波形を、図３に示す。図３に於いて、主回路の電
源電圧は３０００Ｖであり、主電流ＩＴの最大値は５４
００Ａであり、横軸（時間ｔ）のスケールは０．５μｓ
／ｃｍであり、縦軸のスケールに関しては、主電流ＩＴ
の場合が１０００Ａ／ｃｍ、アノード−カソード間電圧
ＶＡＫの場合が１０００Ｖ／ｃｍである。同図に示す通
り、本発明では、アノードリアクトルそのものを不要と
することで、７２００Ａ／μｓの主電流上昇率ｄｉ／ｄ
ｔを達成している。この場合、ゲートドライバ２０Ｘ内
のオンゲート電流発生回路内のコンデンサ容量を適切に
調整することによって、５７６０Ａ／μｓ以上のオンゲ
ート電流上昇率ｄｉＧ／ｄｔを実現すれば良い。これに
よって、アノードリアクトルを不要としてもＧＣＴ素子
の破壊を一切生じさせることなく、装置の小型化・簡素
化・効率化及び飛躍的なターンオン能力の向上を得るこ
とが出来る。 【００２５】次に、既述したＧＣＴサイリスタ素子を半
導体スイッチング素子として有する本装置の構造例を、
図面に基づき説明する。 【００２６】ここで、図４は、圧接型ＧＣＴ素子２０
と、それを上下方向から加圧するスタック電極２７ａ，
２７ｂとを示す縦断面図であり、又、図５は、図４に示
す矢印方向Ｄ１からＧＣＴ素子２０を眺めた正面図（ス
タック電極２７ａを除く）である。従って、図５の線Ｓ
Ａ−ＳＢに関する縦断面図が図４にあたる。 【００２７】両図４，５において、各参照符号は、以下
の部材を示す。即ち、２０は圧接型半導体スイッチング
素子、即ち、ここではＧＣＴ素子の全体を示し、２８は
ＧＣＴ素子の各セグメントが形成された半導体基板であ
り、半導体基板２８の上側表面の内の外周部側に位置す
る面上にＡ１（アルミニウム）のゲート電極２９ａが形
成されており、さらにゲート電極２９ａよりも内側の半
導体基板２８の上側表面上には、各セグメントの位置に
対応して各カソード電極２９ｂが形成されている。 【００２８】３０及び３１は、それぞれ半導体基板２８
の上側表面上のカソード電極２９ｂの上側表面上に順次
に積載されたカソード歪緩衝板及びカソードポスト電極
であり、他方、３２及び３３は、それぞれ半導体基板８
の裏面上に形成された図示しないアノード電極の表面
（カソード電極２９ｂと反対側の面）上に順次に積載さ
れたアノード歪緩衝板及びアノードポスト電極であり、
３４は半導体基板２８のゲート電極２９ａの上側表面に
接するリング状ゲート電極であり、３８は環状金属板か
ら成る取り出し用のリング状ゲート端子であって、その
内周平面２５がリング状ゲート電極３４と摺動可能に同
電極３４に対して接触・配置されている。３５は、環状
絶縁体３６を介して、リング状ゲート端子３８ととも
に、リング状ゲート電極３４をゲート電極２９ａに対し
て押圧するための皿バネあるいは波バネのような弾性体
であり、３７は、リング状ゲート電極３４をカソード歪
緩衝板３０及びカソードポスト電極３１から絶縁するた
めの絶縁シート等からなる絶縁体であり、２６は、その
一端部分がカソードポスト電極３１に固着された第１の
フランジであり、４０は、その一端部分がアノードポス
ト電極３３に固着された第２のフランジであり、４１は
セラミック等からなり、リング状ゲート端子３８を挟ん
で上下に分割され且つ突起部４２を有する絶縁筒であ
る。そして、リング状ゲート端子３８の外周側部分２３
が絶縁筒４１の側面から外部に突出するとともに、その
他端３８Ｅよりも内周側の位置に取り付け穴２１が所定
の間隔で複数個設けられている。そして、上側の絶縁筒
４１の上面より上方に突出した部分４３ａが第１のフラ
ンジ２６の他端部２６Ｅと気密に固着され、下側の絶縁
筒４１の裏面より下方に突出した部分４３ｂが第２のフ
ランジ４０の他端部と気密に固着されており、これによ
って圧接型半導体スイッチング素子２０は密閉されたパ
ッケージ構造になっている。尚、この内部は、不活性ガ
スで置換されている。 【００２９】又、図６は、ゲートドライバ４の機構部分
を示す平面図であり、図７は、ゲートドライバ４に図
４，図５に示した構造のＧＣＴ素子２０（スタック電極
２７ａ，２７ｂで加圧されている）を装着した状態を示
す縦断面図である。両図６，７において、参照符号４Ａ
はゲートドライバ本体４Ｃをカバーするためのケース
を、４Ｂはゲートドライバ本体４Ｃの座となるケースを
各々示しており、７０はゲートドライバ本体４とＧＣＴ
素子２０とを電気的に接続するための、回路パターンが
形成された基板全体を示している。同基板７０は、丁
度、従来パッケージのゲートリード線２１Ｐ，２２Ｐ
（図１０）に代わるものであって、ＧＣＴ素子２０の重
量をささえ得るだけの強度を有する。７１は、ＧＣＴ素
子２０のカソード電極２９ｂと圧接により接続されるカ
ソード電極であり、スタック電極２７ａにあたる。２１
Ａは、ゲートドライバ４の基板７０に対応する取り付け
穴２１を介してＧＣＴ素子２０を接続する為の、基板７
０に設けられた取り付け穴であり、ゲートドライバ４と
ＧＣＴ素子２０とを接続する為には、例えば６つ程度の
取り付け穴２１Ａが必要となる。 【００３０】上述した基板７０は、絶縁体を挟んで対向
した次の２つの回路パターン基板を有する。即ち、同基
板７０は、ゲートリード基板７２、カソードリード基板
７３、両基板７２と７３とを絶縁するための絶縁体７４
とを有している。このような多層基板構造を設けたの
は、ゲートドライバ４側の内部インダクタンスを低減す
るためである。ＧＣＴ素子本体２０は、ネジ７５，７６
又は溶接、かしめ等により、ゲートドライバ本体４Ｃと
接続される。 【００３１】以上のように、本ＧＣＴ素子の気密パッケ
ージは、半導体基板上に形成された内部のゲート電極２
９ａ側からゲートドライバ本体４Ｃ側へ向けて延長され
たリング状ないし円盤状のゲート端子３８を有してお
り、しかも当該パッケージ（２０）は、上記リング状ゲ
ート端子３８の外周部分を直接ゲートドライバ４の本体
４Ｃより延びた基板７０に取り付け穴２１Ａを介して接
続・固定するだけで、ゲートドライバ４に接続される。
そのため、当該接続にあたっては、ゲートリード線は一
切使用されていない。従って、従来構成における問題点
は全て改善される。即ち、従来、ＧＴＯ素子の内部ゲー
トリード部とＧＴＯ素子のゲート端子及びカソード端子
とのそれぞれの結合で発生していた結合ロスというもの
は、上述のようにゲートリードの取り出しを円盤状構造
とすることにより大幅に低減されると共に、従来、外部
ゲートリード線とゲートドライバとの結合により生じて
いた結合ロスに相当する電力ロスは、この発明では円盤
状のゲートリード部ないしゲート端子３８の全体がゲー
トドライバ４のゲート電流通電用基板７０に直接に接続
されるため、大幅に低減される。更に、従来、ループＲ
１の全インダクタンスの９０％をも占めていた外部ゲー
トリード線自体のインダクタンスは、この発明では、そ
れら自体が使用されないため、存在しない。 【００３２】 【発明の効果】この発明によれば、ターンオンゲインが
１．２５以下となる様にターンオン制御電流上昇率を制
御しているので、ウエハ内の一部に電力損失が集中する
ことに起因した半導体スイッチング素子の動作停止を発
生させることなく、第１電極側の主回路内に設けられる
リアクトルを低減又は削除して従来よりも主電流上昇率
を飛躍的に高くすることが出来、その結果、装置の小型
化・簡素化を図りつつ、半導体スイッチング素子のター
ンオン能力の更なる向上を実現することが可能になる。

【図面の簡単な説明】 【図１】 ターンオン時のオンゲート電流上昇率とター
ンオンピーク損失との関係を実測して得られたグラフで
ある。 【図２】 ターンオン時の主電流の上昇とオンゲート電
流の上昇とを示すグラフである。 【図３】 この発明の実施の形態に於けるターンオン時
の主電流の実測波形を示すグラフである。 【図４】 圧接型ＧＣＴ素子と、それを上下方向から加
圧するスタック電極とを示す縦断面図である。 【図５】 図４に示す矢印方向からＧＣＴ素子を眺めた
正面図である。 【図６】 ゲートドライバの機構部分を示す平面図であ
る。 【図７】 ゲートドライバにＧＣＴ素子を装着した状態
を示す縦断面図である。 【図８】 半導体スイッチング装置の回路構成を示すブ
ロック図である。 【図９】 従来のＧＴＯサイリスタのターンオン波形を
示す図である。 【図１０】 従来のＧＴＯ素子の構造を示す側面図であ
る。 【図１１】 従来のＧＴＯ素子の構造を示す平面図であ
る。 【符号の説明】 ２０Ｘ ゲートドライバ、２１Ｘ 半導体スイッチング
素子、２２Ｘ スナバダイオード、２３Ｘ スナバ抵
抗、２４Ｘ スナバコンデンサ、ＩＴ 主電流（陽極電
流）、Ｉａ 主回路電流、Ｉｓ スナバ電流。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 第１、第２及び第３電極を有し、前記第
   ３電極に印加されたターンオン制御電流に応じてオン状
   態となったときには前記第１電極に流れ込む主電流を前
   記第１電極から前記第２電極へと直接に流す半導体スイ
   ッチング素子と、 前記第３電極と前記第２電極との間に接続され、前記タ
   ーンオン制御電流を生成して前記第３電極に印加する駆
   動制御手段とを備え、 ターンオン時の主電流上昇率を分子とし、前記ターンオ
   ン時のターンオン制御電流上昇率を分母とする比として
   定義されるターンオンゲインを１．２５以下に設定した
   ことを特徴とする、パワーデバイス用半導体スイッチン
   グ装置。