JPS6377154A - 電子用半導体素子 - Google Patents

電子用半導体素子

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JPS6377154A
JPS6377154A JP62230896A JP23089687A JPS6377154A JP S6377154 A JPS6377154 A JP S6377154A JP 62230896 A JP62230896 A JP 62230896A JP 23089687 A JP23089687 A JP 23089687A JP S6377154 A JPS6377154 A JP S6377154A
Authority
JP
Japan
Prior art keywords
cathode
semiconductor device
power semiconductor
control
control zones
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62230896A
Other languages
English (en)
Inventor
ブルーノ ブロイッヒ
ホルシュト グリューニンク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BBC Brown Boveri AG Switzerland
BBC Brown Boveri France SA
Original Assignee
BBC Brown Boveri AG Switzerland
BBC Brown Boveri France SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BBC Brown Boveri AG Switzerland, BBC Brown Boveri France SA filed Critical BBC Brown Boveri AG Switzerland
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電力用半導体素子に関する。本発明はとくに陽
極と陰極との間の半導体基板内に配置された複数のドー
ピングされた層と、陰極側により深い位置にゲート面を
配設した複数個の狭い陰極フィンガーとを備え、前記陰
極フィンガーとこれを囲むゲート面は面積が広い段状の
制御構造を形成する半導体素子に関する。
半導体円板又は半導体片の形状の大電力用で面積の大き
な半導体素子を適宜のハウジング内に組立てるには、電
気的、及び熱的な接触に関して種々の問題点を解決しな
ければならず、それ故、種々の素子固定方法が提案され
てきた。
そこで長期にわたって、半導体板の両側に、半導体材料
(主にシリコン)と熱膨張が適応する金属板をはんだ付
けする比較的簡単な構造(例えばダイオード)の大電力
用の、面積が大きい半導体素子が公知である。金属板は
シリコン半導体の場合、主としてMo (モリブデン)
又はW(タングステン)から成る(例えば西独特許公開
公報1949731号参照)。
交互のフィンガー状の陰極領域と、その間のゲート領域
とから成る細かく区分された制御構造を陰極側に有・す
る遮断可能サイリスタ(GTO=Gate Turn 
Off )の接触方式は技術的により困難である。
上記のGTO素子の技術水準はく例えば西独特許公開公
報3134074号参照)、サイリスタ板の陽極側に周
知のように金属製の接触板をはんだ付けするものである
。陰極側の制御構造の接触にはこの場合、平型の圧縮接
点を使用し、この接点は同時に、陰極領域とゲート領域
の金属表面に押圧され、それによって半導体基板への熱
及び電気の連結がなされるものである。
更に現在の技術水準としては、GTO素子に於ていわゆ
る直接圧縮接点を使用するものがあり、(例えば米国特
許明細書簡4,243,999号)これはサイリスタ板
の陰極側だけではなく陽極側も圧縮接点を用いて接触さ
せる。
しかし上記の種類の圧縮接点は、いわゆる「みぞ型ゲー
ト構造」の場合、極めて大きな実際的困難に突き当る。
というのは、これらの素子(GTO又はFcTh−フィ
ールド制御サイリスタ)の場合、陰極側の制御構造は多
数の極めて狭く、細長い陰極フィンガーから成っており
、この陰極フィンガーはそれを囲む、基本的により深い
ゲート’8M域から突起しているからである。(EP− A10121068号)従って、これらの素子の陰極側
をはんだ接触することが望ましいであろう。
上述のように、面積の広い素子(直径4n以上)をはん
だ付する公知あ方式は接触のための材料を適切に選択し
て(W、 Mo) 、熱応力を少なく保つように種々の
熱膨張係数間の差異をできるだけ小さくすることを意図
するものである。しかし、極めて微細な構造を有する「
みぞ型ゲート」素子には上記の方式は転用できない。何
故ならこの素子は多くの点で本質的に敏感であるからで
ある。
本発明の目的は簡単且つ確実で、とくに制御構造の側に
接触可能である、微細に区分された制御構造を有する電
力用半導体素子を製造することである。
この目的は冒頭に述べた電力用半導体素子に於て、制御
構造を互いに空間を空けて分けられている小さい面積の
複数の制御ゾーンに区分し、且つ各制御ゾーンの陰極フ
ィンガー上に各自の陰極スタンピングを備えることによ
って達成される。
本発明の核心は更に、細かく区分された、面積の大きい
制御構造を有する面積の大きい電力用半導体素子に於て
、はんだ付けの問題を、制御構造をより小さなM御ゾー
ンに区分し、その後で制御ゾーンを従来の方法で別個に
はんだ付けすることによって解決することにある。それ
によって素子は機能上、より小さな多数の部分素子に区
分されるが、その全ては共通の半導体基板内に収納され
且つ陽極側の層は共有する。
本発明の好適な実施例に基づき、制御構造の区分は、部
分素子の最大電流負荷容量が10A以下になるように行
なわれる。
個々の制御ゾーン用の陰極スタンピングとしては電気的
負帰還の目的で、抵抗材料、とくにMoS tを選択す
るのが有利である。
電力用半導体素子にFcThを使用する場合、本発明に
基づき特に好適な態様にて、陰極回路をFcTh及びM
OSFET (モス電界効果型トランジスタ;Meta
l 0xide 3emiconductorヱfee
d EffectTransistor)により実施可
能であり、そのために陰極スタンピングとして、より出
力の小さいMOSFET素子を個々の制御ゾーンの陰極
フィンガー上に配設し、その際、MOSFET素子の大
きさは制御ゾーンの大きさと対応し且つ、MOSFET
素子はPcThの、制御ゾーンを形成する部分素子と共
に、サイリスタ−MOSFET=陰極を形成する。
その他の実施例は従属クレームに記載されている。
次に本発明の実施例を添付図面を参照しつつ詳細に説明
する。
第1A図はいわゆる「みぞ型ゲート」構造を有する電力
用半導体素子の斜視図を示す、はぼ平たんな陽極側3を
有する半導体基板12は対向する陰極側上に面積の大き
い制御l構造を備えており、この制御構造は多数の狭く
、細長い陰極フィンガー1から成り、前記陰極フィンガ
ーは、より深い位置にあり、陰極フィンガー1を囲むゲ
ート面2から突起している。陰極フィンガーl及びその
間に形成されたみぞの実際の幾何的な寸法は、例えば既
に引用したEP−A10121068号の詳細を参考に
することができる。
第1A図の素子の内部の層構造は、素子がGTOサイリ
スタであるのか、FcThであるのかに応じて各様に形
成される。
GTOサイリスタ(第1B図)の場合、陽極側3から始
まって、先ずP型ドーピングされた陽極層9があり、そ
の上部に陰極側に向って順次n型ベース層8、P型ベー
ス層6及び陰極フィンガー1の上部のn型ドーピング陰
極層5と続く。陰極フィンガー1の間に形成されたみぞ
の床部にはP゛型ドーピングされたゲートゾーン1)が
装着され、これが上面にて対応する金属製のゲート接点
を担持している。同様にして、陽極側3には陽極接点1
0が、又陰極フィンガー1上には陰極接点4が配設され
ている。これらの構造全体がサイリスタ技術で公知の多
層構造を形成しており、その際、勿論陰極側の制御構造
は極めて独得な態様で形成されている。
FcTh (第1C図)の場合はP型−ベース層がない
。この場合はn型ベース層8が陰極フィンガー1内に突
起したn型チャネル層を形成しており、このn型チャネ
ル層は適宜の制御電圧をゲート接点7に印加すると遮断
されることが可能である。
双方の素子構造(GTO及びFcTh )とも層の厚さ
及びドーピングの濃度はBP− A10121068号を参考にすることができる。
さて第1A図に基づく素子を従来の方法で実施し、陰極
側をはんだ付にて接触させるならば第2図に示すような
構造の素子ができるであろう。すなわち、半導体基板1
2の陰極フィンガー1上に、一体の直通する陰極スタン
ピング13がはんだ付される。図をみると即座に明らか
であるように、制御構造の面積が大きく、(直径4龍以
上)、また熱サイクルに於て基板材料(S+)とスタン
ピング材料(Mo又はW)の間の膨張計数の差が無視し
得ない値である場合は、狭い陰極フィンガー1に機械的
に極めて大きい負担をかける熱応力が発生する。
この事態を回避するため、本発明に基づき、第3図に示
すように、面積の大きい制御構造の全体を複数個の面積
の小さい制御ゾーン25a、25bに区分する。すなわ
ち、それぞれ特定数の陰極フィンガー1ごとに組分けさ
れている。
好適には約1龍のより幅広いゲート領域により相互に分
離された制御ゾーン25a、25bはその陰極フィンガ
ー1の上側で従来のはんだ技術で対応する個々の陰極ス
タンピング13a、13cと連結されるので、全体の素
子構造の半導体基板12の内部に制御ゾーン25a、2
5bと対応する小さい面積の部分素子が形成され、それ
によって、はんだ付された陰極スタンピング13a1)
3bによる望ましくない熱応力の大きさは無害で程度に
制限される。
個々の部分素子は陰極フィンガー13a、13bのはん
だ付の後、従来の結線又は、第4図の圧縮接点26が示
すように、圧縮接触によって相互に電気的に接続される
制御構造を個々の制御ゾーン25a、25bに区分する
際は、部分素子の電流負荷容量が10A以下であるよう
に実施されるのが好ましい。これは、熱応力が危険とな
らない制御ゾーンの幾何的な寸法と一致する。素子をF
cThとして実施する場合、上記の寸法設定に於ける個
々の制御ゾーンないし部分素子の面積は約3X3mm”
以下である。
第3図に示すとうり制御構造を多数の制御ゾーンに区分
する本発明においては、第4図に示すように、更に好適
な素子を形成することが可能である。制御ゾーン25a
、25bの空間的な分離によって形成される部分素子は
その電気的特性、とくに導通状態は、能動領域に於て、
半導体基板12の厚さを十分に縮小することで最適化す
ることが可能である。
面積が大きい素子の場合、このことが直ちに可能である
訳ではない。というのは、基板の厚さを大幅に縮小する
と、基板がもろくなり過ぎるからである。しかし本実施
例の場合、間を空けて区分されている部分素子であるた
め、半導体基板々を局部的に、すなわちそれぞれの部分
素子の領域に於てのみ、適宜の陽極側から設けた深いエ
ツチングみぞ14a、14bで厚さを縮小することで十
分である。エツチングみぞ14a、14bの間には元の
厚さのウェブが保持されているので、機械的な強度は変
らず確保される。
既に述べたように、本発明に基づく素子のバリエーショ
ンでは、部分素子の電気的連結は陰極スタンピング13
a、13bの上部で、第4図に示す圧縮接点26によっ
て行なわれ、この圧縮接点は矢印方向に十分な圧縮力P
をもって半導体基板12へと圧縮することができる。
更に、陰極スタンピング13a、13bを適宜の抵抗材
料、とくにMo5tで構成するのが好適である。この方
法によって個々の部分素子に一体的に電気的負帰還が構
成され、均一な負荷配分および熱放出の防止が達成され
る。このようにして負帰還がなされるFcThのデータ
は以下のとうりである。
−全経路による負帰還での電圧降下:Q、2V−10A
の部分素子での区分は面積3X3w鳳”ごと、 一部分素子の抵抗の順方向抵抗:20mΩ本発明に基づ
き電力用半導体素子の制御構造を多数の分離された制御
ゾーンに区分することによって、最終的に、FcTh及
び電力用MOSFETから成る公知の、いわゆるカスケ
ード回路の極めて有利に実現可能である。適宜の基本回
路図を第5A図に示す。点線の枠で示したユニット全体
は陽極接続部15と陰極接続部21との間にFcTh1
6とMOSFET 18との直列回路を含む。FcTh
16のゲートはコンデンサ20とツェナーダイオード1
9から成る並列回路を介して陰極接続部21と連結され
ている。MOSFET 18のゲートはゲート接続17
として外部に導びかれている。このカスケード回路の特
徴は開閉特性が極めて良好であることである。
従来のカスケード回路の設計では、2つの個別素子(F
cTh及びMOSFET)の直列接続が例えば空間的に
並置され連結線で接続されて配設されている。
しかしこの構造ではIKVで50A以上の電流を開閉す
べき場合、構成素子には高度の均質性が要求される。ち
なみに、相応して大型の電力用のMOSFETの製造コ
ストはより小さな素子の製造コストよりも大幅に高くな
る。
この問題は本発明に基づ(FcThの形式の電力用半導
体素子によって解決することができる。この目的のため
、制御ゾーン用の陰極スタンピングとして小さなMOS
FET素子23を、グループ別に制御ゾーン23a、2
3b内に配置されている陰極フィンガー1上に直接はん
だ付するか、又は第5B図に示すように、例えばCux
 Mo、又はWから成り、片側が陰極フィンガー1上に
はんだ付された適宜の大きさの中間スタンピング27上
に貼付する。
このようにして、FcThの部分素子とMOSFIET
素子23との間の直接的な電気連結が達成される。その
後、MOSFET素子との別の接続は例えば接着された
接続線22によってなされる。
この場合もFcThの各々の部分素子は10Aまでの最
大電流用に構成され、約1nのより幅広のゲート領域に
よって隣接する部分素子と分離される。
陰極フィンガ一群はマスクを介して金属蒸着されるので
相互に電気絶縁が保たれる。 FcThの陽極側3は従
来型の技術により例えば銅被覆されたA Z 203の
基板上にはんだ付される。MOSFET素子23は例え
ばいわゆる「ダイボンディング」によって陰極フィンガ
一群1と連結される。
第5C図にはこの技術で製造された約100A用のハイ
ブリッドFcTh −MOSFET−カスケードを示す
。セラミック基板(図示せず)上には半導体基板12が
側部に突出した陽極接続部15と共にはんだ付されてい
る。陰極側叫は環状の縁部接続線24内に総数で10個
の区分された制御ゾーンが配置されており、このゾーン
がそれぞれ約1OAの負荷容量を持つFcTh部分素子
を形式し、その上部はMOSFET素子23a・・・・
23kにより覆われている。
MOSFET素子23a・・・・23にはアルミニウム
類の接続線22によって、いわゆる「複式ステッチ」技
術(Multiple 5titch Technik
 )で、一方ではゲート接続部17として機能する導体
面と、又他方では陰極接続部21として機能する導体面
と連結されている。ツェナーダイオード19は図示のよ
うに個別素子として陰極接続部21上に据付けられてい
る。接続用キャパシタンスとして機能するコンデンサ2
0(第5A図)も上記と同様であり、本例ではコンデン
サは配電の向上のため2個のコンデンサ20a及び20
bに区分されている。
第5A図乃至第5C図に例示した構成は以下に列挙する
利点を備えている。
−ON状態におけるMOSFET素子の内部抵抗により
FcTh部分素子への負帰還が小さい。
−個々の部分素子への電流分配が良好であれば、MOS
FET素子の五極管特性により電流制限がなされる。そ
の結果、誤接続に対しては抵抗値が高くなる。
一最大電流に対する上限がほとんど存在しないに等しい
カスケード回路の実現が可能。
−安価で市販のMOSFET素子を使用可能。
−組立てが簡単。
一電力損失が少ない。
一インダクタンスが少ない構造(迅速な開閉)−深くエ
ツチングした陽極(第4図)による局部的な厚さの減小
が可能。
一高負荷のFcTh−ゲート接触方法による制御エレク
トロニクスの保護。
総合すると本発明によって、出力が極めて高く、ひいて
は基板面積が大きい場合でも、陰極側の接触が確実に可
能であり、且つ別の掻めて好適な手段(深くエツチング
した陽極又はFcTh −MOSFET −カスケード
)との組合わせが可能であり、望ましい高出力半導体素
子を簡単な手段によって得ることができる。
【図面の簡単な説明】
第1A図は本発明にて使用する細かく区分された陰極側
の制御構造を有する高性能半導体素子の斜視図、 第1B図はGTOを使用した場合の第1A図に基づく素
子の層構造断面図、 第1C図はFcThの場合の上記と対応する層構造断面
図、 第2図は従来型の陰極側はんだ付接触を示す断面図、 第3図は本発明に基づくはんだ付接触方法の一例を示す
断面図、 第4図は基板の厚さを局部的に縮小した本発明に基づく
素子の好適な実施例を示す断面図、第5A図はFcTh
 −MOSFET−カスケードの回路図、第5B図は第
5A図に基づくカスケード回路を実現するため、MOS
FET素子を直接配設した本発明に基づく素子の制御ゾ
ーンを示す回路図、第5C図は本発明に基づく半導体素
子を備えた第5A図の回路のハイブリッド(混成)構成
の平面図である。 図中符号 1・・・陽極フィンガー、2・・・ゲート面、3・・・
陽極側、4・・・陰極接点、5・・・陰極層、6・・・
P−ベース層、7・・・ゲート接点、8・・・n−ベー
ス層、9・・・陽極層、10・・・陽極接点、ll・・
・ゲートゾーン、12・・・半導体基板、13.13a
、13b−・・陰極スタンピング、14a、14b・・
・エツチングみぞ、15・・・陽極接続部、16・・・
FcTh、17・・・ゲート接続部、18・・・MOS
FET、、19・・・ツェナダイオード、20.20a
、20b・・・コンデンサ、21・・・陰極接続部、2
2・・・接続線、23.23a1 ・・・・23k・・
・MOSFET素子、24・・・縁部接続線、25a、
25b・−・制<1ffゾーン、26・・・圧縮接点、
27・・・中間スタンピング。 Fig、IA

Claims (10)

    【特許請求の範囲】
  1. (1)(a)半導体基板12内の陽極と陰極との間で複
    数のドーピングされた層が配列されており、 (b)陰極側に複数の幅の狭い陰極フィンガー1が設け
    られており、 (c)この陰極フィンガーよりも深い位置に位置するゲ
    ート面2が設けられており、 (d)前記陰極フィンガー1およびこれを囲むゲート面
    2が面積の広い、段状の制御構造を形成している電力用
    半導体素子において、 (e)前記制御構造は、互い空間を空けて分けられてい
    るより小さい面積の複数の制御ゾーン25a、25bに
    区分されており、 (f)前記制御ゾーン25a、25bはそれぞれ陰極フ
    ィンガー1上に各自の陰極スタンピング13a、13b
    を有していることを特徴とする電力用半導体素子。
  2. (2)P型ドーピングされた陽極層9と、n型ベース層
    8と、P型ベース層6とn型ドーピングされた陰極層5
    とを備え、ゲートを介して遮断可能なサイリスタ(GT
    O=¥G¥ate¥T¥urn¥O¥ff)の構造を有
    することを特徴とする特許請求の範囲第(1)項記載の
    電力用半導体素子。
  3. (3)P型ドーピングされた陽極層9と、チャネル層と
    して作用するn型ベース層8とn型ドーピングされた陰
    極層5とを備え、フィールド制御サイリスタ(FCth
    =¥F¥ield¥Co¥ntrolled¥Th¥y
    ristor)の構造を有することを特徴とする特許請
    求の範囲第(1)項記載の電力用半導体素子。
  4. (4)制御構造は直径4mm以上の面を有し、且つ制御
    構造の個別制御ゾーン25a、25bへの区分は、10
    A以下の負荷容量の部分素子に区分されるように行なわ
    れることを特徴とする特許請求の範囲第(1)項記載の
    電力用半導体素子。
  5. (5)それぞれの制御ゾーン25a、25bは約3×3
    mm^2の面を有することを特徴とする特許請求の範囲
    第(3)項記載の電力用半導体素子。
  6. (6)陰極スタンピング13a、13bは制御ゾーン2
    5a、25bに配属された部分素子用の電気的負帰還)
    として機能する抵抗材料、とくにMoSiから成ること
    を特徴とする特許請求の範囲第(1)項記載の電力用半
    導体素子。
  7. (7)個々の制御ゾーン25a、25bの陰極スタンピ
    ング13a、13bは連結線又は共通の圧縮接点2bを
    介して相互に電気的に連結されていることを特徴とする
    特許請求の範囲第(1)項記載の電力用半導体素子。
  8. (8)陰極スタンピング13a、13bとして出力がよ
    り小さいMOSFET素子23、23a・・・・23k
    が個々の制御ゾーン25a、25bの陰極フィンガー1
    上に配設され、MOSFET素子23、23a、・・・
    ・23kの大きさは制御ゾーン25a、25bの大きさ
    と対応し且つ、MOSFET素子23、23a、・・・
    ・23kは制御ゾーン25a、25bにより形成された
    FcThの部分素子と共にサイリスターMOSFET−
    陰極を形成することを特徴とする特許請求の範囲第(3
    )項記載の電力用半導体素子。
  9. (9)素子の導通特性を向上するため、半導体基板12
    の厚さは局部的に制御ゾーン25a、25bに対して、
    半導体基板12の陰極側3に設けた深いエッチングみぞ
    14a、14bにより縮少されていることを特徴とする
    特許請求の範囲第(1)項記載の電力用半導体素子。
  10. (10)MOSFET素子23、23a、・・・・23
    kは個々の制御ゾーン25a、25bの陰極フィンガー
    1上に直接はんだ付されるか又は、はんだ付された、と
    くにCu、Mo又はWから成る中間スタンピング27上
    に貼付されることを特徴とする特許請求の範囲第(8)
    項記載の電力用半導体素子。
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