KR940001151B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도(a)-(c)는 종래의 제조공정도.
제2도(a)-(e)는 본 발명에 따른 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 산화막
13 : 도핑된 제1폴리실리콘 14 : 도핑된 제2폴리실리콘 측벽
15 : 게이트산화막 16 : 소오스 및 드레인영역
17 : 게이트 18 : 절연체
19 : 메탈
본 발명은 반도체 장치에 관한 것으로, 특히 소오스 및 드레인의 정션(Junctio n) 커패시터가 감소됨과 동시에 고집적화된 반도체 장치 및 그 제조방법에 관한 것이다.
종래의 반도체 장치는, 제1도(a)-(c)에 도시한 바와 같이 반도체 기판(1)상에 초기산화막(2), 질화막(3)을 이용하여 필드영역상에 필드산화막(4)을 형성한 다음(제 1도(a)), 질화막(3), 초기산화막(2)을 제거하고 액티브 영역상의 소정부분에 게이트 산화막(5), 폴리실리콘(6)을 도포한 후 소정의 불순물의 이온 주입으로 소오스 및 드레인 영역(7)을 형성한 다음(제1도(b)), BPSG와 같은 절연체(8)를 도포한 후 소오스 및 드레인영역에 콘택을 내고 메탈(9)을 증착시켜서 제조되었다.
그러나, 이와 같은 반도체 장치는 소오스 및 드레인영역의 정션면적이 크므로 커패시턴스의 영향이 크게되어 칩의 스피드가 감소되며, 소오스 및 드레인영역의 정션깊이가 깊어서 쇼트 채널 효과가 크게 되며, 소오스 및 드레인영역의 콘택이 들어갈만큼 커야 하기 때문에 집적도의 한계가 발생되는 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 소오스 및 드레인의 정션면적이 줄고 소오스 및 드레인영역의 콘택이 산화막위에 형성되어 고집적화된 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 상술한 반도체 장치를 제조하는 방법을 제공하는 것이다.
이하, 본 발명을 첨부도면에 의하여 상세히 설명한다.
제2도(a)-(e)는 본 발명에 따른 제조공정도로서, 우선 제2도(a)에 도시한 바와 같이 반도체 기판(11)상에 산화막(12), 도핑된 제1폴리실리콘(13)을 차례로 도포하고 액티브 영역상의 폴리실리콘(13)과 산화막(12)을 제거하여 반도체 기판(11)을 노출시킨다.
그호, 제2도(b)와 같이 전면에 도핑된 제2폴리실리콘을 도포하고 식각하여 산화막(12)과 제1폴리실리콘(13)의 측면에 제2폴리실리콘으로 된 측벽(14)을 형성시킨다. 이때, 반도체 기판(11)의 액티브영역도 소정의 양만큼 식각되게 된다.
그다음, 제2도(c)에 도시한 바와 같이 산화막(12)상에 연장되어 있는 제1폴리실리콘(13)에서 제2폴리실리콘 측벽(14)과 접해있는 반대편을 소정의 길이로 제한하고 전면에 게이트 산화막(15)을 성장시킨다. 이때, 폴리실리콘(13)(14)상에는 반도체 기판(11)의 표면보다 산화막(15)이 두껍게 형성되며 제2폴리실리콘 측벽(14)에 도핑된 불순물이 반도체 기판 하부로 침투되어 소오스 및 드레인영역(16)이 형성된다.
이후, 제2도(d)와 같이 전면에 게이트용 폴리실리콘을 도포하고 에치백하여 제2폴리실리콘 측벽(14)사이로 제한된 게이트(17)을 형성시킨 다음, 제2도(e)와 같이 BPSG와 같은 절연체(18)로 절연시키고 산화막(12)상의 제1폴리실리콘(13)에 콘택을 내고 메탈(19)로 연결시키면 본 발명에 따른 반도체 장치를 제조할 수 있게 된다.
이와 같이 제조된 본 발명에 따른 반도체 기판는 소오스 및 드레인의 정션면적이 줄어들게 되어 소오스 및 드레인의 정션커패시턴스가 감소하며 칩의 스피드 향상에 기여할 수 있으며, 소오스 및 드레인의 정션깊이가 얕으므로 쇼트채널 효과를 줄일 수 있으며, 또한 소오스 및 드레인의 콘택을 산화막위에서 형성시키기 때문에 레이아우트 면적을 줄일 수 있어 집적도 향상에 현저한 기여를 할 수 있는 이점이 있다.
Claims (3)
- 산화막으로 소자격리된 반도체 장치에 있어서, 상기 산화막상에서 소정의 길이만큼 연장된 도핑된 제1폴리실리콘과, 상기 제1폴리실리콘과 연결되며 상기 산화막의 측면에 마련된 도핑된 제2폴리실리콘 측벽과, 상기 제2폴리실리콘 측벽의 하부에 형성된 소오스 및 드레인영역과, 상기 제2폴리실리콘 측벽사이의 범위로 제한된 게이트와, 상기 제1폴리실리콘상에 연결된 금속층으로 구성된 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 소오스 및 드레인영역은 상기 제2폴리실리콘 측벽에 도핑된 불순물의 침투로 형성된 것을 특징으로 하는 반도체 장치.
- 반도체 기판상에 산화막, 도핑된 제1폴리실리콘을 도포하고 액티브 영역의 상기 반도체 기판을 노출시키는 공정과, 측면에 도핑된 제2폴리실리콘으로 된 측벽을 형성시키는 공정과, 상기 측벽의 반대편의 상기 제1폴리실리콘을 소정의 길이로 제한하고 전면에 게이트 산화막을 성장시키면서 상기 측벽에 도핑된 불순물에 의해 상기 측벽하부에 소오스 및 드레인 영역을 형성시키는 공정과, 상기 측벽으로 제한된 게이트를 형성하는 공정과, 절연체로 절연시키고 상기 제1폴리실리콘에 콘택을 낸 후 메탈로 연결시키는 공정으로 이루어진 반도체 장치의 제조방법.
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1991
- 1991-04-12 KR KR1019910005916A patent/KR940001151B1/ko not_active IP Right Cessation
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| KR920020674A (ko) | 1992-11-21 |
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