KR100341657B1 - 비휘발성 반도체 메모리 장치 및 그의 제조방법 - Google Patents
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Abstract
터널 산화막 (120), 제 1 폴리실리콘층 (164), 폴리-폴리 절연막 (132) 및 제 2 폴리실리콘층 (166) 이 메모리셀 영역에서 반도체 기판상에 형성된다. 그 후, 2 개의 포토레지스트 (168-S 와 168-M) 을 마스크로 하여, 이들 막에 대해 패터닝이 실시되며, 포토레지스트 (168-S) 에 따라 형성된 이들 막의 적층체가 선택 트랜지스터 (S) 의 게이트 전극으로 되고, 포토레지스트 (168-M) 에 따라 형성된 이들 막의 적층체가 메모리 트랜지스터 (M) 의 게이트 전극으로 된다.
Description
본 발명은 비휘발성 반도체 메모리 장치 및 그의 제조방법, 비휘발성 반도체 메모리 장치가 내장된 마이크로컴퓨터 및 그의 제조방법에 관한 것으로, 보다 상세하게는 마이크로컴퓨터의 제조 프로세스와의 상보성이 우수한 비휘발성 반도체 메모리 장치 및 그의 제조방법에 관한 것이다.
최근, 비휘발성 메모리이면서 고집적화 (대용량화) 에 적합한 반도체 메모리로서, 플래시 메모리가 크게 주목되고 있다. 플래시 메모리의 메모리셀은 기본적으로 플로팅 게이트를 갖는 메모리셀 트랜지스터 하나로 형성되고, 플로팅 게이트에 전하가 축적됨으로써 메모리셀 트랜지스터의 문턱치가 변화되고, 이것에 의해 정보가 비휘발성으로 저장된다. 이와 같이, 플래시 메모리에서는, 메모리셀이 기본적으로 메모리셀 트랜지스터 하나만으로 형성되므로, 하나의 메모리셀에 의해 점유되는 면적이 작다. 이것이 플래시 메모리가 고집적화에 적당한 주된 이유이다. 그러나, 메모리셀 트랜지스터가 플래시 메모리내에 하나의 트랜지스터로 형성되어 있기 때문에, 메모리셀 트랜지스터의 문턱값을 고정밀도로 조정할 필요가 있다. 즉, 일반적으로 플래시 메모리에서, 각 메모리셀은 선택 트랜지스터를 갖지 않으며, 각각의 메모리셀은 자신이 선택되어 있는가 여부를 자기의 문턱전압으로 판단할 필요가 있기 때문에, 저장되어야 할 정보에 따라 문턱값을 높은 값으로 또는 낮은 값으로 단순히 설정하는 것으로는 불충분하다. 예를 들어, 메모리셀에 하나의 논리 레벨을 저장 (데이터 기입) 하는 경우에, 메모리셀 트랜지스터의 문턱전압은, 선택시의 게이트 전압 이상의 전압으로 설정되어야 하고, 다른 논리 레벨을 메모리셀에 저장 (데이터 소거) 하는 경우에, 메모리셀 트랜지스터의 문턱전압은 선택시의 게이트 전압 이하이고 비선택시의 게이트 전압 이상으로 설정되어야 한다.
따라서, 데이터 기입시에는 문턱값을 고정밀도로 조정할 필요가 없지만, 데이터의 소거시에는 메모리셀 트랜지스터의 문턱전압을 상기 범위로 수렴시키기 위해 고정밀도로 문턱값을 제어할 필요가 있다. 데이터 소거시의 문턱전압이 과도하게 낮아져서, 비선택시의 게이트 전압 이하로 된다고 가정하면, 선택시에도 비선택시에도, 메모리셀 트랜지스터는 항상 도통상태로 되어 판독불능으로 되어 버린다. 즉, 소위 '과소거(overerase)' 가 발생된다. 플래시 메모리는 블럭 단위로 일괄소거되는 것을 특징으로 하지만, 각 블럭에 포함되는 다수의 메모리셀은 그의 소거 특성이 균일하지 않기 때문에, 일괄적으로 소거되는 다수의 메모리셀의 소거시 문턱 전압을 상기 범위로 수렴시키는 것은 많은 어려움이 있다.
상술된 과소거의 문제점을 방지하기 위한 다양한 방법이 제안되었다. 그 중 하나로 스플리트 게이트형 트랜지스터를 사용하는 방법이 있다. 상기 스플리트 게이트형 트랜지스터는, 소위, 선택 트랜지스터가 메모리셀 트랜지스터와 일체화되어 있는 메모리셀 구조를 갖는다. 이러한 메모리셀 구조를 사용함으로써, 메모리셀 트랜지스터가 과소거 상태로 되어도, 선택 트랜지스터가 비선택시에 메모리셀의 비도통 상태를 확보한다. 이것에 의해, 소거시에 메모리 트랜지스터의 문턱전압을 상기 범위로 수렴시킬 필요가 없어지고, 따라서 소거동작이 용이하게 된다.
상기 스플리트 게이트형 메모리셀은, 그러나, 그의 제조공정이 복잡하다는 문제점을 갖는다. 특히, 마이크로컴퓨터 등과 동일한 반도체 기판상에 상기 스플리트 게이트형 메모리셀을 집적하는 경우에, 마이크로컴퓨터 등의 제조 프로세스와 현저하게 다른 제조 프로세스를 필요로 하기 때문에, 프로세스상의 어려움이 발생된다.
다른 한편으로, 일본 특개평 7-297304 호 공보에는, 메모리셀이 스플리트 게이트형 트랜지스터로 형성되지 않고, 분리 트랜지스터와 메모리 트랜지스터의 2 개의 트랜지스터로 형성되어 제조 프로세스가 용이하게 되는 기술이 기재되어 있다. 그러나, 이러한 기술에 따르면, 1 개의 메모리셀에 의해 점유되는 면적이 현저하게 증가된다. 이러한 양태를 도 26 내지 도 30 을 참조하여 설명한다.
도 26 내지 도 30 은 일본 특개평 7-297304호 공보에 개시된 기술에 따른 비휘발성 반도체 메모리 장치에 대한 제조 프로세스를 나타내는 도면이다.
먼저, 도 26 에 도시된 바와 같이, 터널 산화막 (12) 과 제 1 폴리실리콘층 (14) 이 반도체 기판 (10) 상에 형성되어 포토레지스트 (16) 가 형성된다. 이어서, 도 27 에 도시된 바와 같이, 제 1 폴리실리콘층 (14) 이 포토레지스트 (16) 를 마스크로 하여 선택적으로 플라즈마 에칭되어 선택 트랜지스터 (S) 의 게이트 전극 (20) 및 메모리 트랜지스터 (M) 의 플로팅 게이트 전극 (22) 이 동시에 형성된다. 이어서, 포토레지스트 (16) 와 게이트 전극 (20, 22) 을 마스크로 하여 이온주입이 실시되어, 선택 트랜지스터 (S) 의 소스 확산층 (18), 메모리 트랜지스터 (M) 의 소스 확산층이고 또한 선택 트랜지스터 (S) 의 드레인 확산층인 확산층 (24), 및 메모리 트랜지스터 (M) 의 드레인 확산층 (26) 이 자기정렬로 형성된다.
다음으로, 도 28 에 도시된 바와 같이, 포토레지스트 (16) 가 분리된 후, 폴리-폴리 절연막 (ONO 막) (28) 이 형성되고, 그 위에 제 2 폴리실리콘막 (30) 이 형성된다. 이어서, 도시되지 않은 포토레지스트가 형성되고, 플라즈마 에칭이 포토레지스트를 마스크로 하여 실시되어, 도 29 에 도시된 바와 같이, 메모리 트랜지스터 (M) 의 플로팅 게이트 전극 (22) 상에 제 2 폴리실리콘층을 남기고 메모리 트랜지스터 (M) 의 제어 게이트 전극 (32) 이 형성된다. 그리고, 드레인 콘택 (36) 이 메모리 트랜지스터 (M) 의 드레인 확산층에 형성된다. 도 29 에서, 드레인 콘택 (36) 은 편의상 그것의 일 벽면만이 도시되어 있다.
도 30 은 이렇게 제조된 메모리셀의 평면도이고, 도 29 는 도 30 의 A-A' 라인을 따라 절취된 단면도이다.
이 방법에 따르면, 메모리셀의 제조 프로세스는 비교적 간단하게 되지만, 메모리 트랜지스터 (M) 과 선택 트랜지스터 (S) 사이의 간격은, 메모리 트래지스터 (M) 의 플로팅 게이트 전극 (22) 및 선택 트랜지스터 (S) 의 게이트 전극 (20) 에 대한 패터닝 공정 (도 27 참조) 과 메모리 트랜지스터 (M) 의 제어 게이트 전극 (32) 에 대한 패터닝 공정 (도 29 참조) 을 위해 크게 될 필요가 있다. 즉, 제 2 폴리실리콘층 (30) 의 막 두께가 0.15 ㎛ 라고 가정할 때, 제 2 폴리실리콘층 (30) 의 에지로 되어야 할 부분이 패터닝시에 평탄하게 되어야 하는 것을 고려하면, 양쪽 트랜지스터 사이의 게이트 간격은 약 0.6 ㎛ 일 필요가 있다. 또한,불규칙한 스티치 (stitch) 에 대한 마진 (일측에 약 0.1 ㎛) 이 주어지면, 약 0.8 ㎛ 이나 큰 간격이 필요하게 된다. 유사하게, 메모리 트랜지스터의 플로팅 게이트 전극 (22) 과 드레인 콘택 (36) 사이에도 큰 간격이 필요하게 된다. 그러므로, 이 방법은 고집적화에 적당하지 않고, 마이크로컴퓨터와의 혼재 (混載; mixed loading) 를 실시하는 경우에도, 최신의 CMOS 논리 프로세스에서 사용되는 미세가공기술이 유효하게 활용될 수 없다.
또한, 제 2 폴리실리콘층의 패터닝 잔유물 (34) 이 선택 트랜지스터 (S) 의 게이트 전극 측면에 생길 염려가 있다. 잔유물 (34) 과 제어 게이트 전극 (32) 이 단락되어 있는 경우에는, 메모리셀의 소거시에, 선택 트랜지스터 (S) 의 게이트 전극 (20) 과 잔유물 (34) 사이에 국부적으로 커다란 전위차가 발생되고, 이것이 폴리-폴리 절연막 (28) 을 파괴할 가능성이 있다. 단락이 회피되는 경우에도, 제조 프로세스 도중에, 잔유물 (34) 이 분리되어 오염이 초래될 가능성이 있다.
따라서, 본 발명의 목적은, 제조 프로세스가 용이하고 고집적화에 적합한 비휘발성 반도체 메모리 장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 제조 프로세스가 용이하고 고집적화에 적합하며, 또한 메모리 트랜지스터가 과소거(過消去)된 경우에도, 비선택시에 비도통 상태가 확보되는 비휘발성 반도체 메모리 장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은, 제조 프로세스가 용이하고 고집적화에 적합한 비휘발성 반도체 메모리 장치가 내장된 마이크로컴퓨터 및 그의 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은, 마이크로컴퓨터의 제조 프로세스와의 호환성이 우수한 비휘발성 반도체 메모리 장치가 내장된 마이크로컴퓨터 및 그의 제조방법을 제공하는 것이다.
도 1 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치의 메모리셀 구조를 나타내는 평면도;
도 2a 내지 2c 는 도 1 의 A-A', B-B' 및 C-C' 라인을 따라 각각 절취한 단면도;
도 3 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치의 개략 회로도;
도 4 는 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치의 메모리셀 (100) 에 대해 기입, 소거 및 판독을 행하는 경우에 각 전극에 인가되는 전압을 나타내는 다이어그램;
도 5 는 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치의 backing part (138) 를 나타내는 평면도;
도 6a 와 6b 는 도 5 의 A-A' 과 B-B' 라인을 따라 각각 절취한 단면도;
도 7 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 8 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 9a 내지 9c 는 도 8 의 A-A', B-B' 및 C-C' 라인을 따라 각각 절취한 단면도;
도 10 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 11 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 12 는 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 13 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 14 는 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 15 는 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 16a 내지 16c 는 도 15 의 A-A', B-B' 및 C-C' 라인을 따라 각각 절취한 단면도;
도 17 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 18 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 19 는 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 20 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 21 은 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 22 는 본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 23 은 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 24 는 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 25 는 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 일부 공정도;
도 26 은 비휘발성 반도체 메모리 장치를 제조하는 종래의 방법을 나타내는 일부 공정도;
도 27 은 비휘발성 반도체 메모리 장치를 제조하는 종래의 방법을 나타내는 일부 공정도;
도 28 은 비휘발성 반도체 메모리 장치를 제조하는 종래의 방법을 나타내는일부 공정도;
도 29 는 비휘발성 반도체 메모리 장치를 제조하는 종래의 방법을 나타내는 일부 공정도; 및
도 30 은 종래의 비휘발성 반도체 메모리 장치의 구조를 나타내는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 메모리셀 102 : 반도체 기판
104 : N 웰 106, 162 : P 웰
108 : 드레인 영역 110, 112 : 소스 영역
114, 116, 118, 184, 196, 198 : 티탄 실리사이드층
120 : 터널 산화막 124 : 선택 게이트 전극
126 : 제 2 게이트 전극 128 : 플로팅 게이트 전극
130 : 제어 게이트 전극 132 : 폴리-폴리 절연막
136, 174 : 텅스텐 실리사이드층 138 : 뒷받침부
140, 154, 156 : 콘택홀 142, 190 : 알루미늄 배선층
146 : 필드 산화막 148, 186 : 층간절연막
150 : 게이트 산화막 164 : 제 1 폴리실리콘층
152, 168, 170, 182, 192 : 포토레지스트
본 발명에 따른 비휘발성 반도체 메모리 장치는, 반도체 기판에 형성된 제 1, 제 2 및 제 3 불순물 확산영역; 상기 제 1 및 제 2 불순물 확산영역 사이의 상기 반도체 기판상에 형성된 제 1 게이트 절연막; 상기 제 2 및 제 3 불순물 확산영역 사이의 상기 반도체 기판상에 형성된 제 2 게이트 절연막; 상기 제 1 게이트 절연막상에 형성된 플로팅 게이트 전극; 상기 제 2 게이트 절연막상에 형성된 선택 게이트 전극; 상기 플로팅 게이트 전극상에 형성된 제 3 게이트 절연막; 상기 선택 게이트 전극상에 형성된 제 4 게이트 절연막; 상기 제 3 게이트 절연막상에 형성된 제어 게이트 전극; 및 상기 제 4 게이트 절연막상에 형성된 부가 게이트 전극을 구비한다.
또한, 본 발명에 따른 비휘발성 반도체 메모리 장치는, 플로팅 게이트 전극이 일 방향으로 단속적으로 연장되는 플로팅 게이트 전극 패턴; 상기 플로팅 게이트 전극 패턴상에 형성된 제 1 폴리-폴리 절연막이 상기 일 방향으로 연속적으로 연장되는 제 1 폴리-폴리 절연막 패턴; 상기 제 1 폴리-폴리 절연막 패턴상에 형성된 제어 게이트 전극이 상기 일 방향으로 연속적으로 연장되는 제어 게이트 전극 패턴; 상기 플로팅 게이트 전극 패턴에 인접하게 형성된 선택 게이트 전극이 상기 일 방향으로 연속적으로 연장되는 선택 게이트 전극 패턴; 상기 선택 게이트 전극패턴상에 형성된 제 2 폴리-폴리 절연막이 상기 일 방향으로 연속적으로 연장되는 제 2 폴리-폴리 절연막 패턴; 및 상기 제 2 폴리-폴리 절연막 패턴상에 형성된 부가 게이트 전극 패턴이 상기 일 방향으로 연속적으로 연장되는 부가 게이트 전극 패턴을 구비하며, 메모리 트래지스터의 게이트는 상기 각각의 플로팅 게이트 전극과 상기 각각의 플로팅 게이트 전극상에 존재하는 제어 게이트 전극으로 형성되고, 선택 트랜지스터의 게이트는 상기 각각의 플로팅 게이트 전극에 인접하는 부분의 선택 게이트 전극과 상기 선택 게이트 전극상에 존재하는 상기 부가 게이트 전극으로 형성된다.
또한, 본 발명에 따른 마이크로컴퓨터는 이러한 비휘발성 반도체 메모리 장치를 내장한다.
또한, 본 발명에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법은, 반도체 기판상에 터널 산화막을 형성하는 공정; 상기 터널 산화막상에 제 1 폴리실리콘층을 형성하는 공정; 상기 제 1 폴리실리콘층상에 폴리-폴리 절연막을 형성하는 공정; 상기 폴리-폴리 절연막상에 제 2 폴리실리콘층을 형성하는 공정; 상기 제 2 폴리실리콘층상에 제 1 및 제 2 포토레지스트를 형성하는 공정; 상기 제 1 및 제 2 포토레지스트를 마스크로 하여, 상기 제 2 폴리실리콘층, 상기 폴리-폴리 절연막 및 상기 제 1 폴리실리콘층을 패터닝하여 제 1 및 제 2 적층체를 형성하는 공정; 및 상기 제 1 및 제 2 적층체를 마스크로 하여 상기 반도체 기판에 이온주입을 실시하는 공정을 구비하며, 상기 제 1 적층체는 메모리 트랜지스터의 게이트 전극으로 되고, 상기 제 2 적층체는 선택 트랜지스터의 게이트 전극으로 된다.
또한, 본 발명에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법은, 반도체 기판상에 필드 산화막을 선택적으로 형성하는 공정; 상기 필드 산화막이 형성되지 않은 상기 반도체 기판상에 터널 산화막을 형성하는 공정; 상기 필드 산화막과 상기 터널 산화막상에 제 1 폴리실리콘층을 형성하는 공정; 상기 제 1 폴리실리콘층상에 폴리-폴리 절연막을 형성하는 공정; 상기 폴리-폴리 절연막상에 제 2 폴리실리콘층을 형성하는 공정; 상기 제 2 폴리실리콘층상에 제 1 및 제 2 포토레지스트를 형성하는 공정; 상기 제 1 및 제 2 포토레지스트를 마스크로 하여, 상기 제 2 폴리실리콘층, 상기 폴리-폴리 절연막 및 상기 제 1 폴리실리콘층을 패터닝하여 상기 필드 산화막 및 상기 터널 산화막상에 걸쳐서 연장되는 제 1 및 제 2 적층체를 형성하는 공정; 상기 제 2 적층체 중 상기 필드 산화막상에 존재하는 부분의 적어도 일부분에서, 상기 제 2 폴리실리콘층 및 상기 폴리-폴리 절연막을 제거하여 상기 제 1 폴리실리콘층을 노출시키는 공정; 층간절연막을 형성하는 공정; 상기 제 1 적층체 중 상기 필드 산화막상에 존재하는 부분에서 상기 제 2 폴리실리콘층의 적어도 일부를 노출시키는 제 1 콘택홀을 상기 층간절연막에 형성하는 공정; 상기 제 2 적층체 중 상기 필드산화막상에 존재하는 상기 부분에서 노출된 상기 제 1 폴리실리콘층을 노출시키는 제 2 콘택홀을 상기 층간절연막에 형성하는 공정; 상기 제 1 콘택홀을 통해 상기 제 1 적층체의 상기 제 2 폴리실리콘층에 전기적으로 접속되는 제 1 금속배선을 형성하는 공정; 및 상기 제 2 콘택홀을 통해 상기 제 2 적층체의 상기 제 1 폴리실리콘층에 전기적으로 접속되는 제 2 금속배선을 형성하는 공정을 구비한다.
또한, 본 발명에 따른 비휘발성 반도체 메모리 장치를 내장한 마이크로컴퓨터를 제조하는 방법은, 메모리셀 영역에서 반도체 기판상에 터널 산화막, 제 1 폴리실리콘층 및 폴리-폴리 절연막을 형성하는 공정; 마이크로컴퓨터가 형성되어야 할 논리영역에서 반도체 기판상에 게이트 산화막을 형성하는 공정; 상기 폴리-폴리 절연막상 및 상기 게이트 산화막상에 제 2 폴리실리콘층을 형성하는 공정; 상기 메모리셀 영역에서 상기 제 2 폴리실리콘층의 일부를 각각 피복하는 제 1 및 제 2 포토레지스트 및 상기 논리영역에서 상기 제 2 폴리실리콘층의 전체 표면을 피복하는 제 3 포토레지스트를 형성하는 공정; 상기 제 1, 제 2 및 제 3 포토레지스트를 마스크로 하여, 상기 제 2 폴리실리콘층, 상기 폴리-폴리 절연막 및 상기 제 1 폴리실리콘층을 패터닝하여 상기 메모리셀 영역에서 제 1 및 제 2 적층체를 형성하는 공정; 상기 제 1 및 제 2 적층체를 마스크로 하여 상기 반도체 기판에 이온주입을 실시하여 상기 메모리셀 영역에서 상기 반도체 기판에 불순물 확산영역을 형성하는 공정; 상기 논리영역에서 상기 제 2 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 공정; 및 상기 게이트 전극을 마스크로 하여 상기 반도체 기판에 이온주입을 실시하여 상기 논리영역에서 상기 반도체 기판에 불순물 확산영역을 형성하는 공정을 구비한다.
본 발명의 일실시예에 따른 비휘발성 반도체 메모리 장치의 구조를 먼저 설명한다. 본 실시예에서는, 마이크로컴퓨터에 내장되는 비휘발성 반도체 메모리 장치를 설명한다. 본 발명의 비휘발성 반도체 메모리 장치는 마이크로컴퓨터에 내장되는 메모리 장치로 한정되지 않고, 다른 논리 LSI 에 내장되어도 좋고, 마이크로컴퓨터에 내장되지 않는 단일체의 비휘발성 반도체메모리 장치이어도 좋다.
본 실시예에 따른 비휘발성 반도체 메모리 장치의 메모리셀 구조가 도 1 과 2 에 도시되어 있다. 도 1 은 메모리셀 구조의 평면도이고, 도 2a 는 도 1 의 A-A' 라인을 따라 절취한 단면도이고, 도 2b 는 도 1 의 B-B' 라인을 따라 절취한 단면도이고, 도 2c 는 도 1 의 C-C' 라인을 따라 절취한 단면도이다.
도 2a 에 도시된 바와 같이, 본 실시예에 따른 비휘발성 반도체 메모리 장치의 메모리셀 (100) 은 메모리 트랜지스터 (M) 와 선택 트랜지스터 (S) 로 이루어지는 2 개의 트랜지스터 구조이고, 상기 메모리 트랜지스터 (M) 와 선택 트랜지스터 (S) 는 실질적으로 동일한 구조를 갖는다. 즉, 메모리 트랜지스터 (M) 와 선택 트랜지스터 (S) 가 드레인 배선 (142) 와 소스 배선 (112) 사이에 직렬로 접속되며, 메모리 트랜지스터 (M) 는 플로팅 게이트 전극 (128) 과 제어 게이트 전극 (130) 으로 이루어지는 2 층 게이트 구조를 갖고, 선택 트랜지스터 (S) 도 또한 제 1 게이트 전극 (선택 게이트 전극) (124) 과 제 2 게이트 전극 (부가 게이트 전극)(126) 으로 이루어지는 2 층 게이트 구조를 갖는다. 이와 같이 메모리 트랜지스터 (M) 와 선택 트랜지스터 (S) 가 실질적으로 동일한 구조를 갖는 이점은 후술된다.
메모리셀 (100) 은 도 1 에서의 지면의 수직방향으로 연속적으로 형성되어 있으며, 예를 들어, 32 개의 메모리셀이 연속적으로 형성되어 있다. 따라서, 도 2b 에 도시된 바와 같이, 선택 트랜지스터 (S) 의 제 1 게이트 전극 (선택 게이트 전극)(124) 과 제 2 게이트 전극 (126) 이 도 1 에서의 지면의 수직방향으로 끊임없이 연속적으로 형성되어 있다. 또한, 도 2c 에 도시된 바와 같이, 메모리 트랜지스터 (M) 의 제어 게이트 전극 (130) 이 또한 도 1 에서의 지면의 수직방향으로 끊임없이 연속적으로 형성되어 있지만, 플로팅 게이트 전극 (128) 은 분리 패턴 (144) 에 의해 각각의 셀 (100) 마다 분리되어 있다. 따라서, 메모리 트랜지스터 (M) 에 대해서는, 플로팅 게이트 전극 (128) 은 각 메모리셀마다 독립이고, 제어 게이트 전극 (130) 은 연속적으로 형성되어 각 메모리셀에 공통으로 된다.
도 1 및 2 에 도시된 메모리셀 (100) 의 구조를 보다 상세하게 설명한다. 메모리 트랜지스터 (M) 은, 드레인 영역 (108), 소스 영역 (110) (이 영역은 또한 선택 트랜지스터 (S) 의 드레인 영역으로서도 기능한다), 플로팅 게이트 전극 (128) 및 제어 게이트 전극 (130) 으로 이루어진다. 티탄 실리사이드 (TiSi) 층 (114) 이 드레인 영역 (108) 의 표면상에 형성되어 있고, 티탄 실리사이드 (TiSi) 층 (116) 이 소스 영역 (110) 의 표면상에 형성되어 저항이 저감되고 있다. 플로팅 게이트 전극 (128) 이 터널 산화막 (120) 을 통해 P-웰 (106) 상에 형성되어 있고, 제어 게이트 전극 (130) 이 폴리-폴리 절연막 (132) 을 통해 플로팅 게이트 전극 (128) 상에 형성되어 있다. 또한, 텅스텐 실리사이드 (WSi) 층 (136) 이 제어 게이트 전극 (130) 의 상면에 형성되어 저항이 저감되고 있다.
유사하게, 선택 트랜지스터 (S) 는, 드레인 영역 (110)(이 영역은 또한 메모리 트랜지스터 (M) 의 소스 영역으로서도 기능한다), 소스 영역 (112), 제 1 게이트 전극 (선택 게이트 전극)(124), 및 제 2 게이트 전극 (126) 으로 이루어진다. 티탄 실리사이드 (TiSi) 층 (118) 이 소스 영역 (112) 의 표면상에 형성되어 저항이 저감되고 있다. 선택 게이트 전극 (124) 이 터널 산화막 (120) 을 통해 P-웰 (106) 상에 형성되어 있고, 제 2 게이트 전극 (126) 이 폴리-폴리 절연막 (132) 을 통해 선택 게이트 전극 (124) 상에 형성되어 있다. 텅스텐 실리사이드 (WSi) 층 (136) 이 제 2 게이트 전극 (126) 의 상면에 형성되어 저항이 저감되고 있다.
도 2a 에 도시된 바와 같이, 메모리셀 (100) 은 그 전체가 층간절연막 (148) 으로 피복되어 있고, 메모리셀 (100) 의 드레인 영역 (108) 은, 층간절연막 (148) 에 형성된 콘택홀 (140) 을 통해 알루미늄 배선층 (142) 으로 인출되어 있다.
도 3 은 각 메모리셀 (100) 간의 접속관계를 나타내는 회로도이다. 메모리셀 (100) 을 구성하는 2 개의 트랜지스터 중, 메모리 트랜지스터 (M) 에 대해서는, 제어 게이트 전극 (130), 즉, 상층의 게이트 전극에 배선이 접속되어 있고, 선택 트랜지스터 (S) 에 대해서는, 선택 게이트 (124), 즉, 하층의 게이트 전극에 배선이 접속되어 있다.
도 3 에 도시된 메모리셀 (100) 의 우측에 배열된 각 메모리셀, 즉, 제어 게이트 (130) 및 선택 게이트 (124) 를 메모리셀 (100) 과 공유하는 각 메모리셀은 상술된 도 1 에서의 지면의 수직방향으로 연속적으로 형성된 메모리셀들에 대응한다.
도 4 는 메모리셀 (100) 에 대해 '기입', '소거' 및 '판독' 의 각 동작을 실시하는 경우에 각 전극에 인가되는 전압을 나타낸다.
도 5 는 도 1 에서 지면의 수직방향의 연장선상에 존재하는 뒷받침부(backing part; 138) 를 나타내는 평면도이다. 이와 같은 뒷받침부 (138) 는, 예를 들어, 상술된 예와 같이, 32 개의 메모리셀 (100) 이 연속적으로 형성되어 있는 것으로 가정하면, 32 개의 메모리셀 (100) 의 간격으로 출현하여 상기 메모리셀 (100) 의 제어 게이트 전극 (130) 및 선택 게이트 전극 (124) 을 상층 배선에 접속시킨다. 즉, 일렬로 다수개 형성된 32 개의 메모리셀 (100) 의 간격으로 상기 뒷받침부가 형성되고, 그럼으로써 다수개의 메모리셀 (100) 의 제어 게이트 전극 (130) 및 선택 게이트 전극 (124) 을 뒷받침한다. 뒷받침부 (138) 의 삽입간격은 32 개의 메모리셀로 한정되지 않지만, 제어 게이트 전극 (130) 과 선택 게이트 전극 (124) 의 배선지연과 뒷받침부 (138) 를 삽입함으로써 발생된 칩면적의 증대의 균형에 따라 결정되면 좋다. 따라서, 배선지연을 한층 저감할 필요가 있는 경우에는, 뒷받침부를 16 개의 메모리셀 간격으로 삽입하는 것으로 충분하다. 반면, 배선지연의 저감보다 칩면적의 삭감을 중시하는 경우에는, 뒷받침부를 64 개의 메모리셀 간격으로 삽입하는 것으로 충분하다.
도 6a 와 6b 는 도 5 에 나타낸 뒷받침부 (138) 의 A-A' 라인과 B-B' 라인을 따라 각각 절취한 단면도이다. 도 6a 는 선택 게이트 전극 (124) 의 뒷받침 콘택부를 나타내고, 도 6b 는 제어 게이트 전극 (130) 의 뒷받침 콘택부를 나타낸다.
도 6a 에 도시된 바와 같이, 선택 게이트 전극 (124) 의 뒷받침을 위해, 플로팅 게이트 전극 (128) 및 제어 게이트 전극 (130) 의 커트라인에서, 선택 게이트 전극 (124) 은 필드 산화막 (146) 상에 연장되어 있고 상기 필드 산화막의 표면상의 티탄 실리사이드 (TiSi) 층 (162) 상에서 콘택홀 (154) 을 통해 상층의 뒷받침알루미늄 배선 (158) 에 접속되어 있다. 선택 게이트 전극 (124) 의 뒷받침 알루미늄 배선 (158) 은, 도 5 및 도 6a 에 도시된 바와 같이, 선택 게이트 전극 (124) 과 제 2 게이트 전극 (126) 을 따라 층간절연막 (148) 상에 형성되어 있다. 즉, 도 5 에 도시된 평면도에서는, 선택 게이트 전극 (124), 제 2 게이트 전극 (126) 및 뒷받침 알루미늄 배선 (158) 이 중첩되어 있다.
다른 한편으로, 도 6b 에 도시된 바와 같이, 제어 게이트 전극 (130) 을 뒷받침하기 위해, 층간절연막 (148) 에서는, 콘택홀 (156) 이 플로팅 게이트 전극 (128) 및 제어 게이트 전극 (130) 의 종단부 근방에서 개방되어 있고, 제어 게이트 전극이 콘택홀 (156) 을 통해 상층의 뒷받침 알루미늄 배선 (160) 에 접속되어 있다. 도시되지 않았지만, 도 5 에 나타낸 지면 상측의 콘택홀 (156) 을 통해 접속되어 있는 뒷받침 알루미늄 배선 (160) 과 지면 하측의 콘택홀 (156) 을 통해 접속되어 있는 뒷받침 알루미늄 배선 (160) 은 추가로 상층의 알루미늄 배선을 통해 서로 접속되어 있다.
이러한 구조를 갖는 비휘발성 반도체 메모리 장치의 이점은 제조방법에 대한 다음의 설명에 의해 명확하게 된다.
도 7 내지 도 22 는 본 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 나타내는 공정도이고, 도면을 참조하여 본 실시예에 따른 비휘발성 반도체 메모리 장치의 제조방법을 설명한다.
먼저, 필드 산화막 (146) 이 주지의 기술에 의해 반도체 기판상에 형성되고, 메모리셀 영역의 N-웰 (104) 및 P-웰 (106) 이 불순물 확산법 또는 이온주입법에의해 형성되고, 논리영역 (마이크로컴퓨터가 형성되는 영역) 의 P-웰 (162) 이 형성된다.
다음으로, 터널 산화막 (120) 이 필드 산화막 (146) 으로 피복되지 않은 영역에 형성되고, 이어서, 제 1 폴리실리콘층 (164) 이 전체 표면에 형성된다. 그 후, 포토레지스트가 전체 표면에 도포되고, 주지의 포토리소그래피법에 의해 도 7 에 도시된 소정의 포토레지스트 패턴 (152) 이 형성된다.
다음으로, 포토레지스트 (152) 를 마스크로 하여, 제 1 폴리실리콘층 (164) 에 대해 플라즈마 에칭이 실시되어 포토레지스트 (152) 로 피복되지 않은 영역에서의 제 1 폴리실리콘층 (164) 이 제거된다. 이 경우에, 포토레지스트 (152) 로 피복되지 않은 영역은 논리영역의 전체 표면과 메모리셀 영역중 분리패턴 (144) 으로 되는 부분이다.
이러한 패터닝이 완료되면, 포토레지스트 (152) 가 제거된다. 도 8 은 이러한 패터닝이 실시된 메모리셀 영역의 평면도이다. 도 9a 는 도 8 의 A-A' 라인을 따라 절취된 단면도이고, 도 9b 는 도 8 의 B-B' 라인을 따라 절취된 단면도이고, 도 9c 는 도 8 의 C-C' 라인을 따라 절취된 단면도이다. 도 9a 에서 명백한 바와 같이, 이러한 패터닝에 의해, 논리영역의 전체 표면이 개구된다. 다른 한편으로, 도 8 및 도 9c 에서 명백한 바와 같이, 메모리셀 영역에서는, 분리패턴 (144) 으로 되는 부분만 개구된다. 상술된 바와 같이, 분리패턴 (144) 은 각각의 메모리셀의 플로팅 게이트 전극 (128) 을 분할하기 위한 슬릿이다.
다음으로, 도 10 에 도시된 바와 같이, 폴리-폴리 절연막 (132) 이 전체 표면에 형성된다. 상기 폴리-폴리 절연막으로서는 ONO 막 등이 바람직하다.
다음으로, 도 11 에 도시된 바와 같이, 주지의 포토리소그래피 기술에 의해 패터닝이 실시되어 논리영역에서의 폴리-폴리 절연막 (132) 및 터널 산화막 (120) 이 제거된다. 이와 같이, 도 11 에 도시된 바와 같이, 논리영역에서, P-웰 (162) 이 다시 노출된다. 이와 같이 논리영역에서의 P-웰 (162) 이 노출된 후, 이어서 도 12 에 도시된 바와 같이, 게이트 산화막 (150) 이 열산화공정에 의해 P-웰 (162) 상에서 논리영역에 형성된다.
다음으로, 도 13 에 도시된 바와 같이, 제 2 폴리실리콘층 (166) 이 전체 표면상에 형성되고, 또한 텅스텐 실리사이드 (WSi) 층 (136) 이 스퍼터링에 의해 전체 표면상에 형성된다.
지금까지의 공정에 의해, 메모리셀 영역과 논리영역의 하지(bed) 형성이 완료된다. 그 후, 메모리셀 형성공정과 논리 트랜지스터의 형성공정으로 이어진다.
도 14 는 메모리셀 형성공정을 나타낸다. 상기 공정에서는, 포토레지스트가 전체 표면에 도포되고 주지의 포토리소그래피법에 의해 도 14 에 도시된 소정의 포토레지스트 패턴 (168) 이 형성된다. 상기 포토레지스트 (168) 는, 논리영역의 전체 표면을 피복하는 부분 (168-L), 메모리셀 영역 중 선택 트랜지스터 (S) 로 되는 영역을 피복하는 부분 (168-S) 및 메모리셀 영역 중 메모리 트랜지스터 (M) 으로 되는 영역을 피복하는 부분 (168-M) 으로 이루어진다.
이러한 3 개의 부분으로 형성된 포토레지스트 (168) 를 마스크로 하여, 텅스텐 실리사이드 (WSi) 층, 제 2 폴리실리콘층 (166), 폴리-폴리 절연막 (132) 및 제 1 폴리실리콘층 (164) 에 대해 플라즈마 에칭이 실시되어 포토레지스트 (168) 가 피복되지 않은 영역에서 각 층들이 제거되고, 따라서 터널 산화막 (120) 이 노출된다. 또한, 노출된 터널 산화막 (120) 을 통해 P-웰 (106) 에 이온주입이 실시되어 확산층이 형성된다. 그 후, 포토레지스트 (168) 가 제거된다.
도 15 는 이러한 패터닝과 이온주입이 실시되는 상태를 나타내는 개략 평면도이다. 도 16a 는 도 15 의 A-A' 라인을 따라 절취된 단면도이고, 도 16b 는 도 15 의 B-B' 라인을 따라 절취된 단면도이고, 도 16c 는 도 15 의 C-C' 라인을 따라 절취된 단면도이다.
상기 패터닝 공정에 의해, 도 15 에 도시된 바와 같이, 선택 트랜지스터 (S) 의 게이트 전극 (124, 126) 및 메모리 트랜지스터 (M) 의 게이트 전극 (128, 130) 이 지면의 수직방향으로 연장되어 형성된다. 이와 같이, 선택 트랜지스터 (S) 와 메모리 트랜지스터 (M) 양쪽은 2 중 게이트 구조를 갖지만, 도 7 내지 도 9 에 도시된 패터닝 공정에 의해 분리패턴 (144) 이 플로팅 게이트 전극 (128) 에 형성되므로, 상기 플로팅 게이트 전극 (128) 은 각 메모리셀 마다에 독립적이다. 다른 게이트 전극, 즉, 메모리 트랜지스터 (M) 의 제어 게이트 전극 (130), 선택 트랜지스터 (S) 의 제 1 게이트 전극 (124) 및 제 2 게이트 전극 (126) 은 모두 각 메모리셀에 공통이다. 상기 패터닝에 의해, 선택 트랜지스터 (S) 부분에서의 제 1 폴리실리콘층 (164) 은 선택 게이트 전극 (124) 으로 되고, 제 2 폴리실리콘층 (166) 은 제 2 게이트 전극으로 된다. 또한, 메모리 트랜지스터 (M) 부분에서의 제 1 폴리실리콘층 (164) 은 플로팅 게이트 전극 (128) 으로 되고, 제 2 폴리실리콘층 (166) 은 제어 게이트 전극 (130) 으로 된다.
도 16a 에서의 좌단의 필드 산화막 (146) 상에 형성된 각 전극은, 선택 게이트 전극 (124) 의 뒷받침부 (138) 로 되어야 하는 영역의 전극으로, 도 5 의 A-A' 라인을 따른 단면 및 도 6a 에 대응한다.
선택 트랜지스터 (S) 의 게이트 전극과 메모리 트랜지스터 (M) 의 게이트 전극 사이의 간격에 대해 설명한다. 패터닝이, 도 14 에 도시된 바와 같이, 하나의 포토레지스트 (168) 에 의해 동시에 게이트 전극들에 대해 실시되기 때문에, 양쪽 전극 사이의 간격은 미세가공의 정밀도 한계까지 줄어든다. 예를 들어, 가공정밀도 한계가 0.3 ㎛ 인 경우에, 전극 사이의 간격은 0.3 ㎛ 까지 줄어들 수 있다.
메모리셀이 형성된 후, 논리영역에 트랜지스터를 형성하는 공정으로 넘어간다. 먼저, 포토레지스트가 전체 표면에 도포되고 주지의 포토리소그래피법에 의해 도 17 에 도시된 소정의 포토레지스트 패턴 (170) 이 형성된다. 도 17 에 도시된 바와 같이, 포토레지스트 (170) 는, 논리영역 중 게이트 전극으로 되어야 할 부분 및 메모리셀 영역 중 선택 게이트 전극의 뒷받침부 (138) 로 되어야 할 부분을 제외한 전체 표면을 피복하고 있다.
다음으로, 포토레지스트 (170) 를 마스크로 하여, 텅스텐 실리사이드 (WSi) 층 (136) 및 제 2 폴리실리콘층 (166) 에 대해 플라즈마 에칭이 실시되어 포토레지스트 (170) 로 피복되지 않은 영역에서의 이들 막이 제거되고, 그럼으로써 폴리-폴리 절연막 (132) 및 게이트 산화막 (150) 이 노출된다. 또한, 노출된 게이트 산화막 (150) 을 통해 논리영역에서의 P-웰 (162) 에 LDD 이온주입이 실시되어 LDD 확산층 (176) 이 형성된다. 이러한 패터닝과 이온주입이 완료되면, 포토레지스트 (170) 가 제거된다. 이것에 의해, 도 18 에 도시된 구조가 얻어지며 논리영역에서의 논리 트랜지스터 (T) 의 게이트 전극이 형성된다. 즉, 이러한 패터닝에 의해, 제 2 게이트 전극 (126) 과 텅스텐 실리사이드 (WSi) 층 (136) 이 논리 트랜지스터 (T) 의 게이트 중 게이트 전극 (172) 및 텅스텐 실리사이드 (WSi) 층 (174) 으로 된다.
다음으로, 도 19 에 도시된 바와 같이, 주지의 방법에 의해 선택 트랜지스터 (S), 메모리 트랜지스터 (M) 및 논리 트랜지스터 (T) 의 각각의 게이트 전극에 측벽 (134, 180) 이 형성된다. 이러한 공정에 의해, 노출된 폴리-폴리 절연막 (132), 터널 산화막 (120) 및 게이트 산화막 (150) 이 모두 제거된다.
다음으로, 도 20 에 도시된 바와 같이, 메모리셀 영역의 전체 표면을 피복하는 포토레지스트 (182) 가 형성되고, 이 포토레지스트를 마스크로 하여, 논리영역에 이온주입이 실시되어 논리 트랜지스터 (T) 의 확산층 (178) 이 형성된다. 그 후, 포토레지스트 (182) 가 제거된다.
포토레지스트 (182) 가 제거된 후, 티타늄 스퍼터링이 실시된다. 이러한 패터닝에 의해, 도 21 에 도시된 바와 같이, 티탄 실리사이드 (TiSi) 층 (114, 116 및 118) 이 선택 트랜지스터 (S) 및 메모리 트랜지스터 (M) 의 확산층 표면상에 형성되고, 티탄 실리사이드 (TiSi) 층 (198) 이 뒷받침부 (138) 에서 노출된 선택 게이트 전극 (124) 의 표면상에 형성되고, 티탄 실리사이드 (TiSi) 층 (184) 이 논리 트랜지스터 (T) 의 확산층 (178) 표면에 형성된다.
도 22 에 도시된 바와 같이, 층간절연막 (186) 이 전체 표면상에 형성되고, 콘택홀 (154, 140 및 188) 이 막에 형성되어, 선택 게이트 전극 (124) 을 뒷받침 알루미늄 배선 (158) 에, 메모리 트랜지스터 (M) 의 드레인 영역 (108) 을 알루미늄 배선층 (142) 에, 그리고 논리 트랜지스터 (T) 의 확산층 (178) 을 알루미늄 배선층 (190) 에 각각 접속시킨다. 도 22 에는, 메모리 트랜지스터 (M) 의 제어 게이트 전극 (130) 에 접속되는 뒷받침 알루미늄 배선 (160) 이 도시되어 있지 않지만, 알루미늄 배선층 (158, 142 및 190) 과 동시에 형성되는 것은 말할 필요도 없다. 그 후, 뒷받침 알루미늄 배선 (160) 을 서로 접속시키는 추가적인 상층 배선층이 형성되지만, 이것에 대해서는 도 5 및 도 6 에서와 같이 도시되어 있지 않다.
상술된 바와 같이, 본 실시예의 비휘발성 반도체 메모리 장치에서, 메모리 트랜지스터 (M) 의 게이트 전극과 선택 트랜지스터 (S) 의 게이트 전극은 실질적으로 동일한 구조를 가지며, 일회의 포토리소그래피 공정에 의해 이들 게이트 전극에 대한 패터닝이 실시되기 때문에, 양쪽 트랜지스터의 게이트 전극 간격은 가공 정밀도 한계까지 줄어들 수 있어서 고집적화에 크게 기여한다. 예를 들어, 메모리 트랜지스터 (M) 의 게이트 길이가 0.4 ㎛ 이고, 메모리 트랜지스터 (M) 의 소스 영역 (110) 의 폭이 0.8 ㎛ 이고, 콘택홀 (140) 의 반경이 0.2 ㎛ 이고, 게이트-소스 마진이 0.1 ㎛ 이고, 또한 게이트-콘택 마진이 0.3 ㎛ 인 경우, 메모리셀의 셀 길이 (8) (소스 영역 (112) 의 중심으로부터 콘택홀 (140) 의 중심까지의 길이) 는 2.1 ㎛ 로 된다. 따라서, 일본 특개평 7-297304 호 공보에 개시된 비휘발성 반도체 메모리 장치의 메모리셀 길이인 2.9 ㎛ 에 비해 대폭적으로 단축되며, 셀 면적도 약 72 % 정도까지 축소된다.
게다가, 이와 같은 비휘발성 반도체 메모리 장치를 마이크로컴퓨터 등의 논리회로와 동일한 반도체 기판상에 집적하는 것을 고려해도, 상술로부터 알 수 있는 바와 같이, 프로세스의 호환성이 매우 우수하다. 즉, 공통의 프로세스가 많다. 예를 들어, 메모리 트랜지스터 (M) 의 상층 게이트 전극 (제어 게이트 전극 (130))과 선택 트랜지스터 (S) 의 상층 게이트 전극 (제 2 게이트 전극 (126)) 이 논리 트랜지스터 (T) 의 게이트 전극과 동일한 도전막으로 형성될 수 있고, 또한 논리 트랜지스터 (T) 에 대한 게이트 전극 패터닝 공정에서, 선택 게이트 전극 (124) 의 뒷받침부를 형성하기 위한 패터닝이 동시에 실시될 수 있다. 이러한 점은 스플리트 게이트형 메모리셀에 의해 얻어질 수 없는 본 발명의 커다란 특징이다.
선택 트랜지스터 (S) 의 상층 게이트 전극인 제 2 게이트 전극 (126) 은 사용되지 않는다. 따라서, 전기적으로 플로팅 상태이어도 충분하지만, 노이즈 등의 영향을 고려하면, 게이트가 소정의 전위로 바이어스되는 것이 바람직하다. 이 경우, 제어 게이트 전극 (130) 을 뒷받침하는 것과 동일한 방법에 의해, 게이트가 상층 알루미늄 배선에 접속되어, 소정의 전위가 알루미늄 배선에 공급되어도 된다. 또한, 선택 게이트 전극 (124) 에 인가되는 전위와 동일한 전위가 제 2 게이트 전극 (126) 에 공급되는 것도 바람직하다. 이 경우, 제 2 게이트 전극 (126) 이상층의 알루미늄 배선으로 인출되어 선택 게이트 전극 (124) 의 뒷받침 알루미늄 배선 (158) 에 접속되어도 된다.
본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치에 대해, 도 23 내지 도 25 를 참조하여 설명한다. 본 실시예의 비휘발성 반도체 메모리 장치는, 선택 게이트 전극 (124) 의 저항을 감소시키는 공정이 상술된 실시예에 부가된 것이다. 즉, 선택 게이트 전극 (124) 의 저항을 감소시키기 위해, 선택 게이트 전극 (124) 을 형성하는 제 1 폴리실리콘층 (164) 의 불순물 농도를 높이는 것으로 충분하다. 그러나, 제 1 폴리실리콘층 (164) 은 메모리 트랜지스터 (M) 의 플로팅 게이트 전극 (128) 으로서도 사용되므로, 터널 산화막 (120) 에 대한 영향을 고려하여, 제 1 폴리실리콘층 (164) 의 불순물 농도는 매우 높여질 수 없다.
본 실시예의 비휘발성 반도체 메모리 장치는 이러한 문제점을 해결하기 위한 것으로, 이전 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법 중, 도 20 에 도시된 공정과 도 21 에 도시된 공정 사이에 부가 공정이 삽입된 것이다.
측벽 (134, 180) 이 형성된 후, 도 23 에 도시된 바와같이, 포토레지스트 (192) 가 전체 표면에 도포되어, 주지의 포토리소그래피에 의해 선택 트랜지스터 (S) 의 게이트 전극에 대응하는 부분에만 개구 (194) 가 형성된다. 이러한 공정을 논리 영역에서 다른 패터닝 공정과 동시에 실시하는 경우에, 공정수가 증가되지 않는다.
다음으로, 도 24 에 도시된 바와 같이, 포토레지스트 (192) 를 마스크로 하여, 텅스텐 실리사이드 (WSi) 층 (136), 제 2 게이트 전극 (126) 및 폴리-폴리 절연막 (132) 이 플라즈마 에칭에 의해 제거된다. 이것에 의해, 도 24 에 도시된 바와 같이, 선택 게이트 전극 (124) 이 노출되고, 따라서 다음의 실리사이드 형성 공정에서, 티탄 실리사이드 (TiSi) 층 (196) 이 선택 게이트 전극 (124) 상에 형성된다.
본 실시예에 따르면, 티탄 실리사이드 (TiSi) 층 (196) 이 선택 게이트 전극 (124) 상에 형성되므로, 선택 게이트 전극 (124) 의 워드라인 시트 (sheet) 저항이 수 Ω까지 감소될 수 있고 메모리셀 판독동작이 가속화될 수 있다.
본 발명에 따르면, 상술된 바와 같이, 비휘발성 반도체 메모리 장치 및 그의 제조방법에 있어서, 메모리 트랜지스터 (M) 의 게이트 전극 및 선택 트랜지스터 (S) 의 게이트 전극은 실질적으로 동일한 구조를 가지며, 포토리소그래피 공정에 의해 일회로 게이트에 대한 패터닝이 실시되므로, 양쪽 트랜지스터의 게이트 전극 간격이 가공 정밀도 한계까지 감소될 수 있다.
게다가, 본 발명에 따른 비휘발성 반도체 메모리 장치를 내장한 마이크로컴퓨터 및 그의 제조방법에 따르면, 메모리셀 영역의 제조 프로세스와 논리영역의 제조 프로세스의 호환성이 매우 좋으므로, 제조공정의 현저한 증가가 초래되지 않기 때문에, 제조 비용을 최저로 억제할 수 있다.
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- 판독 동작 동안 기준 전압이 인가되는 제 1 배선과 상기 판독 동작 동안 메모리 트랜지스터 내에 저장되는 데이터 신호가 유도되는 제 2 배선사이의 메모리 트랜지스터에 직렬로 접속된 선택 트랜지스터에 의하여 상기 메모리 트랜지스터에서 데이터 기입, 소거 및 판독 동작이 수행되고, 상기 메모리 트랜지스터는 플로팅 게이트와 상기 플로팅 게이트 위에 형성된 제어 게이트를 구비하고, 상기 선택 트랜지스터는 선택 전압 신호가 인가되는 제 1 게이트 및 상기 제 1 게이트 위에 형성되는 제 2 게이트를 구비하며,상기 선택 트랜지스터는 상기 제 1 배선의 측부에 배치되고, 상기 메모리 트랜지스터는 상기 제 2 배선의 측부에 배치되어, 상기 제 2 게이트 아래의 게이트 절연층은 상기 플로팅 게이트 아래의 게이트 절연층과 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 제 1 게이트는 채널 영역에서 상기 제 2 게이트와 함께 절연되고, 상기 제 1 게이트는 소자 절연 영역으로 연장되고, 상기 소자 절연 영역 내에 상기 선택 전압 신호가 인가되는 선택 전압 신호 배선에 접속되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 제 2 게이트는 전기적으로 플로팅 상태인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 11 항에 있어서,상기 제 2 게이트에는 상기 선택 전압 신호가 인가되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 11 항에 있어서,상기 기준 전압은 접지되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 판독 동작 동안 기준 전압이 인가되는 제 1 배선과 상기 판독 동작 동안 메모리 트랜지스터 내에 저장되는 데이터 신호가 유도되는 제 2 배선사이의 메모리 트랜지스터에 직렬로 접속된 선택 트랜지스터에 의하여 상기 메모리 트랜지스터에서 데이터 기입, 소거 및 판독 동작이 수행되고, 상기 메모리 트랜지스터는 플로팅 게이트와 상기 플로팅 게이트 위에 형성된 제어 게이트를 구비하고, 상기 선택 트랜지스터는 선택 전압 신호가 인가되는 제 1 게이트 및 상기 제 1 게이트 위에 형성되는 제 2 게이트를 구비하는 비휘발성 반도체 메모리 장치 제조 방법으로써, 상기 방법은,상기 제 1 게이트 아래에 게이트 절연층과 상기 플로팅 게이트 아래에 게이트 절연층을 서로 동시에 형성하는 단계,상기 선택 트랜지스터의 소스 영역으로 기능하는 제 1 확산 영역, 상기 선택 트랜지스터와 상기 메모리 영역의 소스 영역으로 공통적으로 기능하는 상기 제 2 확산 영역, 및 상기 메모리 트랜지스터의 드레인 영역으로 기능하는 제 3 확산 영역을 형성하는 단계,상기 제 1 확산 영역을 상기 제 1 배선에 접속하는 단계, 및상기 제 3 확산 영역을 상기 제 2 배선에 접속하는 단계를 구비하는 것을 특징으로 하는 방법.
- 제 16 항에 있어서,상기 제 1 게이트 및 상기 제 2 게이트사이의 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 제조 방법.
- 제 16 항에 있어서,상기 제 1 게이트는 채널 영역과 소자 절연 영역에 형성되고, 상기 소자 절연 영역에 형성되는 상기 제 1 게이트는 상기 선택 전압 신호가 인가되는 선택 전압 신호에 접속되는 것을 특징으로 하는 방법.
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