TW531880B - Semiconductor integrated circuit device and method of producing the same - Google Patents

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531880 A7 B7 五、發明説明（1 本申請案係根據於2001年7月5曰曰本優先權申請案第 2001-205188號，其全部内容係併入此文作為參考。 【發明領域】 本發明通常有關半導體積體電路元件及其製造方法， 且更特別是有關一種半導體積體電路元件包含一非揮發半 導體儲存元件並且利用複數個供應電壓，及一種製造此一 半導體積體電路元件之方法。 一快閃記憶體元件係一非揮發半導體儲存元件其儲存 電荷形式之資訊於浮動閘極電極。該快閃記憶體元件，其 具有一簡單元件結構，係適合用以形成一大規模的積體電 路元件。 快閃記憶體元件中，藉由將熱載子注入並抽出熱載 子，寫入或抹除資訊根據從浮動閘極電極到一隧道絕緣薄 膜的福勒·諸爾德哈姆（Fowler-Nordheim)型隧道效應。因產 生此熱載子需要一高電壓，快閃記憶體元件具有一電壓升 鬲控制電路其產生一提供於協同有記憶體晶胞之其週邊電 路的供應電壓。因此，用於此週邊電路之電晶體必須在一 高電壓下操作。 另一方面，最近已熟練形成此一快閃記憶體元件及一 高速邏輯電路在一共同的半導體基底上作為一半導體積體 電路元件。此一高速邏輯電路中，其中所用的一電晶體係 需要在一低電壓下操作。因此，此一半導體積體電路元件 係需要利用複數個供應電壓。 【習知技藝說明】 本紙張尺度適用中國國家檫準（ws) A4規格（21〇χ297公董 ----- 9 (請先閲讀背面之注意事項再填寫本頁) 、可| -4- 531880 A7 —---^_!L_____ 五、發明説明（2 ) 第1A到1Q圖係顯示一包含此一快閃記憶體且利用複 數個供應電壓之傳統半導體積體電路元件的製造程序圖。 第1A圖中，一快閃記憶體晶胞區a、一低壓操作電晶 體區B、及一高壓操作電晶體區c係分開的形成在一矽（s” 基底11上其上形成一場氧化物薄膜或一隔離結構（未示於 圖中）例如一淺溝渠隔離（STI)結構。第1A圖的步驟中，一 厚度8至l〇nm的隧道氧化物薄膜12A係形成在上述區域a 到c藉由在從800至100(rc的溫度範圍下在該si基底^的 表面上執行熱氧化。第1B圖的步驟中，一摻雜有磷（p)並具 有80至12〇nm之厚度的非結晶型矽薄膜13及一具有所謂氧 化物-氮化物-氧化物（ONO)結構之絕緣薄膜14係連續地沉 積在5亥隨道氧化物薄膜12 Α之上。該ΟΝΟ絕緣薄膜14係由 一藉由化學汽相沉積（CVD)在該非結晶型矽薄膜13上所沉 積厚度5至l〇nm之二氧化矽（Si〇2)薄膜14c、一藉由CVD在 違Si〇2薄膜14c上沉積厚度5至l〇nm之氮化石夕（SiN)薄膜 14b、及一形成在該siN薄膜14b的表面上厚度3至l〇nm之熱 氧化物薄膜14a所形成。該ΟΝΟ絕緣薄膜14具有一良好的漏 電流特性。 接著，第1C圖的步驟中，一抗蝕劑圖案15Α係形成在 该快閃圮憶體晶胞區Α上，並且藉由利用該抗餘劑圖案丨5 a 作為一掩模從該Si基底11上之低壓操作電晶體區b及高壓 操作電晶體區C除去該ΟΝΟ絕緣薄膜14、該非結晶型矽薄 膜13、及該隧道氧化物薄膜12Α，以至於該等區域β及c内 的Si基底11表面被露出。在除去該隧道氧化物薄膜12Α 本紙張尺度適用中國國家標準（CNS) Α4規格（21〇\297公董）
、?τ— (請先閲讀背面之注意事項再填寫本頁) Λ -5- 531880 A7 B7 五、發明説明 下，利用氫氟酸（HF)之濕蝕刻被執行以至於該等區域6及€ 内的Si基底11表面係暴露至hf。 第1D圖的步驟中，該抗蝕劑圖案15A被除去，並且藉 由執行從800至ll〇〇°c之溫度範圍下的熱氧化，一厚度1〇 至50nm的熱氧化物薄膜12c係形成於該等區域B & c以覆 蓋該Si基底11。該熱氧化物薄膜12c可以一熱氮化物氧化 物薄膜代替。 第1E圖的步驟中，另一抗蝕劑圖案15B係形成於該快 閃記憶體晶胞區A上以覆蓋該0N0絕緣薄膜14並於該高壓 操作電晶體區c以覆蓋該熱氧化物薄膜丨2C，並且以藉由利 用該抗蝕劑圖案15B作為一掩模iHF處理從該低壓操作電 晶體區B除去該熱氧化物薄膜12C，以至於在區域6中的& 基底11表面被露出。 第1F圖的步驟中，該抗蝕劑圖案15B被除去，並且藉 由執行從800至1100。(：之溫度範圍下的熱氧化，一厚度3至 l〇nm的熱氧化物薄膜12B係形成在去區域B中所露出的以 基底11上。該熱氧化物薄膜12B可以一熱氮化物氧化物薄 膜代替。再者，第1F圖的步驟中，由於用以形成該熱氧化 物薄膜12B之熱氧化，形成於該高壓操作電晶體區c之該熱 氧化物薄膜12C的厚度增加。 接著，第1G圖的步驟中，一摻雜有p並具有並具有1〇〇 至250nm厚度之非結晶型矽薄膜16藉由電漿CVD沉積在第 1F圖的結構上，該非結晶型矽薄膜16可以一多晶矽薄膜代 替。此外，該非結晶型石夕薄膜16於較晚的步驟被推雜有1>。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂— -6- 531880 A7 B7 五、發明説明（4 (請先閱讀背面之注意事項再填寫本頁) 、可丨 第1H圖的步驟中，一抗蝕劑圖案nA係形成在該非結晶型 矽薄膜16上，並且藉由利用該抗蝕劑圖案nA作為一掩 模，仿製係連續地被執行在該非結晶型矽薄膜16、該〇N〇 絕緣薄膜14、及於該快閃記憶體晶胞區a的該非結晶型矽 薄膜13上，以至於該區域八中形成快閃記憶體的一多層閘 極電極結構16F，其結構係由一非結晶型矽圖案nA、一 ΟΝΟ圖案14A、及一非結晶型矽圖案16A所形成並且包含作 為一浮動閘極之該非結晶型石夕圖案丨3 A。第j G圖的步驟 中，在瀛非結aa型石夕薄膜1 6上形成依所需的例如石夕化鶴 (WSi)或矽化鈷（CoSi)之金屬矽化物係可能的。此外，亦可 能形成一非揮發記憶體元件摻雜多晶矽薄膜並且然後形成 P或砷（As)的一 η-型閘極電極或硼（B)或二氟化硼（BF〗）的卜 型閘極電極於稍後的離子植入步驟。 接著，第π圖的步驟中，該抗蝕劑圖案17A被除去， 並且一新的抗蝕劑圖案17B被形成以覆蓋該快閃記憶體晶 胞區A。藉由利用該抗蝕劑圖案17B作為一掩模，仿製被執 行在該低壓操作電晶體區B及該高壓操作電晶體區C中的 非結晶型矽薄膜1 6上，以至於一低壓操作電晶體之閘極電 極16B及一高壓操作電晶體之閘極電極16C分別被形成於 該等區域B及C。 接著，第ij圖的步驟中，該抗蝕劑圖案17B被除去， 並且一保護氧化物薄膜（亦有關作為一保護絕緣薄膜或一 熱氧化物薄膜）1 8被形成，藉由執行從8〇〇至9〇〇°c之溫度範 圍下的熱氧化，為了覆蓋每一個該快閃記憶體晶胞區A中 531880 A7 ----------—.____B7 ____ 五、發明説明（5 ) , 的夕層閘極電極結構1 6F、該低壓操作電晶體區B中的閘極 電極16B、及該高壓操作電晶體區c中的閘極電極i6c：。 接著，第ικ圖的步驟中，一抗蝕劑圖案19A係形成在 第1J圖的結構上以便覆蓋該低壓操作電晶體區B、該高壓 刼作電晶體區C、及一部份的快閃記憶體晶胞區a。藉由利 用孩抗蝕劑圖案19 A及該多層閘極電極結構J 6F作為掩 模，以lx 1014至3x l〇14cnT2之摻雜在3〇至8〇]^¥範圍的加 速電壓下典型地執行P+之離子植入，以至於一心型擴散區 11a緊鄰著該Si基底π中的多層閘極電極結構16F被形成， P+可以As+代替。 第1K圖的步驟中，藉由利用該抗蝕劑圖案丨9 a作為一 掩模，以1χ 1〇15至6x 1015cm-2之摻雜在3〇至5〇keV範圍的 加速電壓下典型地執行As+之離子植入，以至於另一n-型擴 散區11 b係形成在該n-型擴散區11 a内部。第1 κ圖的步驟 中，因該等區域6及(：係覆蓋有該抗蝕劑圖案19入，該低壓 操作電晶體區Β及該高壓操作電晶體區c中無任何離子植 入被執行。 接著，第1L圖的步驊中，該抗蝕劑圖案19Α被除去， 並且一新的抗蝕劑圖案i 9Β係形成以覆蓋該等區域Β及c並 留下暴露的快閃記憶體晶胞區A。此外，第il圖的步驟中， 該抗餘劑圖案19B作為一掩模，以5x 1〇14至5χ 1〇15 cm_2之 摻雜在30至50keV範圍的加速電壓下典型地執行As+之離 子植入，As+可以P+代替。結果該n-型擴散區llb中的雜質 濃度被增加，並且同時又一 η-型擴散區11 c係形成於該快閃 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） * (請先閲讀背面之注意事項再填寫本頁) •、^τ- -8- 531880 A7 ------— B7___ 五、發明説明（6 ) 一 ^ 一― 記憶體晶胞區A藉由利用該多層閘極電極結構16F作為一 自我對準掩模。在此用途上，第1K圖的步驟可被冊】除。 接著，第1Μ圖的步驟中，該抗蝕劑圖案19Β被除去， 並且一新的抗蝕劑圖案19C係形成在該si基底丨丨上以便只 留下暴露的低壓操作電晶體區3。此外，第1M圖的步驟中， 藉由利用該抗蝕劑圖案19C作為一掩模，執行p-型或型雜 貝之離子植入，以至於一對少量摻雜的汲極（1^〇〇)擴散區 lid被形成在該區域B中該Si基底U的閘極電極B之兩侧上 用該閘極電極1 6B作為一自我對準掩模。 接著，第1N圖的步驟中，該抗蝕劑圖案19C被除去， 並且一新的抗蝕劑圖案19D係形成在該si基底丨丨上以便只 遠下暴路的尚壓操作電晶體區C。此外，第1 n圖的步驟中， 藉由利用該抗蝕劑圖案19D作為一掩模，執行&型或n_型雜 質成分之離子植入，以至於一對LDD擴散區lie被形成在該 £域C中該Si基底11的閘極電極16C之兩侧上。該等擴散區 1 Id及1 le可被形成於相同的步驟。 此外，第10圖的步驟中，藉由在一CVD氧化物薄膜上 沉積並執行回蝕，侧壁絕線薄膜168係形成在每個該多層閘 極電極結構16F、該閘極電極16B及該閘極電極16C的兩侧 上。第1P圖的步驟中，一抗姓劑圖案19E係形成以覆蓋該 快閃3己憶體晶胞區A並留下暴露的該低壓操作電晶體區b 及該南壓操作電晶體區C。此外，藉由執行p-型或n-型雜質 成分之離子植入用該抗蝕劑圖案19E及該等閘極電極b及c 作為一掩模，p-型或η-型擴散區Ilf係形成在該區域]B中該 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、^τ— < -9- 531880
Si基底11的閘極電極16B之兩侧上，並且同樣地，p_型或 型擴散區llg係形成在該區域c中該Si基底u的閘極電極 16C之兩側上。例如WSi或c〇Si的一低電阻金屬矽化物薄 膜，藉由金屬矽化物處理，依所需可被形成在每個該等擴 散區11 f及llg的表面上〇 第1Q圖的步驟中，一介層絕緣薄膜20係形成在該以基 底11上以便連續覆蓋該等區域人到(：。此外，該區域A中， 接觸洞係形成於該介層絕緣薄膜2〇以至於該等擴散區iib 及11c被露出，並且W栓20A係形成於該等接觸洞。同樣地， 該區域B中，接觸洞係形成於該介層絕緣薄膜2〇以至於該 等擴散區Ilf被露出，並且貨栓2(^係形成於該等接觸洞。 該區域C中，接觸洞係形成於該介層絕緣薄膜2〇以至於該 等擴散區llg被露出，並且界栓20(：係形成於該等接觸洞。 包含具有該多層閘極電極結構16F之快閃記憶體元件 的半導體積體電路元件製造程序中，第U圖的步驟中，厚 度5至10nm之保護氧化物薄膜18係形成在該多層閘極電極 結構16F的侧壁面藉由在800至90(rc之溫度範圍下所執行 的熱氧化。由於熱氧化，該保護氧化物薄膜18係形成不只 在4夕層閘極電極結構16F上而且在該低壓操作電晶體區 B的閘極電極16B及該高壓操作電晶體區c的閘極電極16c 每個的侧壁面如第2 A及2B圖所示。 在此論點下’該保護氧化物薄膜1 8形成鳥嘴其穿透在 該區域B中的閘極電極〗6B之下如第2B圖虛線所圈出所 示。於是，特別是在一低壓操作電晶體中其閘極長度是短 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱) """' -------- -10- 531880
的，即其閘極氧化物薄膜12B是薄❸，正好該閘極電極⑽ 下面影響該閘極氧化物薄膜12B之厚度的冑質變化，因此 引起臨界特性從一想要值轉移的問題。 真正地，若該保護氧化物薄膜18不被形成，此一問題 係避免發生。然而，沒有形成該保護氧化物薄膜18，保留 於該非結晶型石夕圖案13A的電子（之後，亦有關作為一浮動 間極電極圖案13A)被消散至第1〇圖中由cvd及回蝕所形 成的側壁絕緣薄膜16s ,以至於儲存於該快閃記憶體元件之 貝汛於一短時間段被喪失。另一方面，用該保護氧化物薄 膜18其係一幾乎不允許在浮動閘極電極圖案UA之側壁上 形成漏電流的高品質熱氧化物薄膜，被注入該浮動閘極電 極圖案13A的電子係穩定地保留在其中如第3A圖所示。 因此，於包含該快閃記憶體元件之半導體積體電路元 件形成該保護氧化物薄膜18係必要的。然而，形成此一保 護氧化物薄膜必然引起形成一週邊或邏輯電路之撾〇8電 晶體在臨界特性上變化的問題。當訄〇3電晶體是一具有一 短閘極長度之尚速電晶體時，此一在M〇s電晶體之臨界特 性上變化的問題係顯著的。 第4圖係一藉由相關技藝具有一單層閘極電極結構的 一快閃纪憶體晶胞（快閃記憶體元件）結構之平面圖。第4 中’與之前圖式之相同元件係參照相同標號，並且將省 其說明。 根據弟4圖，一元件區ha係形成在該si基底11上藉 一場氧化物薄膜11F，上述浮動閘極電極圖案13A的一端係 圖 略 由 (請先閲讀背面之注意事項再填寫本頁) .訂丨 4k- -11- 531880 A7
五、發明説明（9 ) 形成在該Si基底11上橫越該元件區^人。該元件區ι1Α中， 藉由利用一浮動閘極電極圖案13 A作為一自我對準掩模，n •型源極區11a及n+-型源極線區llb係形成在一側上，並且 型汲極區1 lc係形成在另一側上。 該Si基底11上’另一元件區iiB係緊鄰該元件區ha形 成。一 n+-型擴散區11C係形成於該元件區11B，該浮動閘 極電極圖案13A的另一端係形成作為一連接部13Ac覆蓋該 擴散區11C。 第5A圖係取第4圖線Χ-Χ，之快閃記憶體晶胞的橫截面 圖。 根據第5A圖，該隧道氧化物薄膜12A係形成在該以基 底11上的該源極線區1 lb及該汲極區1丨c間，並且該浮動閘 極電極圖案13A係形成在該隧道氧化物薄膜12A上。此外， 该η -型源極區iia係形成在該Si基底n中之該n+_型源極 線區1 ib之外，該等侧壁絕緣薄膜16s係形成在該浮動閘極 電極圖案13 A的側壁上。 第5B圖係取第4圖線γ-γ，之快閃記憶體晶胞的橫截面 圖。 根據第5B圖，該浮動閘極電極圖案UA從該該元件區 11八連續延伸至相鄰的元件區113在形成在該以基底11上 之場氧化物薄膜11F之上。該浮動閘極電極圖案13 a的連接 部13Ac經由一氧化物薄膜12Ac係電容性連接至該高密度 擴散區11C。 在一寫入（程式）操作的時候，藉由提供該源極線區 本紙張尺度適用中國國家標準（CNs) A4規格（210X297公复） 請· 先 閲 讀 背 面 5 意 事 項 再 填 寫 本 頁 f -12- 531880
五、發明説明（1G ) lib ’加一+5乂的汲極電壓至該汲極區llc、並加一+10V的 寫入電壓至該高密度擴散區丨1C如第6 A及6B圖所示，該浮 (請先閲讀背面之注意事項再填寫本頁) 動閘極電極圖案13 A的電位升高以至於熱電子被注入該浮 動閘極電極圖案13 A經由該元件區11A中的隧道氧化物薄 膜 12A。 另一方面’在一抹除操作的時候，一 +丨5v的抹除電壓 被加至該源極線區Ub利用該汲極區Uc及該高密度擴散區 11C被接地如第6C及6D圖所示。結果，該浮動閘極電極圖 案13A中的電子打通經由該隧道氧化物薄膜12A至該源極 居11a而被吸收經由該源極線區1仙進入一源極電源供應。 |擎 因此弟4圖之快閃5己憶體晶胞中’該高密度擴散區 11C當作一控制閘極電極，並且不像傳統快閃記憶體晶胞 的一多層閘極結構，不必要在該多晶矽浮動閘極電極及該 多晶石夕控制閘極電極間形成上述ΟΝΟ絕緣薄膜丨4。第5 a及 5B圖之快閃記憶體晶胞中，該氧化物薄膜12八〇當作該〇N〇 絕緣薄膜14。因該氧化物薄膜12人〇係藉由熱氧化形成在該 Si基底11上，該氧化物薄膜12人〇具有高品質。 第7A到7M圖係顯示一包含第4圖除了該低壓操作電晶 體B及該高壓操作電晶體C之外的該快閃記憶體晶胞之半 導體積體電路元件的製造程序圖。圖式中，與之前說明之 相同元件係參照相同標號，並且將省略其說明。
根據第7A圖，厚度5至5〇11111的熱氧化物薄膜i2C係形 成在該Si基底11上藉由在8〇〇至11〇〇艺之溫度範圍下執行 熱氧化於母個該快閃記憶體晶胞區A、該低壓操作電晶體B 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） -13- 531880 A7 ________ B7 五、發明説明（U ) 及該高壓操作電晶體C。第7B圖的步驟中，藉由利用一抗 餘劑圖案15!的仿製程序，從該快閃記憶體晶胞區a除去該 熱氧化物薄膜12C。 接著’弟7 C圖的步驟中，該抗钱劑圖案1 51被除去，並 且厚度5至15nm的隧道氧化物薄膜12A係形成在該區域a 中的該Si基底11之表面上藉由執行在8〇〇至iioo。〇之溫度 範圍下之熱氧化。第7C圖的步驟中，由於用以形成該隧道 氧化物薄膜12A之熱氧化，該熱氧化物薄膜12C係沉積於每 個區域B及C。 接著’第7D圖的步驟中，該熱氧化物薄膜12C藉由一 利用一抗触劑圖案1 5 2的仿製程序，從該低壓操作電晶體b 被除去。然後，第7E圖的步驟中，該抗蝕劑圖案j &被除去 後，厚度3至10nm的熱氧化物薄膜12丑係形成在該區域6中 該暴露的Si基底11上藉由執行在8〇〇至11〇〇 之溫度範圍 下的熱氧化。第7E圖的步驟中，由於用以形成該熱氧化物 薄膜12B之熱氧化，該隧道氧化物薄膜12A係沉積於該區域 A並且該熱氧化物薄膜12C係沉積於該區域c。 接著’第7F圖的步驟中，均勻摻雜有p並具有15〇至 200nm厚度之非結晶型矽薄膜13係形成在該Si基底u上。 第7G圖的步驟中，仿製被執行在具有一作為掩模之抗蝕劑 圖案17i的非結晶型矽薄膜13上，以至於該浮動閘極電極圖 案13 A係形成於該快閃記憶體晶胞區a、一閘極電極圖案 13B係形成於該低壓操作電晶體B、且一閘極電極圖案 係形成於該低壓操作電晶體C。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） (請先閲讀背面之注意事項再填寫本頁) 訂— -14- 531880 A7 B7 五、發明説明（12 接著，第7H圖的步驟中，該浮動閘極電極圖案13 a及 該閘極電極圖案13B及13C的表面係覆蓋有厚度5至l〇nm的 保護氧化物薄膜1 8藉由在800至900°C之溫度範圍下的熱氧 化。然後，第71圖的步驟中，用一抗钱劑圖案i 73當作一掩 模’該源極區11a係藉由執行以ιχ 1〇14至5>< i〇i4 cm_2之摻 雜在30至80keV範圍的加速電壓下P+或As+之離子植入而 形成。 此外’第7J圖的步驟中，因該等區域b及c係覆蓋有一 抗姓劑圖案173，藉由利用該浮動閘極電極圖案13A作為一 自我對準掩模，As+之離子植入以5χ 1〇14至3χ 1〇15 cm_2之 摻雜在30至50keV範圍的加速電壓下被執行於該區域a。因 此’該n+-型源極線區丨lb係形成在該源極區Ua内並且該 型沒極區11c係形成在離該源極區Ua一通道區之相反側 成 接著，第7K圖的步驟中，一覆蓋該快閃記憶體晶胞 A之抗蝕劑圖案I?3被形成，並且藉由一 p-型或n_型雜質 分的離子植入，該LDD區lld及lle係分別形成於該區域B 及C。 成 --------------------0^—— ** (謝先閲讀背面之注意事項再填寫本頁) _、可| 再者，第7L圖的步驟中，該側壁氧化物薄膜16s係形成 在每個該浮動閘極電極圖案13A及該閘極電極圖案13B及 13C的兩側壁上。第7M圖的步驟中，因該快閃記憶體晶胞 區A係覆蓋有一抗蝕劑圖案174，藉由一 p_型或型雜質 分的離子植入，該擴散區llf及Ug係形成於該區域B&C 同樣地在包含此一單層閘極結構之快閃記憶體元件 的
-15- 五、發明説明（η 半導體積體電路元件製造中，第糊的步驟中當該熱氧化 “薄膜18係形成作為—保護氧化物薄膜為了覆蓋於該快閃 It體/a胞區A的單層閘極電極結構（該浮動閘極電極圖 案)如弟8A圖詳細所示時，該相同的熱氧化物薄膜μ亦形 成於該低壓操作電晶體B以便覆蓋該閘極電極13B如第8B 圖所示。έ士專，τ* ,、—、、Ό 好在該閘極電極13Β下面穿透的鳥嘴被 幵:成如第8Β圖圈出所示。因&，形成於該區域β之該低壓 操作電晶體B被防止具有一想要的臨界特性。 【發明概要】 本毛明的一般目的係提供一種半導體積體電路元件及 其製造方法，其中上述之缺點被排除。 (徐先閱讀背面之注意事項再填寫本頁) 本1明的另一特定目的係提供一種半導體積體電路元 -中有效地防止正好在—基底上_起形成有快閃記 體元件的-半導體元件閘極電極下面形成鳥嘴。 本lx月的又一目的係提供一種製造此一半導體積體 路元件之方法。 本發明以上之目的被實現藉由一種半導體積體電路元 件包含一基底、一非揮發記憶體元件形成於該基底之一 憶體晶胞區並具有一多層閘極電極結構包含覆蓋該基底 -隨這絕緣薄膜及-形成在賴道絕緣薄膜的浮動間極 極並具有覆蓋有由熱氧化物薄膜所形成的_保護絕緣薄 之側壁表面、及一半導體元件形成於該基底的一元件區， 該半導體元件包含一覆蓋該基底之閘極絕緣薄膜及一形成 在該閘極絕緣薄膜上的閘極電極，其中_鳥嘴結構係由一 憶 電 記 的 電 膜
•訂- -16- 531880 A7 ~------~____ 五、發明説明（14 ) 一 在該隨道絕緣薄膜及該浮動閘極電極之介面的熱氧化物薄 膜所幵7《4鳥嘴結構從該浮動閘極電極之側壁表面沿著 該介面穿入該浮動閘極電極，並且該間極絕緣薄膜係插置 在該基底及該閘極電極間使具有—大致相同的厚度。 本發明以上之目的亦被實現藉由一種半導體積體電路 元件包含：-基底；-形成於該基底之一記憶體晶胞區的 非揮發記憶體元件，該非揮發記憶體元件包含··一覆蓋有 -隨道絕緣薄膜的第-主動區、—緊鄰著該第—主動區形 成並覆蓋有-隨道絕緣薄膜的第二主動區、一由一形成於 該第二主動區之埋置擴散區所形成的控制閘極、一第一閘 極電極延伸在該第一主動區中的該隨道絕緣薄膜上並且形 ^橋樑在該第-及第二主動區間使經由該絕緣薄膜被電 谷性連接至该埋置擴散區，該第一閘極電極具有其侧壁覆 蓋有一由一熱氧化物薄膜所形成的保護絕緣薄膜、及一形 成在於該帛纟動區之該第_閘極電極的每—側上的擴散 區，及一形成於讓基底的一元件區之半導體元件，該半導 體7G件包含-覆蓋該基底的閘極絕緣薄膜及一形成在該間 極、、、巴緣薄膜上的第二閘極電極，其中一鳥嘴結構係由一在 該隨道絕緣薄膜及該第-閘極電極之介面的熱氧化物薄膜 所形成，該鳥嘴結構從該第一閘極電極之側壁表面沿著該 介面穿入該第-閘極電極，及該閘極絕緣薄膜係插置在該 基底及該第二閘極電極間使具有一大致相同的厚度。 *根據上述等半導體積體電路元件，無鳥嘴結構被形成 牙透進该第二閘極電極，因此，能夠避免於該半導體元件 本紙張尺度家標準（CNS) A4規格（2歌297公菱) --
訂— (徐先閲讀背面之注意事項再填寫本頁) -17- 531880 五、發明説明（I5 ) 臨界特性變化的問題。 本發明以上之目的亦被實現藉由一種製造一半導體積 體祕元件之方法，包含步驟⑷形成一半導體結構包含一、 覆蓋一基底之記憶體晶胞區的隧道絕緣薄膜、一覆蓋該隧 道絕緣薄膜㈣-秒薄膜、一覆蓋該第4薄膜的絕㈣ 膜、及一覆蓋該基底.之一邏輯元件區的間極絕緣薄膜，⑻ 沉積一第二矽薄膜在步驟（a)中所形成之半導體結構上以 至於該第二石夕薄膜覆蓋該記憶體晶胞區中的絕緣薄膜及該 邏輯兀件區中的閘極絕緣薄膜，⑷藉由連續仿製該第二石夕 薄膜，形成一多層閘極電極結構於該記憶體晶胞區以作為 -控制閘極電極之用，該絕緣薄膜、及在具有該第二矽薄 膜之記憶體晶胞區中的該第一石夕薄膜被留於該邏輯元件區 (d)形成一保護絕緣薄膜以至於該保護絕緣薄膜覆蓋於該 記憶體晶胞區之該多層閘極電極結構以及於該邏輯元件區 之該第二石夕薄膜，（e)形成擴散區於該記憶體晶胞區之該多 層閘極電極結構的兩侧藉由執行一雜質成分的離子植入該 基底以該多層閘極電極結構及該第二矽薄膜用來作為掩 杈，⑴藉由仿製該第二石夕薄膜，形成一閘極電極於該邏輯 兀件區，及（g)藉由執行離子植入以該閘極電極用來作為一 掩杈，形成擴散區於該邏輯元件區，藉此，一非揮發記憶 體疋件係形成於該記憶體晶胞區並且一半導體元件係形成 於該邏輯元件區。 本發明以上之目的進一步被實覌藉由一種製造一半導 體積體電路元件之方法，包含步驟⑷形成一半導體結構包 本紙張尺度適用中關家鮮（CNS) Α4規格（21()χ297公楚）
0^—— (I明先閲讀背面之注意事項再填寫本頁) 、可| -18- 五、發明説明（I6 ) 3覆蓋基底之€憶體晶胞區的隨道絕緣薄膜及一覆蓋 該基底之一邏輯元件區的問極絕緣薄膜，⑻沉積-石夕薄膜 在步驟⑷中所形成之半導體結構上以至於㈣薄膜覆蓋 該記憶體晶胞區中的隨道絕緣薄膜及該邏輯元件區中的問 極絕緣薄膜，⑷藉由選擇性仿製該石夕薄膜形成一第一間極 電極於該記憶體晶胞區以該石夕薄膜被留於該邏輯元件區， ⑷形成-保護絕緣薄膜以至於該保護絕緣薄膜覆蓋於該 記憶體晶胞區之該第一問極電極以及於該邏輯元件區之該 石夕薄膜，⑷形成擴散區於該記憶體晶胞區之該第一間極電 極的兩側藉由執行一雜質成分的離子植入該基底以該第一 閘極電極及㈣薄膜用來作為掩模，⑴藉由仿製該石夕薄 膜，形成一第二閘極電極於該邏輯元件區，及（g)藉由執行 離子植入以該閘極電極用來作為一掩模，形成擴散區於該 邏輯元件區，藉此，一非揮發記憶體元件係形成於該記憶 體晶胞區並且一半導體元件係形成於該邏輯元件區。 根據上述等方法，該閘極電極被仿至於該邏輯元件區 之前，該保護氧化物薄膜係形成以覆蓋該記憶體晶胞區中 的該多層閘極電極結構或該閘極電極。該保護氧化物薄膜 防止形成如同一穿透進該邏輯元件區中的該閘極電極的該 鳥嘴結構。因此，能夠避免於該半導體元件臨界特性變化 的問題。進一步，當藉由立子植入該等擴散區係形成於該 圯憶體晶胞區時，該元件區係覆蓋有該矽薄臈，藉由利用 該矽薄膜作為一掩模，一抗蝕劑程序可被省略，因此簡化 該半導體積體電路元件之製造程序。 本紙張尺度適用中國國家標準 (CNS) A4規格（210X297公釐） W1880 五、發明説明（π ) 【圖示之簡單說明】 當結合附圖解釋時，從以 攸以下砰細說明本發明之其他目 的、特徵及優點將更明顯，其中·· 第1Α到1Q圖係顯示一包含吝 匕3夕層閘極結構之快閃記憶 體元件的傳統半導體積體電路元件之製造程序圖；^ 第2A及2B圖係用以說明該包含多層閘極結構之快閃 吕己憶體元件的傳統半導體積體電路元件之缺點圖； 第3A及3B®係用以說明—用於該傳統半導體積體電 路元件中所利用多層閘極結構的該快閃記憶體元件之保護 氧化物薄膜的作用圖式； 第4圖係一根據相關技藝一單層閘極結構的一快閃記 憶體晶胞之平面圖； 第5A及5B圖係第4圖該快閃記憶體晶胞的橫截面圖； 第6A到6D圖係用以說明第4圖該快閃記憶體晶胞之寫 入及抹除操作圖； 第7A到7M圖係顯示一包含第4圖該快閃記憶體晶胞之 半導體積體電路元件的製造程序圖； 第8 A及8B圖係用以說明一包含第4圖該快閃記憶體晶 胞之半導體積體電路元件的缺點圖； 第9A到91圖係顯示根據本發明第一實施例一半導體 積體電路元件的製造程序圖； 第10A及10B圖係用以說明第一實施例之結果圖； 第11A及11B圖係用以說明第一實施例之另一結果圖； 第12A到121圖係顯示根據本發明第二實施例一半導 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐）
---- (諸先閲讀背面之注意事項再填寫本頁) 、盯| -20- 531880 A7 ___ B7_ 五、發明説明（18 ) 體積體電路元件的製造程序圖；及 第13A及13B圖係用以說明第二實施例之結果圖。 【較佳實施例之詳細說明】 參考附圖現將給予本發明之實施例說明。 [第一實施例] 第9 A到91圖係顯示根據本發明第一實施例一半導體 積體電路元件的製造程序圖。該圖式中，與之前說明之相 同元件係參照相同標號，並且將省略其說明。 此實施例中，首先執行第1入到1G圖之步驟，以至於一 對應於第1G圖之結構係獲得於第9 a圖之步驟。在此論點 上’一碎在上之絕緣體（S0I)結構可取代該si基底n。此 外’一隧道氮化物薄膜可取代該隧道氧化物薄膜12A。 再者’第9B圖的步驟中，該多層閘極電極結構16F係 形成於該快閃記憶體晶胞區A藉由利用第1H圖的步驟中所 說明之抗蝕劑圖案17A執行仿製。第9B圖的步驟中，無仿 裝被形成在覆蓋有該抗餘劑圖案丨7 A之該低壓操作電晶體 B及該高壓操作電晶體c上。 此實施例中’接著，第9C圖的步驟中，該抗钱劑圖案 17A被除去，並且該保護氧化物薄膜18係由一熱氧化物薄 膜所形成以覆蓋該多層閘極電極結構16F藉由執行在8〇〇 至900 C之溫度範圍下的熱氧化。該相同的熱氧化物薄膜18 同樣被形成在每個區域B及c中該非結晶型矽薄膜丨6的表 面上。
此外，第9C圖的步驟中，用該多層閘極電極結構16F 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） -------------参…： (諝先閱讀背面之注意事項再填寫本頁) 、^τ— -21- 531880 -—--------- B7 五、發明説明（19 ) 田作一自我準掩模’該擴散區Uc係形成於該快閃記憶體晶 胞區A藉由執行如同於上述第1L圖的步驟之相同條件下的
As+ (或P+)之離子植入。該雜質濃度可同於在該擴散區Ua 及lib之側上及該擴散區llc之側上。在此論點上，無離子 被注入覆蓋有該非結晶型矽薄膜16之區域6及^中的以基 底11，可利用一抗蝕劑圖案其具有一開口在該快閃記憶體 晶胞區A上。 第9D圖的步驟中，藉由利用前述於第π圖之步驟的抗 蝕劑圖案17Β作為一掩模，仿製被執行在該區域β及c中的 該非結晶型矽薄膜16上，以至於該閘極電極16Β及16C係分 別形成於該低壓操作電晶體B及該高壓操作電晶體c。 接著，弟9E圖的步驟中，以前述於第iM圖之步驟的抗 蝕劑圖案19C係用來作為一掩模，該LDD擴散區nd係形成 於該區域B中之Si基底11藉由在其中執行一 n_型或p-型雜 貝成分的離子植入。 第9F圖的步驟中，以前述於第1N圖之步驟的抗蝕劑圖 案19D係用來作為一掩模，該LDD擴散區Ue係形成於該該 S域C中之Si基底11藉由在其中執行一 n -型或卜型雜質成 分的離子植入。第9E及9F圖的步驟中，該擴散區Ud及Ue 可被形成在相同的離子植入條件下之相同步驟中。 第9G圖的步驟中，其對應於上述第1〇圖之步驟，該侧 壁絕緣薄膜16s係形成在每個該多層閘極電極結構16ρ及該 閘極電極16B及16C上。第9H圖的步驟中，其對應於上述第 1P圖之步驟，該快閃記憶體晶胞區A係覆蓋有該抗蝕劑圖 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂| 41^- -22- 531880 A7 '----~—— ___ B7_____ 五、發明説明（2〇 ) ^ — 案19E。此外，以該閘極電極B&c及該側壁絕緣薄臈i6s 係用來作為自我對準掩模，該擴散區llf及llg係分別形成 於該區域B及C中之Si基底u，藉由在其中執行一n型或卜 型雜質成分的離子植入。 此外’藉由執行同於上述於第i Q圖的步驟，能夠得到 對應於第1Q圖之第91圖的一半導體積體電路元件結構。 此實施例中，當該保護絕緣薄膜18由第9c圖之步驟熱 氧化所形成時，無仿製已被執行在該區域B及c中之非結晶 型矽薄膜16上。結果，該區域B&c中，該熱氧化物薄膜18 係形成在該非結晶型矽薄膜16的表面上，但其被防止形成 在該非結晶型矽薄膜16及該閘極氧化物薄膜12B間的一介 面。此外，在第9D圖之該閘極電極i6B及16C的仿製步驟 後’無此熱氧化被執行於任何步驟。因此，雖然該保護絕 緣薄膜18係形成以覆蓋該多層閘極電極結構16p如第1〇A 圖所示’除了該閘極氧化物薄膜12B，無任何熱氧化薄膜 被"L積在該閘極電極16B之底部9因此，能避免該低壓操 作電晶體於臨界特性上變化的問題。 如第10A圖圈出所示，第9C圖的步驟中，鳥嘴係形成 在該浮動閘極電極圖案13A下面具有該保護絕緣薄膜18的 形成。另一方面，有關該區域B及C中的MOS電晶體，鳥嘴， 若曾形成’在厚度及穿透距離上係遠小於形成在該浮動閘 極電極圖案13 A下面者。 此外本實施例中，如第11A及11B圖所示，第9C圖之離 子植入步驟中，無抗蝕劑圖案被需要被提供於該低壓操作 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-23- 531880 A7 ___B7 五、發明説明（21 ) 電晶體B及該高壓操作電晶體C因該區域B及C係覆蓋有非 結晶型矽薄膜16。結果，此簡化該半導體積體電路元件之 製造程序。 [第二實施例] 第12 A到121圖係顯示根據本發明第二實施例一半導 體積體電路元件的製造程序圖。該圖式中，與之前說明之 相同元件係參照相同標號，並且將省略其說明。 此實施例中，對應於第7A到7D圖之步驟首先被執行， 以致對應於第7E圖之結構被得到於第丨2 A圖的步驟。此實 施例中’一 SOI基底亦可代替該Si基底11，再者，一熱氮化 物氧化物薄膜可代替該隧道氧化物薄膜12A或該熱氧化物 薄膜12B及12C。 接著，第12B圖的步驟中，其對應於第7F圖之步驟， 厚度100至300nm的該非結晶型矽薄膜13係沉積在第12八圖 的結構上，該非結晶型矽薄膜13可以一多晶矽薄膜取代。 此外，該非結晶型矽薄膜13可被摻雜有p+。第12(：圖的步 驟中，仿製被執行在該非結晶型矽薄膜13上藉由利用一抗 姑劑圖案27】作為-掩模.以至該浮動閘極電極圖案nA被 形成。該抗蚀劑圖案271覆蓋該低壓操作電晶體B及該高壓 操作電晶體C。結果，第12C圖的步驟中，無仿製被執行在 該區域B及C中的該非結晶型石夕薄膜丨3上。 、接著，第12D圖的步驟中，該抗_圖案a被除去， 並且厚度5至l〇nm的保護絕緣薄膜18係由—熱氧化物薄膜 所形成以便覆蓋該區域中的浮動閘極電極圖案Μ藉由執 本紙張尺度適用中國國家標準（CNS) M規格（21〇χ297公釐） (請先閱讀背面之注意事項再填寫本頁)
-24- 531880 A7 I---— _B7 五、發明説明（22 ) ~ " 〜 — 行在800至90(TC之溫度範圍下的熱氧化。由於該熱氧化， 該熱氧化物薄膜18亦被形成在該區域B&C中非結晶型矽 薄膜13的表面上。 阳 接者，第12E圖的步驟中，—對應於第71圖該抗餘劑圖 案I?2的抗蝕劑圖案2?2係形成在第12D圖的結構。以該 | 劑圖案272係利用作為一掩模，以5χ 1〇14至3>< 1〇1、化2之摻 雜在30至80keV範圍的加速電壓下ρ+(或As+)之離子植入被 執行以致該擴散區1 la係緊鄰該快閃記憶體晶胞區A中的 浮動閘極電極圖案13A而形成。此外第12E圖的步驟中，p+ 之離子植入後，以lx 1015至6>< 1〇15cm-2之摻雜在3〇至 80keV範圍的加速電壓下執行As +之離子植入，以致該擴散 區11a之電阻被將低。 接著，第12F圖的步驟中，該抗蝕劑圖案272被除去， 以該浮動閘極電極圖案13A係利用作為一掩模，以5χ 1〇i4 至3x l〇15cm 2之掺雜在20至60keV範圍的加速電壓下As+ 之離子植入被執行於該區域A，以致該擴散區Ub及Uc係 形成於该區域A中的Si基底。在此論點上，第圖之步驟 係可省略的。此外，一僅在該快閃記憶體晶胞區A上具有 一開口之抗蝕劑圖案也可被形成。 接著，第12G圖的步驟中，一抗蝕劑圖案273係形成在 第12F圖的結構上，該快閃記憶體晶胞區a係形成有該抗蝕 劑圖案27广然後，仿製被執行在該非結晶型矽薄膜13以該 抗蝕劑圖案273利用作為一掩模於該區域b及C，以致該閘 極電極13B及13C被形成在其中。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）
.....ί (誚先閲讀背面之注意事項再填寫本頁) 、^τ— -25- 531880 A7 ____B7 五、發明説明釦） (請先閲讀背面之注意事項再填寫本頁) 第12H圖的步驟中，該抗蝕劑圖案273被除去並且一覆 蓋該快閃記憶體晶胞區A之抗蝕劑圖案274被形成。以該抗 钱劑圖案274利用作為一掩模，一 n-型或p_型雜質成分被導 入該Si基底11藉由離子植入，以致該LDD擴散區lid及lie 係分別形成於該區域B及C。 此外，第121圖的步驟中，該抗蝕劑圖案274被除去， 並且一 CVD氧化物薄膜16S被沉積。此外，以被該快閃記 憶體晶胞區A中的一抗餘劑圖案275所保護之CVD氧化物 薄膜16S，回餘被執行於該區域B及C，以致該側壁氧化物 薄膜16s係形成在每個閘極電極13B及13C的側壁上。 此外，藉由執行相同於第7M圖之步驟的離子植入在第 121圖的結構上’該擴散區iif及iig於該&基底η，一 ^型 或P-型閘極電極同樣是可行成的。例如WSi或CoSi的一低 電阻金屬矽化物薄膜，藉由金屬矽化物處理，依所需可被 形成在每個該閘極電極13B及13C及該等擴散區11 f及J jg 的表面上。 第13 A及13B圖係顯示根據此實施例所形成的快閃記 憶體元件及低壓操作電晶體之詳細結構圖。 如弟13 A圖所示，此實施例中該浮動閘極電極圖案13 a 不僅具有其侧壁表面而且其頂表面係均勻覆蓋有該保護氧 化物薄膜18。於是，即使該快閃記憶體元件被留於一熱環 境一長時間隔薄膜，累積於該浮動閘極電極圖案13A的電 子被穩定地保留。 再者此實施例中，當執行第12D圖之熱氧化步驟時， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） -26- 531880 五、發明説明（24 ) 該非結晶型矽薄膜13未被仿製於該區域B及C。於是，如第 13B圖所示’無任何熱氧化物薄膜之鳥嘴在該該閘極電極 13B及13C下面穿透。此使形成在該以基底u其上也形成快 閃記憶體元件的每個MOS電晶體之臨界特性及操作特性 穩定。於该臨界特性及操作特性的改良係顯著於一具有一 短閘極長度積一薄閘極氧化物薄膜的低壓操作電晶體。 此實施例中，無任何抗餘劑圖案係需要被形成於第 12F圖之離子植入步驟，因此簡化該製早程序。 根據之前實施例一多層閘極型的快閃記憶體元件中， 於第91圖的結構，該多層閘極電極結構16F同樣可具有其侧 表面及頂表面係連續覆蓋有該保護絕緣薄膜如同於第i2i 圖者。 根據本發明，在一閘極電極被仿製於一第一或第二元 件區之前，一保護絕緣薄膜被形成以覆蓋一快閃記憶體晶 胞區中的夕層閘極電極結構或一浮動閘極電極圖案，該 保護絕緣薄膜防止一鳥嘴結構被形成一穿透進於該元件區 之閘極電極。因此，在該元件區中一半導體元件之臨界特 性上變化的問題能被避免。再者，根據本發明，當擴散區 係藉由離子植入形成於該快閃記憶體晶胞區時，該元件區 係覆蓋有一非結晶型矽薄膜，藉由利用該非結晶型矽薄膜 作為-掩模，-抗姓劑程序可被省略，於是簡化該製造程 序。 本發明不僅限於該具體揭露之實施例，但在不脫離本 發明之範圍下可做成變化及修飾。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公董）
-----------------0^—— (請先閲讀背面之注意事項再填寫本頁) 訂| -27- 531880 五、發明説明（25 元件標號對照表 11…梦基底 lla…η-型擴散區 lib…η-型擴散區 11c…η·型擴散區 1 Id…LDD擴散區 lle. "LDD擴散區 llf. ..p-型/η-型擴散區 Hg…Ρ-型/η-型擴散區 12Α…隧道氧化物薄膜 12Β…熱氧化物薄膜 12C…熱氧化物薄膜 13…非結晶型矽薄膜 13Α…非結晶型矽圖案 14…絕緣薄膜 14A…ΟΝΟ圖案 14a···熱氧化物薄膜 14b···氮化矽薄膜 14c·.· 一氧化碎薄膜 15 A…抗钱劑圖案 1 5 B…抗钱劑圖案 16…非結晶型碎薄膜 16 A…非結晶型碎圖案 16B··.閘極電極 16C…閘極電極 16F···多層閘極電極結構 16s··.側壁絕緣薄膜 17A…抗蝕劑圖案 17B…抗蝕劑圖案 18…保護氧化物薄膜 19A…抗蝕劑圖案 19B…抗蝕劑圖案 19C…抗钱劑圖案 19D…抗蝕劑圖案 19E…抗蝕劑圖案 20…介層絕緣薄膜 20A...W 栓 20B...W 栓 20C...W 栓 11A…元件區 11B ·. ·元件區 llC".n+·型擴散區 11 a · · · n -型源極區 llb"_n+-型源極線區 11C···!!'型汲極區 11F…場氧化物薄膜 12Ac···氧化物薄膜 (請先閲讀背面之注意事項再填寫本頁) .訂— -#- 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） -28- 531880 A7 B7 五、發明説明（26 ) 13A...浮動閘極電極 13Ac...連接部 15^..抗蝕劑圖案 152…抗蝕劑圖案 171...抗餘劑圖案 172…抗蝕劑圖案 案 173…抗蝕劑圖案 27^..抗蝕劑圖案 272..·抗蝕劑圖案 2 7 3…抗名虫劑圖案 274…抗蝕劑圖案 275…抗蝕劑圖案 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -29-

Claims (1)

  1. ^>31880 A8 B8 C8 D8
    、申請專利範圍 1· 一種半導體積體電 一基底（11); 一非揮發記憶體元件，係形成於該基底（i丨）之一記憶 體晶胞區並具有一多層閘極電極結構（16F)包含覆蓋該 基底（11)的一隧道絕緣薄膜（12A)及一形成在該隧道絕緣 薄膜（12A)的浮動閘極電極（13A)並具有覆蓋有由熱氧化 物薄膜所形成的一保護絕緣薄膜（18)之側壁表面；及 一半導體元件，係形成於該基底（11)的一元件區，該 半導體元件包含一覆蓋該基底（n)之閘極絕緣薄膜（12B， 12C)及一形成在該閘極絕緣薄膜（12B，12C)上之閘極電 極（16B，16C)， 其中一鳥嘴結構係由一在該隧道絕緣薄膜（12A)及 該浮動閘極電極（Γ3Α)之介面的熱氧化物薄膜所形成，該 鳥嘴結構從該浮動閘極電極（13 A)之侧壁表面沿著該介 面穿入該浮動閘極電極（13A);及 該閘極絕緣薄膜（12B，12C)係插置在該基底（11)及 該閘極電極（16B，16C)間使具有一大致相同的厚度。 2·如申請專利範圍第1項所述之半導體積體電路元件，其中 該多層閘極電極結構（16F)更包含一形成在該浮動閘極 電極（13 A)上的絕緣薄膜（14A)及一形成在該絕緣薄膜 (14A)上的控制閘極電極（16A)。 3·如申請專利範圍第2項所述之半導體積體電路元件，其中 該等閘極電極（16B，16C)及該控制閘極電極（16A)中的每 一個包含一多晶矽化金屬或多金屬結構其包含一摻雜有 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂| 0, -30- 531880 A8 B8 C8 D8 、申請專利範圍 —n_型或p-型摻雜物之矽薄膜。 4·如申請專利範圍第1項所述之半導體積體電路元件，其中 形成該保護絕緣薄膜（18)之熱氧化物薄膜連接至該鳥嘴 結構。 5·如申請專利範圍第1項所述之半導體積體電路元件，其中 該保護絕緣薄膜（18)連續地覆蓋該多層閘極電極結構 (16F)的侧壁面及一頂表面。 6·如申請專利範圍第1項所述之半導體積體電路元件，其中 一矽在上之絕緣體基底被利用作為該基底。 7·如申請專利範圍第1項所述之半導體積體電路元件，其中 該隧道絕緣薄膜（12A)係一隧道氧化物薄膜。 8·如申請專利範圍第丨項所述之半導體積體電路元件，其中 該隧道絕緣薄膜（12A)係一隧道氮化物薄膜。 9· 一種半導體積體電路元件包含： 一基底（11); 一非揮發記憶體元件，係形成於該基底（丨丨）之一記憶 體晶胞區’ 該非挥發記憶體元件包含： 一第一主動區（11A)，係覆蓋有一隧道絕緣薄膜 (12A)； 一第二主動區（11B)，係緊鄰著該第一主動區 (11A)形成並覆蓋有一隨道絕緣薄膜（uac); 一控制閘極，係由一形成於該第二主動區（11B) 之埋置擴散區（11C)所形成； 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂| -31- 531880 A8 B8 C8 D8 申請專利範圍 一第一閘極電極（13A)，係延伸在該第一主動區 (11A)中的該隧道絕緣薄膜（12A)上並且形成一橋樑在該 第一及第二主動區（11A，11B)間使經由該絕緣薄膜（12Ac) 被電谷性連接至該埋置擴散區（11C)，該第一閘極電極 (13 A)具有其側壁覆蓋有一由一熱氧化物薄膜所形成的 保護絕緣薄膜（18);及 一擴散區（11a，11c)，係形成在於該第一主動區 (11A)之該第一閘極電極（13A)的每一侧上；及 一半導體元件，係形成於該基底的一元件區，該半 導體元件包含一覆蓋該基底（11)的閘極絕緣薄膜（12B， 12C)及一形成在該閘極絕緣薄膜（12B，12c)上的第二閘 極電極（13B，13C)， 其中一鳥嘴結構係由一在該隨道絕緣薄膜（12 a)及 該第一閘極電極（13A)之介面的熱氧化物薄膜所形成，該 鳥嘴結構從該第一閘極電極（13 A)之側壁表面沿著該介 面穿入該第一閘極電極（13A);及 該閘極絕緣薄膜（12B，12C)係插置在該基底（u)及 該第二閘極電極（13B，13C)間使具有一大致相同的厚度。 1〇·如申請專利範圍第9項所述之半導體積體電路元件，其 中形成該保護絕緣薄膜（18)之熱氧化物薄膜係連接至 該鳥嘴結構。 11·如申請專利範圍第9項所述之半導體積體電路元件，其 中該保護絕緣薄膜（18)連續地覆蓋該第一閘極電極 (13A)的一頂表面。 本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公楚） (請先閱讀背面之注意事項再填寫本頁) •訂— -32-
    •如申清專利範圍第9項所述之半導體積體電路元件，其 中該第二閘極電極（13B，13C)包含一多晶矽化金屬或多 金屬結構其包含一摻雜有一 η-型或p-型摻雜物之矽薄 13.如申請專利範圍第9項所述之半導體積體電路元件，其 中一絕緣體上矽基底係用來作為該基底。 Ϊ4·如申請專利範圍第9項所述之半導體積體電路元件，其 中該隧道絕緣薄膜（12Α)係一隧道氧化物薄膜。 15·如申請專利範圍第9項所述之半導體積體電路元件，其 中該隧道絕緣薄膜（12Α)係一隧道氮化物薄膜。 6·種製造一半導體積體電路元件之方法，包含步驟： (a) 形成一半導體結構包含一覆蓋一基底（11)之記 憶體晶胞區的隧道絕緣薄膜（12A)、一覆蓋該隧道絕緣 薄膜（12A)的第一矽薄膜（13)、一覆蓋該第一矽薄膜（13) 的絕緣薄膜（14)、及一覆蓋該基底之一邏輯元件區的閘 極絕緣薄膜（12C); (b) 沉積一第二矽薄膜（16)在步驟（a)中所形成之半 導體結構上以至於該第二矽薄膜（16)覆蓋該記憶體晶 胞區中的絕緣薄膜（14)及該邏輯元件區中的閘極絕緣 薄膜（12C); (c) 藉由連續仿製該第二矽薄膜（16)，形成一多層 閘極電極結構(16F)於該記憶體晶胞區以作為一控制間 極電極（16A)之用，該絕緣薄膜（14)、及在具有該第二矽 薄膜（16)之記憶體晶胞區中的該第一矽薄膜（13)被留於 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) ------— -33- 531880 A8 B8 C8 D8 申請專利範圍 該邏輯元件區； (請先閲讀背面之注意事項再填寫本頁) (d) 形成一保護絕緣薄膜（丨8)以至於該保護絕緣薄 膜（18)覆蓋於該記憶體晶胞區之該多層閘極電極結構 (16F)及於該邏輯元件區之該第二矽薄膜（16); (e) 形成擴散區（iia，ilc)於該記憶體晶胞區之該 多層閘極電極結構（16F)的兩侧藉由執行一雜質成分的 離子植入該基底（11)以該多層閘極電極結構（16F)及該 第二矽薄膜（16)用來作為掩模； (f) 藉由仿製該第二矽薄膜（16)，形成一閘極電極 (16B，16C)於該邏輯元件區；及 訂— (g) 藉由執行離子植入以該閘極電極（16B，16C)用 來作為一掩模’形成擴散區（11 d，11 e，11 f , 11 g)於讓 邏輯元件區， 藉此，一非揮發記憶體元件係形成於該記憶體晶胞 區並且一半導體元件係形成於該邏輯元件區。 17.如申請專利範圍第μ項所述之方法，其中該邏輯元件區 包含第一及第二元件區； 步驟（a)分別形成第一及第二閘極絕緣薄膜（12B， 12C)於該第一及第二元件區，該第二絕緣薄膜（12C)係 厚於該第一絕緣薄膜（12B); 步驟（f)分別形成第一及第二閘極電極（16B，16C) 於該第一及第二元件區，藉由仿製該第二矽薄膜（16); 及 步驟（g)形成擴散區（lid，lie，Ilf，iig)於該第一
    -34- 、申請專利範圍 及第二元件區藉由分別利用該第一及第二閉極電極 (16B，16C)作為掩模。 18·如申請專利範圍第17項所述之方法，其中步驟⑻同時被 執行於該記憶體晶胞區及該第一與第二元件區。 19.如申請專利範圍第17項所述之方法，其中該控制閉極電 極（16A)及該第一及第二閉極電極（ΐ6Β，16〇中的每一 個包含一多晶石夕化金屬或多金屬結構其包含-摻雜有 一 η-型或p-型摻雜物之矽薄膜。 2〇·如申請專利範圍第16項所述之方法，其中步驟⑻同時被 執行於該記憶體晶胞區及該邏輯元件區。 21·如申請專利範圍第16項所述之方法，其中步驟⑷被執行 不用一抗餘劑掩模。 泛如申請專利範圍第16項所述之方法，其中步驟⑷利用— 隧道氧化物薄膜作為該隨道絕緣薄膜⑴句。 23·如申請專利範圍第16項所述之方法，其中步驟⑷利用_ 隧道氮化物薄膜作為該隧道絕緣薄膜（ΐ2Α)。 24·如申請專利範圍第16項所述之方法，其中一石夕在上之絕 緣體基底被利用作為該基底（U)。 巴 25.如申請專利範圍第16項所述之方法，其中步驟⑷藉由埶 氧化形成該保護氧化物薄膜（18)以至於該保護氧化物 薄膜（18)係由一熱氧化物薄膜所形成。 =申明專利耗圍第16項所述之方法，其中步驟⑻執行離 植入以該記憶體晶胞區被一抗蝕劑掩模(i9D，呢） 531880 A8 B8 C8 —---- D8_____ 六、申請專娜目 '^ " 27·如申請專利範圍第16項所述之方法，其中該控制間極電 極（16A)及該第等閘極電極（16B，16C)中的每一個包含 一多晶矽化金屬或多金屬結構其包含一摻雜有一卜型 或p-型摻雜物之矽薄膜。 28·種製造一半導體積體電路元件之方法，包含步驟： (a) 形成一半導體結構包含一覆蓋一基底（11)之記 憶體晶胞區的隧道絕緣薄膜(；12A)及一覆蓋該基底之一 邏輯元件區的閘極絕緣薄膜（12B，12C); (b) 沉積一矽薄膜（13)在步驟（a)中所形成之半導體 結構上以至於該矽薄膜（13)覆蓋該記憶體晶胞區中的 隧道絕緣薄膜（12A)及該邏輯元件區中的閘極絕緣薄膜 (12B，12C); (c) 藉由選擇性仿製該矽薄膜（13)形成一第一閘極 電極（13A)於該記憶體晶胞區以該矽薄膜〇3)被留於該 邏輯元件區； (d) 形成一保護絕緣薄膜（18)以至於該保護絕緣薄 膜（18)覆蓋於該記憶體晶胞區之該第一閘極電極（丨3A) 以及於該邏輯元件區之該矽薄膜（13); (e) 形成擴散區（11a，11c)於該記憶體晶胞區之該 第一閘極電極（13A)的兩侧藉由執行一雜質成分的離子 植入該基底（11)以該第一閘極電極（13 A)及該矽薄膜（13) 用來作為掩模； (f) 藉由仿製該矽薄膜（13)，形成一第二閘極電極 (13B，13C)於該邏輯元件區；及 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂丨 %11111 . -36- Α8 Β8 C8 D8 '申請專利範圍 (g)错由執行離子植入以该閘極電極（1 ，1 3C)用 來作為一掩模，形成擴散區（lld，lle，llf，llg)於該 邏輯元件區， 藉此，一非揮發記憶體元件係形成於該記憶體晶胞 區並且一半導體元件係形成於該邏輯元件區。 29.如申請專利範圍第28項所述之方法，其中該邏輯元件區 包含第一及第二元件區； 步驟（a)分別形成第一及第二閘極絕緣薄膜（i3B， 13C)於該第-及第二元件區，該第_絕緣薄膜（i2c)係 厚於該第一絕緣薄膜（12B); 步驟（0分別形成第三及第四閘極電極（13B，13C) 於该第-及第二元件區’藉由仿製該第二石夕薄膜⑴）； 及 步驟（g)形成擴散區（lld，lle，llf，llg)於該第一 及第二元件區藉由分別利用該第三及第四閘極電極 (13B，13C)作為掩模。 3〇·如申請專利範圍第29項戶斤述之方法，其中步驟（b)同時被 執行於該記憶體晶胞區及該第一與第二元件區。 31.如申請專利範圍第29項所述之方法，其中該第三及第四 問極電極⑴B，13C)中的每一個包含一多晶石夕化金屬或 多金屬結構其包含一摻雜有—n_型或卜型摻雜物之石夕 薄膜。 处如申請專利第28項所述之方法，其中步驟⑻同時被 執行於該記憶體晶胞區及該邏輯元件區。
    本紙張尺度適财_家標準（CNS) A4規格（210X297公釐) 531880 A8 B8 C8 D8 六、申請專利範圍 33·如申請專利範圍第28項所述之方法，其中步驟（e)被執行 不用一抗蝕劑掩模。 (請先閲讀背面之注意事項再填寫本頁) 34·如申請專利範圍第28項所述之方法，其中步驟(a)利用一 隧道氧化物薄膜作為該隧道絕緣薄膜（12A)。 35. 如申請專利範圍第28項所述之方法，其中步驟（a)利用一 隧道氮化物薄膜作為該隧道絕緣薄膜（12 A)。 36. 如申請專利範圍第28項所述之方法，其中一矽在上之絕 緣體基底被利用作為該基底（11)。 37. 如申請專利範圍第28項所述之方法，其中步驟（d)藉由熱 氧化形成該保護氧化物薄膜（18)以至於該保護氧化物 薄膜（18)係由一熱氧化物薄膜所形成。 38. 如申請專利範圍第28項所述之方法，其中步驟（g)執行離 子植入以該記憶體晶胞區被一抗蝕劑掩模（274，275)保 護。 39. 如申請專利範圍第28項所述之方法，其中該第二閘極電 極（13B，13C)包含一多晶矽化金屬或多金屬結構其包含 一摻雜有一 η-型或p-型摻雜物之石夕薄膜。 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -38-
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