JP2008071796A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】SOI基板を用いた高周波特性の良好なシリコンからなる半導体装置を得る。
【解決手段】シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているSOI基板と、前記薄膜シリコン層に形成されたMOSFETとを備え、前記MOSFETの形成されている領域に対応する前記シリコン酸化層を介した背面のシリコン基板の領域が除去されていることを特徴とする半導体装置を提供することにより上記課題を解決する。
【選択図】図3

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、高周波に対応した半導体装置及び半導体装置の製造方法の技術分野に関するものである。
近年、携帯電話やワイヤレスLAN等の無線通信機器の急激な普及や、衛星放送の多チャンネル化による情報機器やシステムの高機能化などに伴って、これらの機器のRF送受信部に使用されるGHz帯域のマイクロ波に対応した半導体スイッチの需要が増加している。
この半導体スイッチとしては、高周波特性に優れ、信号経路間の高アイソレーション化を実現することができるGaAs電界効果トランジスタ(FET:Field Effect Transistor)を用いた化合物半導体スイッチがある。
しかしながら、GaAs基板はSi基板よりも高価な上、大口径化もあまり進んではいないため、GaAsを用いた電子デバイスの低コスト化は困難である。
このため、Si基板を用いたMOSFETを高周波化させる開発が検討されている。具体的には、非特許文献1に開示されているように、SOI(Silicon On Insulator)基板を用いたものや、非特許文献2に開示されているように、SOS(Silicon On Sapphire)基板を用いることにより、寄生容量を低減させることができ特性の向上を図ることができる。
ここで、SOS基板を用いた場合では、絶縁性の高いサファイア基板を用いているため寄生容量を小さくできるものの、サファイアとSiとの結晶構造及び格子定数が異なるため単結晶のSiをエピタキシャル成長させることは困難である。このため、エピタキシャル成長等によりSi層を形成する際に格子欠陥が生じやすく、この格子欠陥により歩留まりが低下してしまう。また、サファイア基板が非常に高価なものであり、作製される素子のコストを低下させることができないといった問題点も有している。
一方、SOI基板はこのような問題点がないことから、特許文献1には、より具体的な素子に関する発明が開示されている。
J.Bonkowski, et.al., "Integration of Triple−Band GSM Antenna Switch Module Using SOI CMOS", IEEE RFIC Symp.Dig.,2004, pp.511−514 Mei−Chao Yeh, et.al., "A Millimeter−Wave Wideband SPDT Switch with Traveling−Weve Concept Using 0.13−μm CMOS Process", IEEE MTT−S International Microwave Symp.,2005, pp.53−57 特開2003−347553号公報
本発明は、比較的低価格なSOI基板を用いて高周波に対応したMOSFETからなる回路を形成した半導体装置を提供するとともに、この半導体装置の製造方法を提供するものである。
本発明の一の態様に係る半導体装置は、シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているSOI基板と、前記薄膜シリコン層に形成されたMOSFETとを備え、前記MOSFETの形成されている領域に対応する前記シリコン酸化層を介した背面のシリコン基板の領域が除去されていることを特徴とする。
また、本発明の一の態様に係る半導体装置の製造方法は、シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているSOI基板における前記薄膜シリコン層に、800〔MHz〕以上の高周波駆動のためのMOSFETを形成する素子形成工程と、前記MOSFETの電極上の所定領域に厚膜電極を形成する厚膜電極工程と、前記厚膜電極と支持基板とを付着させる付着工程と、前記付着工程後、前記シリコン基板をエッチングするエッチング工程と、前記支持基板を除去する除去工程と、を備えたことを特徴とする。
本発明では、SOI基板を用いて、SiからなるMOSFETによる高周波回路を形成することができるため、低コストで製造することができる効果がある。
本発明は、SOI基板を用いてSiからなるMOSFETによる高周波回路を形成するものである。SOI基板を用いてSiからなる高周波MOSFETを形成した場合、SOI基板におけるシリコン酸化層を介したSi基板領域において、Siが導電性を有しているため、MOSFETを1〔GHz〕前後の高周波で駆動した場合に、MOSFETのオーミック電極(ソース電極、ドレイン電極)とSi基板領域において容量結合が生じ、挿入損失が大きくなること、また、アイソレーション(遮断特性)が劣化するという問題点が生じることを発明者が見出した。また、このような現象は、駆動周波数が1〔GHz〕前後の高周波で駆動した場合のみ生じるのではなく、約800〔MHz〕以上の周波数であれば、顕著に発生することも同時に見出した。本発明は、上記事項に基づくものである。
〔第1の実施の形態〕
本発明における一実施の形態を以下に記載する。図1は、本実施の形態に用いられる高周波スイッチ回路、即ち、シャント型SPDTスイッチ回路の回路図である。また、図2は、図1に示した回路の本実施の形態における半導体装置、具体的には、SOI基板上に上記回路を形成したものの上面図である。
本実施の形態におけるシャント型SPDTスイッチ回路は、SOI基板上の薄膜シリコン層に形成されており、アンテナ端子101と第1のRF端子102との間に第1のスルーMOSFET領域106が形成されている。この第1のスルーMOSFET領域106には、MOSFET(T11、T12)が形成されている。MOSFET(T11、T12)における各々のゲート電極は、各々ゲート付加抵抗(Rg11、Rg12)を介しコントロール回路1に接続されており、各ゲートの電位でRF信号の導通及び遮断の制御を行っている。また、ソース電極とドレイン電極の間には、ソースとドレインのバイアスを一定に保つために、各々ソース−ドレイン間付加抵抗(Rd11、Rd12)が並列に接続されている。
また、アンテナ端子101と第2のRF端子103との間に第2のスルーMOSFET領域107が形成されている。この第2のスルーMOSFET領域107には、MOSFET(T21、T22)が形成されている。MOSFET(T21、T22)における各々のゲート電極は、各々ゲート付加抵抗(Rg21、Rg22)を介しコントロール回路1に接続されており、各ゲートの電位でRF信号の導通及び遮断の制御を行っている。また、ソース電極とドレイン電極の間には、ソースとドレインのバイアスを一定に保つために、各々ソース−ドレイン間付加抵抗(Rd21、Rd22)が並列に接続されている。
また、第1のRF端子102とGND電極104の間に第1のシャントMOSFET領域108が形成されている。この第1のシャントMOSFET領域108には、MOSFET(T31、T32)が形成されている。MOSFET(T31、T32)における各々のゲート電極は、各々ゲート付加抵抗(Rg31、Rg32)を介しコントロール回路1に接続されており、各ゲートの電位でRF信号の導通及び遮断の制御を行っている。また、ソース電極とドレイン電極の間には、ソースとドレインのバイアスを一定に保つために、各々ソース−ドレイン間付加抵抗(Rd31、Rd32)が並列に接続されている。
また、第2のRF端子103とGND電極105の間に第2のシャントMOSFET領域109が形成されている。この第2のシャントMOSFET領域109には、MOSFET(T41、T42)が形成されている。このMOSFET(T41、T42)における各々のゲート電極は、各々ゲート付加抵抗(Rg41、Rg42)を介しコントロール回路1に接続されており、各ゲートの電位でRF信号の導通及び遮断の制御を行っている。また、ソース電極とドレイン電極の間には、ソースとドレインのバイアスを一定に保つために、各々ソース−ドレイン間付加抵抗(Rd41、Rd42)が並列に接続されている。
更に、アンテナ端子101と第1のスルーMOSFET領域106及び第2のスルーMOSFET領域107とは、金属配線110により接続されており、第1のスルーMOSFET領域106と第1のRF端子102とは、金属配線111により接続されており、第1のRF端子102と第1のシャントMOSFET領域108とは、金属配線112により接続されており、第1のシャントMOSFET領域108とGND端子104とは、金属配線113により接続されている。
また、第2のスルーMOSFET領域107と第2のRF端子103とは、金属配線114により接続されており、第2のRF端子103と第2のシャントMOSFET領域109とは、金属配線115により接続されており、第2のシャントMOSFET領域109とGND端子105とは、金属配線116により接続されている。尚、これらの領域に隣接して、ロジック回路117が形成されている。
次に、図2における線3A−3Bにおいて切断した断面図を図3に示し、線4A−4Bにおいて切断した断面図を図4に示す。尚、図3、図4に示すように、MOSFETの形成されている面には絶縁層124が形成されている。
図3、図4に示すように、第1のスルーMOSFET領域106、第2のスルーMOSFET領域107、第1のシャントMOSFET領域108及び第2のシャントMOSFET領域109の形成されているシリコン酸化層123を介したシリコン基板122の背面の領域、即ち、図2における破線により囲まれた領域はエッチング等により除去されている。具体的には、SOI基板におけるシリコン酸化層123が露出状態となるまで、シリコン基板122をRIE等の選択エッチング等を行うことにより除去する。尚、オーバーエッチングによる影響がMOSFET領域109にまで達しないためには、シリコン酸化層123の膜厚を少なくとも0.2〔μm〕以上形成する必要がある。
このように、第1のスルーMOSFET領域106、第2のスルーMOSFET領域107、第1のシャントMOSFET領域108及び第2のシャントMOSFET領域109のシリコン酸化層123を介した背面の領域のみシリコン基板122を除去することにより、容量結合の対象となる導電性を有するシリコン基板122が存在しなくなる。これにより、これらのMOSFETを高周波で駆動した場合であっても、挿入損失の増加や、アイソレーション(遮断特性)が劣化するといった問題は生じなくなる。即ち、前述したように800〔MHz〕以上の周波数で駆動した場合においても、挿入損失の増加することなく、アイソレーション(遮断特性)も劣化しないのである。
尚、第1のスルーMOSFET領域106、第2のスルーMOSFET領域107、第1のシャントMOSFET領域108及び第2のシャントMOSFET領域109におけるMOSFETのゲート長は、0.2〜0.6〔μm〕であることが好ましい。ゲート長が0.2〔μm〕以下では、印加する電圧に対し絶縁耐圧に耐えられないからであり、ゲート長が0.6〔μm〕以上では、スイッチング特性が低下してしまうからである。
更に、シリコン基板122が除去される領域は、寄生容量が高周波特性に影響を与える領域、即ち、少なくとも第1のスルーMOSFET領域106、第2のスルーMOSFET領域107、第1のシャントMOSFET領域108及び第2のシャントMOSFET領域109のシリコン酸化層123を介した背面の領域のみ除去すればよいため、ロジック回路117の形成される領域のシリコン基板122は除去しなくてもよい。
具体的には、本実施の形態では、厚さ725〔μm〕のシリコン基板122に、シリコン酸化層123の厚さが、1〜2〔μm〕形成されたSOI基板を用いている。このSOI基板上に、第1のスルーMOSFET領域106、第2のスルーMOSFET領域107、第1のシャントMOSFET領域108及び第2のシャントMOSFET領域109等の回路を形成した後、シリコン基板122を膜厚が、50〜300〔μm〕となるまで研磨を行う。これは、厚さが50〔μm〕以下となる薄さまで研磨してしまうと、シリコン酸化層123の応力の影響が大きくなり、研磨後のシリコン基板122が変形してしまうからである。また、研磨後の厚さが300〔μm〕以上の場合では、その後のRIE等によるエッチングを行うことにより、エッチングむら等からシリコン酸化層123までもエッチングされてしまう可能性があり、この場合、形成された第1のスルーMOSFET領域106、第2のスルーMOSFET領域107、第1のシャントMOSFET領域108及び第2のシャントMOSFET領域109までも破壊等されてしまう可能性があるからである。
この後、第1のスルーMOSFET領域106、第2のスルーMOSFET領域107、第1のシャントMOSFET領域108及び第2のシャントMOSFET領域109の形成されている領域に対応するシリコン酸化層123を介した領域のシリコン基板122をRIE等の選択性の高いエッチング方法により、シリコン酸化層123の表面が露出するまでエッチングを行う。これにより、本実施の形態における半導体装置を製造することができる。
〔第2の実施の形態〕
第2の実施の形態は、本発明における半導体装置の別の構成である。具体的には、図5に本実施の形態における上面図、図5の線6A−6Bにおいて切断した断面図を図6に示すものである。尚、線4A−4Bにおいて切断した断面は図4と同一である。第2の実施の形態は、第1の実施の形態と同一の回路において、SOI基板の薄膜シリコン層に形成される第1のスルーMOSFET領域106、第2のスルーMOSFET領域107、第1のシャントMOSFET領域108及び第2のシャントMOSFET領域109のシリコン酸化層123を介した背面のシリコン基板122の領域のみ、即ち、図5に示す破線に囲まれた領域のみを除去したものである。このように、第1の実施の形態と比較して、より限定的にシリコン基板122を除去することにより、RIE等による選択エッチングのエッチング量を減少させることができ、また、エッチング後の半導体装置の強度を高めることができる。
〔第3の実施の形態〕
第3の実施の形態は、本発明における半導体装置の製造方法である。具体的には、図7に示すように、シリコン基板201上にシリコン酸化膜202が形成され、更にその上に薄膜シリコン層の形成されているSOI基板の薄膜シリコン層に、MOSFET領域203を形成した後、金属電極205及び絶縁膜206を形成する(素子形成工程)。
この後、金属電極205の形成されている面にフォトレジストを塗布し、プリベーク、露光、現像を行うことにより、金属電極205の形成されている領域におけるフォトレジストを除去する。この際に用いられるレジストは、超厚膜レジスト(SU−8:化薬マイクロケム株式会社製)を用い、50〔μm〕以上の厚さを均一に塗布等により形成する。この後、プレベーク、露光、現像を行うことによりフォトレジスト層207が形成される。
次に、図8に示すように、SOI基板にフォトレジスト層207の形成されたものについて、フォトレジスト層207の形成されていない領域、即ち、金属電極205の形成されている領域に、無電解メッキにより厚膜金属電極208を堆積させる。この厚膜金属電極208は、フォトレジスト層207の形成されている厚さまで堆積させる。従って、50〔μm〕以上形成されることとなる(厚膜電極形成工程)。
次に、図9に示すように、フォトレジスト層及び厚膜金属電極208の形成されている面に、発泡テープ209により支持基板となる石英基板210を付着させる(付着工程)。
この後、石英基板210が貼り付けられた面の反対面におけるシリコン基板201にフォトレジストを塗布し、プリベーク、露光、現像を行うことにより、後のエッチング工程において、シリコン基板201が残存する領域のみフォトレジスト層を形成する。
次に、図10に示すように、CF等のガスを用いたRIE(反応性イオンエッチング)による異方性エッチングを行うことにより、フォトレジスト層の形成されていない領域のシリコン基板201をシリコン酸化膜202が露出するまで除去する(エッチング工程)。この後、フォトレジストを有機溶媒等により除去した(除去工程)後、必要に応じてダイシング等により素子ごとに分離する。
次に、図11に示すように、所定の温度に加熱することにより発泡テープ209を発泡させ、支持基板である石英基板210と切り離すことにより、本実施の形態における半導体装置を製造することができる。
〔第4の実施の形態〕
第4の実施の形態は、シリコン基板201をウエットエッチングにより全体的に除去する半導体装置の製造方法である。
具体的には、第3の実施の形態と同様の方法により、素子形成工程、厚膜電極工程、付着工程を経て形成される図9に示す状態のものについて、KOH(水酸化カリウム)溶液によりウエットエッチングを行う(エッチング工程)。これにより、図12に示すように、全面的にシリコン基板201が除去されたものが形成される。
この後、図13に示すように、発泡テープ209を発泡させることにより、支持基板である石英基板210を除去し(除去工程)、半導体装置が形成される。
第3の実施の形態、第4の実施の形態においては、フォトレジスト層207及び金属層208を50〔μm〕以上形成しているが、これは、シリコン基板201をRIE等によるドライエッチングやウエットエッチングにより除去した場合、残された部分の強度を十分維持するためには必要となる厚さだからである。この厚さの値は、発明者が経験上得ている値であり、この厚さが、50〔μm〕未満、例えば、30〔μm〕前後である場合は、形成後の半導体装置は、容易に変形してしまい実用に耐えうるものではないが、厚さが50〔μm〕以上であれば、容易に変形しないという経験則に基づくものである。
〔実施例1〕
実施例1は、第1の実施の形態に基づくものである。具体的には、厚さ725〔μm〕のシリコン基板122に、厚さ2〔μm〕のシリコン酸化層123が形成され、シリコン酸化層123上のシリコン層が70〔μm〕形成されたSOI基板を用いる。尚、シリコン基板122における比抵抗は1000〔Ωcm〕である。
このSOI基板のシリコン層にMOSFETを用いたシャント型SPDTスイッチ回路を形成する。形成される高周波スイッチング素子であるMOSFETは、NMOSからなるものである。このNMOSは、Vth(閾値電圧)が、0.5〔V〕、Lg(ゲート長)が、0.25〔μm〕、Ron(ソース−ドレイン間オン抵抗)が、1.5〔Ωmm〕、Coff(ソース−ドレイン間容量)が、0.28〔pF/mm〕のものである。また、このNMOSを用いて形成されるスルーMOSFET(T11、T12、T21、T22)のWg(ゲート幅)は、0.6〔mm〕であり、シャントMOSFET(T31、T32、T41、T42)のWg(ゲート幅)は、0.2〔mm〕であり、ゲートにおける付加抵抗(Rg11、Rg12、Rg21、Rg22、Rg31、Rg32、Rg41、Rg42)は、各々10〔kΩ〕であり、ソース−ドレイン間における付加抵抗(Rd11、Rd12、Rd21、Rd22、Rd31、Rd32、Rd41、Rd42)は、各々10〔kΩ〕である。
このようにシャント型SPDTスイッチ回路の形成されたSOI基板について、回路の形成されていない面よりシリコン基板122の厚さが、100〔μm〕となるまで研磨を行った後、スルーMOSFET(T11、T12、T21、T22)及びシャントMOSFET(T31、T32、T41、T42)の形成されている領域に対応するシリコン酸化層123を介した領域のシリコン基板122をRIE等によるエッチングを行う。このエッチングでは、この領域のシリコン基板122が全て除去されるまで行う。
この実施例1におけるシャント型SPDTスイッチ回路では、周波数1.9〔GHz〕における挿入損失は、0.63〔dB〕であり、アイソレーション(遮断特性)は、42.88〔dB〕であった。
〔比較例1〕
比較例1として、実施例1と同じシャント型SPDTスイッチ回路を同一のSOI基板に形成したものについて、シリコン基板122のエッチングを全く行わなかった。
この比較例1におけるシャント型SPDTスイッチ回路では、周波数1.9〔GHz〕における挿入損失は、0.64〔dB〕であり、アイソレーション(遮断特性)は、37.36〔dB〕であった。
以上より、挿入損失、アイソレーション(遮断特性)は、ともに比較例1に対し、本実施の形態に係る実施例1の方が良好となる結果が得られた。特に、アイソレーション(遮断特性)に関しては、顕著な改善が確認された。
以上、実施の形態において本発明における半導体装置、特に、シャント型SPDTスイッチ回路を形成した半導体装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
第1の実施の形態におけるシャント型SPDTスイッチの回路図 第1の実施の形態における半導体装置の上面図 図2の線3A−3Bで切断した断面図 図2の線4A−4Bで切断した断面図 第2の実施の形態における別の半導体装置の上面図 図5の線6A−6Bで切断した断面図 第3の実施の形態における半導体装置の製造方法の工程図(1) 第3の実施の形態における半導体装置の製造方法の工程図(2) 第3の実施の形態における半導体装置の製造方法の工程図(3) 第3の実施の形態における半導体装置の製造方法の工程図(4) 第3の実施の形態における半導体装置の製造方法の工程図(5) 第4の実施の形態における半導体装置の製造方法の工程図(1) 第4の実施の形態における半導体装置の製造方法の工程図(2)
符号の説明
101・・・アンテナ端子、102・・・第1のRF端子、103・・・第2のRF端子、104、105・・・GND端子、106・・・第1のスルーMOSFET領域、107・・・第2のスルーMOSFET領域、108・・・第1のシャントMOSFET領域、109・・・第2のシャントMOSFET領域、110、111、112、113、114、115、116・・・金属電極、117・・・ロジック回路、122・・・シリコン基板、123・・・シリコン酸化層、124・・・絶縁層

Claims (5)

  1. シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているSOI基板と、
    前記薄膜シリコン層に形成されたMOSFETと、
    を備え、
    前記MOSFETの形成されている領域に対応する前記シリコン酸化層を介した背面のシリコン基板の領域が除去されていることを特徴とする半導体装置。
  2. 前記MOSFETは、800〔MHz〕以上の周波数で駆動するものであることを特徴とする請求項1に記載の半導体装置。
  3. 前記シリコン酸化層は、0.2〔μm〕以上であることを特徴とする請求項1または2に記載の半導体装置。
  4. シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているSOI基板における前記薄膜シリコン層に、800〔MHz〕以上の高周波駆動のためのMOSFETを形成する素子形成工程と、
    前記MOSFETの電極上の所定領域に厚膜電極を形成する厚膜電極工程と、
    前記厚膜電極と支持基板とを付着させる付着工程と、
    前記付着工程後、前記シリコン基板をエッチングするエッチング工程と、
    前記支持基板を除去する除去工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  5. 前記厚膜電極の膜厚は、50〔μm〕以上であることを特徴とする請求項4に記載の半導体装置の製造方法。
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