CN116057671A - 半导体设备和电子装置 - Google Patents

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Abstract

本发明抑制了半导体设备的特性的波动和劣化。半导体设备包括安装在半导体基体上的场效应晶体管。此外，场效应晶体管包括绝缘层，该绝缘层包括设置在半导体基体的主表面上的第一绝缘膜，以及设置在第一绝缘膜上并具有比第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜；栅电极，其具有位于绝缘层上的头部和从头部朝向半导体基体的主表面延伸的主体部，并且被配置为使得头部具有比主体部的宽度更大的宽度；以及嵌入膜，在栅电极的栅极长度方向上设置在第一绝缘膜与栅电极的主体部之间，并且具有等于或高于第二绝缘膜的相对电容率的相对电容率。

Description

半导体设备和电子装置
技术领域
本技术(根据本公开的技术)涉及半导体设备和电子装置，并且特别涉及当应用于各自包括场效应晶体管的半导体设备和电子装置时有效操作的技术。
背景技术
GaN HEMT(高电子迁移率晶体管)作为一种安装在化合物半导体基板上的场效应晶体管已经引起了人们的关注。氮化镓(GaN)作为一种宽带隙半导体材料具有击穿电压高、高温下可操作性和饱和漂移速度高之类的特点。而且，在基于GaN的异质结处形成的二维电子气(2DEG)层具有高迁移率和高片状电子密度的特点。GaN HEMT作为具有这些特点的基于GaN的异质FET能够执行低电阻、高速和高击穿电压操作，因此有望应用于用在5G高速通信系统中的功率设备、RF(射频)设备(诸如交换机)以及其它设备。
GaN HEMT在沟道层上方具有势垒层。在普通GaN HEMT的情况下，AlGaN或AlInN被形成为GaN上方与沟道层对应的势垒层。为了控制在漏极和源极之间流动的电流，在势垒层的上部中形成绝缘膜，并且在绝缘膜上方形成栅极金属(栅电极)。
由于GaN HEMT的物理特性和结晶性，GaN HEMT表现出特性波动的现象，诸如漏极滞后和阈值电压Vth的偏移。当向设备的栅极施加负偏压以施加截止应力(高电场)时，电子被捕获在膜或半导体内部。因而，此时的漏极电流(Id)似乎比普通DC测量期间更劣化。在这种情况下，陷阱以一定的时间常数释放电子。因而，电流对电压的响应性降低。这种现象被称为漏极滞后。而且，Vth偏移是由于电场的触发类似地产生的载流子的陷阱或去陷阱而偏离原始Vth的现象。特性的波动影响模型的提取或设计。
缓和电场集中以减少特性的波动是有效的。一般而言，当向栅极施加偏压时，电场最集中在栅极端。为了避免这种集中，常规上使用场板结构，并且场板结构具有从开口朝外突出的栅极金属，以促进栅极金属正下方的半导体内部的耗尽，从而使电场分布平滑。
注意的是，在与本技术相关联的引用列表中呈现以下PTL 1至PTL 3。
[引文列表]
[PTL 1]
日本专利特许公开No.Hei 09-027505
[PTL 2]
日本专利特许公开No.2008-98400
[PTL 3]
日本专利特许公开No.2017-54960
发明内容
[技术问题]
同时，对于包括上述GaN HEMT的半导体设备的常规制造，栅极绝缘膜和绝缘膜在半导体(势垒层)表面上形成，并且用于限定栅极长度(Lg)的栅极开口通过这种绝缘膜的干法蚀刻而形成。之后，利用栅极开口形成T形栅电极。T型栅电极具有贯通绝缘膜的主体部和位于绝缘膜上且宽度大于主体部的宽度的头部。
但是，当半导体表面被干法蚀刻损坏时，在与栅绝缘膜的界面中产生许多能级。具体而言，在蚀刻期间暴露于等离子体以及蚀刻气体中包含的离子等进入半导体具有不利影响。因此，产生载流子的陷阱或去陷阱，并造成特性波动。另外，对表面的蚀刻损伤增加了薄层电阻，并劣化了截止特性，即，造成泄漏电流的增加和击穿电压的降低。
为了防止这种表面损伤，有效的是在第一绝缘膜上方形成第二绝缘膜，并通过双步骤形成开口，即，执行从第二绝缘膜到第一绝缘膜的中间位置的干法蚀刻的初始步骤，以及在干法蚀刻之后执行湿法蚀刻的后续步骤。在这种情况下，重要的是仅在第一绝缘膜中形成开口而不蚀刻限定栅极长度的第二绝缘膜。但是，在这种情况下，第一绝缘膜通过作为各向同性蚀刻的湿法蚀刻被后退(withdrawn)。因而，在栅电极的主体部侧形成空洞部分。考虑到栅极电容的降低，这个空洞部分是有效的。
但是，为了缓和在半导体表面中生成的电场，包括栅电极的头部的突出部分的场板所产生的效果随着纵向方向上从栅电极的头部的突出部分到半导体表面的组合电容的增加而增加。这是因为允许由栅电极在半导体表面感应的载流子增加。
但是，当空洞部分(相对电容率(relative permittivity)εr＝1)在栅电极的主体部侧形成时，电容降低。因此，由于场板效应的降低，电场的释放变得不充分。因此，变得难以减小由电场的触发造成的特性的波动。
而且，当以增加电容为目的减薄第一绝缘膜的厚度时，表面仍会被干法蚀刻损坏。另外，当整个第一绝缘膜的电容率(permittivity)升高时，栅极电容增加。因此，作为功率放大器所必需的特性的截止频率ft劣化。此外，即使应用这些对策，由于栅电极的头部的突出部分正下方的空洞部分占优势，因此认为电场缓和效果不充分。
本技术的一个目的是提供一种能够减少特性的波动和特性的劣化的技术。
[问题的解决方案]
根据本技术的一方面的半导体设备包括安装在半导体基体(base)上的场效应晶体管，其中场效应晶体管包括绝缘层，该绝缘层包括设置在半导体基体的主表面上的第一绝缘膜，以及设置在第一绝缘膜上并具有比第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜；栅电极，其具有位于绝缘层上的头部和从头部朝向半导体基体延伸的主体部，并且被配置为使得头部具有比主体部的宽度更大的宽度；以及嵌入膜，在栅电极的栅极长度方向上设置在第一绝缘膜与栅电极的主体部之间，并且具有等于或高于第二绝缘膜的相对电容率的相对电容率。
根据本技术的另一方面的半导体设备包括安装在半导体基体上的场效应晶体管，其中场效应晶体管包括绝缘层，该绝缘层包括设置在半导体基体的主表面上的第一绝缘膜，以及设置在第一绝缘膜上并且具有比第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜；栅电极，其具有位于绝缘层上的头部和从头部朝向半导体基体的主表面延伸的主体部，并且被配置为使得头部具有比主体部的宽度大的宽度；以及第三绝缘膜，其在栅电极的栅极长度方向上设置在第一绝缘膜与栅电极的主体部之间以及半导体基体与栅电极的主体部之间，并且具有等于或高于第二绝缘膜的相对电容率的相对电容率。
根据本技术的另一方面的电子装置包括半导体设备。
附图说明
图1是描绘根据本技术的第一实施例的半导体设备的构造示例的芯片布局图。
图2是示意性地描绘安装在根据本技术的第一实施例的半导体设备上的晶体管的构造示例的平面图。
图3是示意性地描绘沿着图1中的截面线II-II截取的横截面结构的构造示例的横截面图。
图4是描绘图3的一部分的放大的横截面图。
图5A是呈现嵌入膜的相对电容率与栅电极的电容比之间的关系的图。
图5B是呈现与组合电容相关的嵌入膜的膜厚依赖性的图。
图5C是呈现与组合电容相关的氧化硅膜的膜厚度依赖性的图。
图6A是根据本技术的第一实施例的半导体设备的制造方法的步骤截面图。
图6B是从图6A继续的步骤截面图。
图6C是从图6B继续的步骤截面图。
图6D是从图6C继续的步骤截面图。
图6E是从图6D继续的步骤截面图。
图6F是从图6E继续的步骤截面图。
图6G是从图6F继续的步骤截面图。
图6H是从图6G继续的步骤截面图。
图6I是从图6H继续的步骤截面图。
图7A是示意性地描绘根据本技术的第一实施例的第一修改的安装在半导体设备上的晶体管的构造示例的横截面图。
图7B是示意性地描绘根据本技术的第一实施例的第二修改的安装在半导体设备上的晶体管的构造示例的横截面图。
图7C是示意性地描绘根据本技术的第一实施例的第三修改的安装在半导体设备上的晶体管的构造示例的横截面图。
图8是示意性地描绘根据本技术的第二实施例的安装在半导体设备上的晶体管的构造示例的横截面图。
图9A是根据本技术的第二实施例的半导体设备的制造方法的步骤横截面图。
图9B是从图9A继续的步骤截面图。
图9C是从图9B继续的步骤截面图。
图10是示意性地描绘根据本技术的第三实施例的安装在半导体设备上的晶体管的构造示例的横截面图。
图11A是根据本技术的第三实施例的半导体设备的制造方法的步骤横截面图。
图11B是从图11A继续的步骤截面图。
图11C是从图11B继续的步骤截面图。
图12是示意性地描绘根据本技术的第四实施例的安装在半导体设备上的晶体管的构造示例的横截面图。
图13是示意性地描绘根据本技术的第五实施例的安装在半导体设备上的晶体管的构造示例的横截面图。
图14是示意性地描绘根据本技术的第六实施例的安装在半导体设备上的晶体管的构造示例的横截面图。
图15是示意性地描绘根据本技术的第七实施例的安装在半导体设备上的晶体管的构造示例的横截面图。
图16是示意性地描绘根据本技术的第八实施例的安装在半导体设备上的晶体管的构造示例的横截面图。
图17是描绘图16的一部分的放大横截面图。
图18A是根据本技术的第一实施例的半导体设备的制造方法的步骤横截面图。
图18B是从图18A继续的步骤截面图。
图18C是从图18B继续的步骤截面图。
图18D是从图18C继续的步骤截面图。
图19是呈现比较示例的场效应晶体管与第八实施例的场效应晶体管之间在截止应力下的Id劣化率的比较的图。
图20是呈现比较示例的场效应晶体管与第八实施例的场效应晶体管之间的击穿电压的比较的图。
图21是呈现组合电容与Id劣化率之间的关系的图。
图22是示意性地描绘根据本技术的第八实施例的修改8-1的安装在半导体设备上的晶体管的构造示例的横截面图。
图23是示意性地描绘根据本技术的第八实施例的修改8-2的安装在半导体设备上的晶体管的构造示例的横截面图。
图24是描绘对其应用本技术的半导体设备的无线通信设备的构造示例的框图。
具体实施方式
以下将参考附图详细描述本技术的实施例。
注意的是，在所有附图中，具有相同功能的部分被赋予相同的附图标记以解释本技术的实施例。这些部分的重复解释将被省略。
而且，相应的图仅仅是示意图并且在一些情况下包括与实际不同的图示。另外，以下呈现的实施例仅仅是用于实施本技术的技术思想的设备和方法的示例，并且不将构造限制到以下描述的那些。因而，可以在权利要求中描述的技术范围内以各种方式修改本技术的技术构思。
[第一实施例]
在第一实施例中将描述对其应用本技术的半导体设备的示例，在该半导体设备上安装有场效应晶体管以缓和半导体表面上的电场集中。
<<半导体设备的构造>>
如图1中所描绘的，根据本技术的第一实施例的半导体设备1A主要包括半导体芯片2，该半导体芯片2在平面图中具有正方形的二维平面形状。半导体芯片2包括高频功率放大器单元PA、高频低噪声放大器单元LNA、高频滤波器单元BPF和高频开关单元SW。图2和3中所描绘的场效应晶体管QA作为构成高频开关的元件安装在每个高频开关单元SW上。图2和3中所描绘的场效应晶体管QA作为构成高频功率放大器的元件安装在高频功率放大器单元PA上。
如图3中所描绘的，半导体芯片2包括半导体基体10和在半导体基体10的主表面上提供的绝缘层20。
半导体基体10包括基板11、在基板11上形成的缓冲层12、在缓冲层12上形成的沟道层13、以及在沟道层13上形成的势垒层(障碍层)14。此外，在半导体基体10的主表面中提供有由非活性区域16划分的活性区域10a。例如，非活性区域16包括其中硼(B+)离子作为杂质扩散的杂质扩散区域。此外，如图3中所描绘的，非活性区域16从半导体基体10的主表面在深度方向上到达比后述的二维电子气(2DEG：Two Dimensional Electron Gas)层15更深的位置。活性区域之间的绝缘分离(元件分离)可以通过离子注入以外的方法来实现。例如，可以通过由干法蚀刻划分沟道层13来实现活性区域之间的绝缘分离。
基板11包括半导体材料。例如，如此构造的基板11包括III-V族化合物半导体材料。例如，基板11包括半绝缘单晶GaN(氮化镓)基板。基板11可以包括具有与沟道层13的晶格常数不同的晶格常数的基板材料。例如，如此构造的基板11具有诸如SiC(碳化硅)、蓝宝石或Si(硅)之类的构成材料。在这种情况下，晶格常数由基板11和沟道层13之间的缓冲层12调整。
缓冲层12例如包括通过基板11上的外延生长形成的化合物半导体层，并且包括以优选方式实现与基板11晶格匹配的化合物半导体。例如，在包括单晶GaN基板的基板11上形成包括未添加杂质的u-GaN(“u-”表示未添加杂质，下同)的外延生长层。即使在基板11的晶格常数与沟道层13的晶格常数不同时，在基板11与沟道层13之间提供的缓冲层12也改善沟道层13的晶态，并且可以减少晶片的翘曲。例如，当基板11和沟道层13分别包括Si和GaN时，缓冲层12可以包括例如AlN(氮化铝)、AlGaN(氮化铝镓)、GaN等。缓冲层12可以包括单层，或者可以具有分层结构。当缓冲层12包括三元材料时，相应的成分可以在缓冲层12内逐渐变化。
缓冲层12和势垒层14之间的沟道层13是用作源电极和漏电极的一对主电极17和18之间的电流路径。通过来自势垒层14的极化，载流子在沟道层13中累积。二维电子气(2DEG：Two Dimensional Electron gas)层15在与势垒层14的结表面(异质结界面)附近提供。优选地，如此构造的沟道层13包括其中载流子由于来自势垒层14的极化而容易累积的化合物半导体材料。例如，沟道层13包括通过在缓冲层12上外延生长而形成的GaN。沟道层13可以包括不添加杂质的u-GaN。包括u-GaN的沟道层13可以减少沟道层13内的载流子的杂质散射。因而，可以增加载流子的迁移率。
如图3中所描绘的，绝缘层20包括在半导体基体10的主表面上形成的第一绝缘膜21、在第一绝缘膜21上形成的第二绝缘膜22、以及在第二绝缘膜22上形成的第三绝缘膜25。例如，第一绝缘膜21包括氧化铝(Al3O2)膜。例如，第二绝缘膜22包括具有比第一绝缘膜21的蚀刻选择比更高的蚀刻选择比的氧化硅(SiO2)膜。例如，第一绝缘膜21具有范围从10nm至80nm的膜厚度，诸如70nm的膜厚度。例如，第二绝缘膜22具有范围从60nm至80nm的膜厚度，诸如80nm的膜厚度。而且，第一绝缘膜21的相对电容率等于或高于第二绝缘膜22的相对电容率。例如，在第一绝缘膜21和第二绝缘膜22分别包括氧化铝膜和氧化硅膜的情况下，第一绝缘膜21的相对电容率高于第二绝缘膜22的相对电容率。
第三绝缘膜25被形成为在后述的腔室26内覆盖第一绝缘膜21、第二绝缘膜22以及半导体基体10(势垒层14)的主表面。第三绝缘膜25包括具有与暴露于腔室26的势垒层14、第一绝缘膜21和第二绝缘膜22绝缘的特性的材料，其保护势垒层14免受诸如离子之类的杂质的影响，并且形成与势垒层14的优选界面以减少设备的特性的劣化。例如，第三绝缘膜25包括Al2O3膜或氧化铪(HfO2)膜的层叠膜，每个膜的厚度约为10nm，并且从半导体基体10的主表面侧按这个次序层叠。第三绝缘膜25可以包括包含Al2O3或HfO2的单个膜。在此，第三绝缘膜25的被势垒层14与栅电极31夹着的部分作为栅绝缘膜发挥作用。
如图2和3中所描绘的，场效应晶体管QA在半导体基体10的主表面的活性区域10a中形成。场效应晶体管QA包括缓冲层12、沟道层13、势垒层14以及二维电子气层15。场效应晶体管QA还包括一对主电极17和18，该对主电极17和18设置在半导体基体10的主表面的活性区域10a上的彼此远离的位置处并用作源电极和漏电极；设置在绝缘层20中并夹在该对主电极17和18之间的腔室26；以及填充腔室26的嵌入膜29。场效应晶体管QA还包括栅电极31，其具有位于绝缘层20上的头部31a和从头部31a通过绝缘层20突出到腔室26并朝向半导体基体10的主表面延伸的主体部31b。头部31a的宽度大于主体部31b的宽度。具体而言，第一实施例的场效应晶体管QA是基于GaN的异质场效应晶体管(HFET：Hetero Field EffectTransistor)。
如图2中所描绘的，栅电极31在平面图中呈长条状。栅极宽度Wg大于与沟道长度对应的栅极长度Lg。而且，栅电极31沿着活性区域10a和非活性区域16延伸。另外，如图3中所描绘，栅电极31的头部31a位于第三绝缘膜25上，并且与头部31a一体形成的主体部31b通过在绝缘层20中形成的栅极开口27向腔室26突出，并朝向半导体基体10的主表面延伸。此外，头部31a的宽度大于主体部31b的宽度。因而，头部31a包括在栅电极31的栅极长度方向上从主体部31b沿着彼此远离的方向突出的突出部分31c。突出部分31c包括位于主体部31b的一个侧表面侧(图3中的左侧)的第一突出部分31c-L，以及位于主体部31b的另一个侧表面侧(图3中的右侧)的第二突出部分31c-R。
而且，主体部31b在栅极长度方向上的宽度在半导体基体10侧比头部31a侧更大。另外，主体部31b在栅极长度方向上在半导体基体10侧的宽度比栅极开口27的宽度更大。
如图2和3中所描绘的，在栅电极31部署在主电极17和18之间的状态下，一对主电极17和18在栅电极31的栅极长度方向(栅电极31的短边方向或宽度方向)上定位成彼此远离。而且，一对主电极17和18在栅电极31A的栅极宽度方向(栅电极31的长方向或长度方向)上延伸通过活性区域10a和非活性区域16。
如下所述，腔室26是通过在绝缘层20中形成限定栅电极31的栅极长度的栅极开口时所执行的侧蚀刻而后退第一绝缘膜21来形成的。如图2中所描绘的，腔室26在平面图中的平面图案是包围栅电极31的主体部31b的环形平面图案。因而，如图3中所描绘的，腔室26包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(图3中的左侧)上的第一部分26-L，以及位于主体部31b的另一个侧表面侧(图3中的右侧)的第二部分26-R。此外，腔室26的内表面被第三绝缘膜25覆盖。
在栅电极31的栅极长度方向上腔室26的宽度大于栅电极31的主体部31b和栅极开口27的每个宽度。而且，在栅电极31的栅极长度方向上腔室26的宽度小于栅电极31的头部31a的宽度。换句话说，腔室26在平面图中看到的轮廓位于栅极开口27的轮廓外侧，但位于栅电极31的头部31a的轮廓内侧。
嵌入膜29是允许湿法蚀刻的绝缘膜。而且，嵌入膜29包括与第一绝缘膜21的材料不同的材料。例如，在第一绝缘膜21包括氧化铝(Al3O2)膜的情况下，嵌入膜29可以包括例如可以是氧化锆(ZrO2)膜、氧化镧(La2O3)膜、氧化钇(Y2O3)膜中的任一种的单层膜，或包含这些膜中的至少任何两种的层叠膜。
而且，嵌入膜29的相对电容率等于或高于第一绝缘膜21的相对电容率。例如，嵌入膜29的相对电容率为10或更高。
如图2中所描绘的，嵌入膜29填充腔室26。如从平面图中看到的，填充腔室26的嵌入膜29的平面图案是包围栅电极31的主体部31b的环形平面图案。因而，如图3中所描绘的，嵌入膜29在栅电极31的栅极长度方向上包括位于主体部31b的一个侧表面侧(图3中的左侧)的第一部分29-L和位于主体部31b的另一个侧表面侧(图3中的右侧)的第二部分29-R。嵌入膜29的第一部分29-L填充腔室26的第一部分26-L，而嵌入膜29的第二部分29-R填充腔室26的第二部分26-R。
而且，填充有嵌入膜29的腔室26是通过在形成栅极开口27时执行的侧蚀刻而后退第一绝缘膜21而形成的。因而，嵌入膜29在栅电极31的栅极长度方向上在第一绝缘膜21与栅电极31的主体部31b之间提供。嵌入膜29的第一部分29-L和第二部分29-R中的每一个在第一绝缘膜21与栅电极31的主体部31b之间提供。而且，如图3中所描绘的，嵌入膜29的第一部分29-L和第二部分29-R中的每一个的一端在栅电极31的栅极长度方向上与栅电极31的主体部31b接触。
如图3中所描绘的，腔室26的内表面覆盖有第三绝缘膜25。因而，第三绝缘膜25位于嵌入膜29与第一绝缘膜21之间。第三绝缘膜25包括第一部分25-L和第二部分25-R。第三绝缘膜25的第一部分25-L存在于嵌入膜29的第一部分29-L与第一绝缘膜21之间，而第三绝缘膜25的第二部分25-R存在于嵌入膜29的第二部分29-R与第一绝缘膜21之间。以这种方式，嵌入膜29和第一绝缘膜21通过第三绝缘膜25彼此分离。
而且，如图3和4中所描绘的，嵌入膜29在栅电极31的头部31a与半导体基体10之间提供。嵌入膜29的第一部分29-L在栅电极31的头部31a的第一突出部分31c-L与半导体基体10之间提供，而嵌入膜29的第二部分29-R在栅电极31的头部31a的第二突出部分31c-R与半导体基体10之间提供。
另外，栅电极31的头部31a位于绝缘层20上。因而，如图3和4中所描绘的，第一绝缘膜21的一部分、第二绝缘膜22的一部分和第三绝缘膜25的一部分也在栅电极31的头部31a与半导体基体10之间提供。
在此，栅电极31的主体部31b的宽度由栅极开口27在栅极长度方向上的宽度限定。此外，栅极开口27在栅极长度方向上的宽度由开口23在栅极长度方向上的宽度限定，如图6D中所描绘的。而且，通过由干法蚀刻选择性地移除第二绝缘膜22的一部分来形成开口23。另外，通过由湿法蚀刻选择性地移除第一绝缘膜21的一部分来形成腔室26。
如图4中所描绘的，嵌入膜29在栅极长度方向上的端部29a是嵌入膜29在栅极长度方向上相对的两个端部之一，并且与远离主体部31b的端部对应。此外，作为端部29a，提供了嵌入膜29的第一部分29-L的端部29a-L和嵌入膜29的第二部分29-R的端部29a-R。
如图4中所描绘的，栅电极31的第一突出部分31c-L和第二突出部分31c-R中的每一个都具有从主体部31b的突出量La。
假设栅电极31的第一突出部分31c-L从主体部31b的突出开始位置是基准位置，嵌入膜29的端部29a-L在栅极长度方向上的位置与距栅电极31突出量La的80％的位置对应。类似地，假设栅电极31的第二突出部分31c-R从主体部31b的突出开始位置是基准位置，嵌入膜29的端部29a-R在栅极长度方向上的位置与距栅电极31的距离为突出量La的80％的位置对应。换句话说，嵌入膜29在平面图中的轮廓位于与栅电极31的突出部分的突出量的80％对应的位置处。
在此，为了减少干法蚀刻对半导体基体10的损伤，期望增加第一绝缘膜21的厚度。但是，在这种情况下，通过后退第一绝缘膜21而产生的腔室26的厚度也变大。因而，嵌入腔室26中的嵌入膜29的厚度类似地变大。如图5A至5C中所描绘的，腔室26的厚度和腔室26内部的相对电容率影响栅电极31的电容，因此影响场板效应。
下文将参考图5A、5B和5C描述嵌入膜29的相对电容率。在图5A中，横轴表示嵌入膜29的相对电容率，纵轴表示栅电极31的电容比。此外，在图5A中假设第一绝缘膜21包括氧化铝膜，并且第二绝缘膜22包括氧化硅膜。由圆圈表示的每个图指示氧化硅膜的厚度和嵌入膜29的厚度分别为80nm和70nm的情况。由三角形表示的每个图指示氧化硅膜的厚度和嵌入膜29的厚度分别为80nm和30nm的情况。由正方形表示的每个图指示氧化硅膜的厚度和嵌入膜29的厚度分别为60nm和30nm的情况。
这里的电容是指栅电极31的头部31a和半导体基体10的主表面之间在纵向方向上的组合电容。图5A表示在嵌入膜29的膜厚度为70nm并且相对电容率为1(真空电容率)并且氧化硅膜的膜厚度为80nm的这种情形下在组合电容设置为1(基准)的情况下的电容比。
图5A中左起的第一个绘图组表示在嵌入膜29的相对电容率被设置为1(即，真空的电容率)的情况下的电容比。嵌入膜29的相对电容率与真空的电容率相同的状态被认为与腔室26内为真空状态的状态相同。
左起的第二个绘图组表示嵌入膜29的相对电容率与氧化硅膜(即，第二绝缘膜22)的相对电容率相同的情况下的电容比。
左起的第三个绘图组表示嵌入膜29的相对电容率与氧化铝膜(即，第一绝缘膜21)的相对电容率相同的情况下的电容比。
而且，左起的第四个绘图组表示嵌入膜29的相对电容率高于氧化铝膜(即，第一绝缘膜21)的相对电容率的情况下的电容比。
随着嵌入膜29的相对电容率从与真空对应的1(左起的第一个绘图组)升高，组合电容增加，即，场板效应增加。而且，如可以看出的，在嵌入膜29的膜厚度从30nm(三角形图)改变为70nm(圆圈图)的情况下，为了避免对半导体基体10的主表面或栅极绝缘膜的干法蚀刻损坏，当嵌入膜29的相对电容率低于氧化硅膜的相对电容率时，组合电容显著减小(左起的第二而绘图组)(三角形图与圆圈图之间的差异大)。但是，随着嵌入膜29的相对电容率变得高于氧化硅膜的相对电容率，这种电容减小被降低(三角形图与圆圈图之间的差异变小)。在这种情况下，氧化硅膜的厚度对组合电容的灵敏度增加。而且，当三角形图与圆形图之间的差异减小时，即使嵌入膜29具有大的厚度，也可以升高电容比。此外，场板效应随着电容比的增加而增加。
图5B呈现当氧化硅膜的膜厚度固定为80nm时嵌入膜29的膜厚度相关于组合电容的依赖性(嵌入膜29的相对电容率差)，而图5C呈现当嵌入膜29的膜厚度固定为30nm时氧化硅膜(第二绝缘膜22)的膜厚度相关于组合电容的依赖性(嵌入膜29的相对电容率差)。由圆圈表示的每个图指示嵌入膜29的相对电容率为1的情况。由三角形表示的每个图指示嵌入膜29的相对电容率为4的情况。由正方形表示的每个图指示嵌入膜29的相对电容率为10的情况。由矩形表示的每个图指示嵌入膜29的相对电容率为20的情况。
从图5B和5C可以明显看出，每个膜厚度对组合电容的灵敏度根据嵌入膜29的相对电容率而变化。具体而言，即使当嵌入膜29(即，第一绝缘膜21)的厚度为避免对半导体基体10的表面损伤而增加时，也考虑通过增加氧化硅膜(第二绝缘膜22)的膜厚度来升高组合电容(可以提高场板效应)。
以这种方式，通过将嵌入膜29的相对电容率设置为等于或高于第二绝缘膜22的相对电容率的值，场板效应增加。而且，通过将嵌入膜29的相对电容率设置为高于第二绝缘膜22的相对电容率的值，即使在为了避免半导体基体10的表面损坏而增加第一绝缘膜21的厚度时，也可以升高电容比。因此，场板效应得到改善。
如图3中所描绘的，栅电极31在第三绝缘膜25上提供。换句话说，栅电极31在第三绝缘膜25上方的层中形成。例如，栅电极31包括从半导体基体10侧依次层叠镍(Ni)膜和金(Au)膜的层叠膜。
一对主电极17、18在活性区域10a中通过欧姆结联接到势垒层14。一对主电极17、18例如各自包括从半导体基体10侧依次层叠的钛(Ti)膜、Al膜、Ni膜、Au膜的层叠膜。
在场效应晶体管QA是指定负电压作为阈值电压的凹陷型的情况下，例如，在栅电极31正下方的沟道层13的表面部分中包括的载流子耗尽区域中载流子的数量在向栅电极31施加栅电压Vg时减少。在这种情况下，沟道层13中的电子的数量减少，因此基本上没有漏电流Id流动。此外，当向栅电极31施加正栅极电压Vg时，载流子耗尽区域消失。在这种情况下，缓冲层12中电子的数量增加，并且漏极电流Id被调制。
如从以上显而易见的，根据第一实施例的半导体设备1A，可以在降低对半导体基体10的主表面的损伤的同时降低场效应晶体管QA的特性的波动和特性劣化，即，半导体设备1A的特性的波动和特性的劣化。
而且，根据第一实施例的半导体设备1A，作为绝缘膜的嵌入膜29在栅电极31侧提供。因而，栅电极31的头部31a与半导体基体10的主表面之间的电容可以提高。此外，随着电容的提高，场板效应也提高。因而，可以进一步缓和半导体基体10的主表面上的电场集中。因此，可以减少特性的波动和特性的劣化，诸如漏极滞后和Vth波动。
另外，根据第一实施例的半导体设备1A，可以通过升高嵌入膜29的电容率来增加嵌入膜29和第一绝缘膜21的每个厚度。因而，不仅可实现电场的缓和，而且还可实现避免由于栅极开口期间的干法蚀刻对半导体表面和栅极绝缘膜造成损坏。因此，可以通过改进界面条件来减少特性的波动。
此外，根据第一实施例的半导体设备1A，嵌入膜29在栅电极31的头部31a与半导体基体10之间提供。因而，栅电极31的头部31a与半导体基体10的主表面之间的电容可以得到提高而无需增加整个第一绝缘膜21的电容率。而且，具有高电容率的部分仅仅是栅电极31的头部31a下方的部分。因而，电容的增加可通过与高电容率区域对应的嵌入膜29的宽度、厚度和电容率来控制。
注意的是，突出部分31c包括位于主体部31b的一个侧表面侧(左侧)的第一突出部分31c-L和位于主体部31b的另一个侧表面侧(右侧)的第二突出部分31c-R。但是，突出部分31c可以包括第一和第二突出部分31c-L和31c-R中的至少一个。
注意的是，布线层和其它绝缘层被提供为绝缘层20上方的层。但是，作为绝缘层20上方的层的布线层和其它绝缘层未在图3中描绘。
<<半导体设备的制造方法>>
随后将参考图6A至6I描述半导体设备1A的制造方法。
最初，如图6A中所描绘的，制备半导体基体10。半导体基体10具有在基板11上依次层叠缓冲层12、沟道层13、势垒层14的层叠结构。此外，在沟道层13与势垒层14之间的结界面附近提供二维电子气层15。
随后，如图6B中所描绘的，在半导体基体10的主表面中形成用于划分和绝缘活性区域10a的非活性区域16。此外，用作源电极和漏电极的一对主电极17和18在半导体基体10的主表面的活性区域10a上形成。
非活性区域16可以通过将硼(B+)离子等作为杂质离子选择性地注入到半导体基体10的主表面侧的表面部分中、然后进行热处理以激活注入的B+离子来形成。
一对主电极17和18例如可以通过在包括活性区域10a的半导体基体10的整个主面上从半导体基体10侧起通过CVD或溅射依次累积积Ti膜、Al膜、Ni膜、Au膜以形成具有多层结构的导电膜、然后使用已知的光刻技术和具有高方向性的干法蚀刻技术对这个导电膜进行构图来形成。一对主电极17和18各自具有长条形状，并且在以直角与长边方向正交的短边方向(宽度方向)上彼此远离地部署。
随后，如图6C中所描绘的，在包括活性区域10a的半导体基体10的整个主表面上形成第一绝缘膜21。之后，如图6C中所描绘的，在半导体基体10的包括活性区域10a的整个主表面上形成第二绝缘膜22，第一绝缘膜21介于第二绝缘膜22与半导体基体10的主表面之间。第二绝缘膜22由蚀刻选择比高于第一绝缘膜21的蚀刻选择比的绝缘膜形成。例如，氧化铝(Al2O3)膜通过ALD(原子层沉积)被形成为第一绝缘膜21，并且氧化硅(SiO2)膜通过CVD(化学气相沉积)被形成为第二绝缘膜22。
通过这个步骤，半导体基体10的主表面的活性区域10a被第一绝缘膜21和第二绝缘膜22覆盖。
随后，如图6D中所描绘的，在半导体基体10的主表面的活性区域10a上的第二绝缘膜22中形成开口23。开口23是通过使用已知的光刻技术和具有高方向性的已知的干法蚀刻作为各向异性蚀刻技术选择性地蚀刻第二绝缘膜22而形成的。
开口单元23在平面图中在一对主电极17和18之间形成，并且在一对主电极17和18的长边方向上延伸的长条状的平面图案中形成。本文在栅极长度方向上形成的开口23的宽度限定作为在下述步骤中形成的开口的栅极开口27在栅极长度方向上的宽度(图6F)。此外，栅极开口27在栅极长度方向上的这个宽度限定作为在下述步骤中形成的栅电极的栅电极31在栅极长度方向上的宽度。
随后，如图6E中所描绘的，通过利用开口23在半导体基体10的活性区域10a上蚀刻第一绝缘膜21，形成具有比开口23更大宽度的腔室24。
第一绝缘膜21的蚀刻通过各向同性湿法蚀刻来实现，这对半导体基体10的主表面(即，势垒层14的表面)造成较小的损伤。此时，腔室24通过施加到第一绝缘膜21的侧蚀刻形成。第一绝缘膜21的湿法蚀刻是在对于第二绝缘膜22可确保第一绝缘膜21的蚀刻选择比的这种条件下执行的。具体而言，第一绝缘膜21的湿法蚀刻是在湿法蚀刻速率高于第二绝缘膜22的湿法蚀刻速率的条件下执行的。更高的选择比是更优选的。例如，在第一绝缘膜21的蚀刻选择比与第二绝缘膜22的蚀刻选择比之比被设置为10比1以上的这种条件下执行蚀刻。
随后，如图6F中所描绘的，形成覆盖腔室24内的第一绝缘膜21、第二绝缘膜22和半导体基体10的主表面(势垒层14的表面)且还覆盖第二绝缘膜22的开口23内的相应侧壁和第二绝缘膜22的上部的第三绝缘膜25。例如，通过使用ALD形成Al2O3膜、HfO2膜等来形成第三绝缘膜25。ALD能够形成均质的膜。因而，势垒层14、第一绝缘膜21和第二绝缘膜22的暴露的表面被均质的第三绝缘膜25覆盖。
在这个步骤中，包括第一绝缘膜21、第二绝缘膜22和第三绝缘膜25的绝缘层20在半导体基体10的活性区域10a上形成。在这种情况下，包括一对主电极17和18的半导体基体10的活性区域10a的上部被绝缘层20覆盖。
而且，在这个步骤中，形成其内表面被第三绝缘膜25覆盖的腔室26。
另外，在这个步骤中，第二绝缘膜22中的开口23的相应侧壁被第三绝缘膜25覆盖。因而，形成其开口宽度小于开口23的宽度的栅极开口27。栅极开口27在栅极长度方向上的宽度限定作为在下述步骤中形成的栅电极的栅电极31在栅极长度方向上的宽度。
随后，如图6G中所描绘的，形成覆盖第三绝缘膜25的上部的嵌入材料28。嵌入材料28累积在腔室26内的所有表面上，诸如上表面、下表面和侧表面。因而，如图6G中所描绘的，包括第一部分26-L和第二部分26-R的内部的腔室26的内部填充有嵌入材料28。例如，嵌入材料28通过ALD形成。例如，作为氧化锆(ZrO2)膜、氧化镧(La2O3)膜和氧化钇(Y2O3)膜中的任何一种的单层膜或包含这些膜中的至少任何两种的层叠膜通过ALD形成以构成嵌入材料28。
随后，如图6H中所描绘的，通过已知的光刻技术和各向同性湿法蚀刻移除除形成嵌入膜29的部分以外的嵌入材料28，这对半导体基体10的主表面(即，势垒层14的表面)的损伤较小。嵌入材料28的湿法蚀刻是在对于第三绝缘膜25可确保嵌入材料28的蚀刻选择比的这种条件下执行的。具体而言，嵌入材料28的湿法蚀刻是在与第三绝缘膜25的湿法蚀刻速率相比其湿法蚀刻速率更高的这种条件下执行的。更高的选择比更加优选。例如，在嵌入材料28的蚀刻选择比与第三绝缘膜25的蚀刻选择比之比被设置为10比1以上的这种条件下执行蚀刻。
以上述方式，腔室26的第一部分26-L和第二部分26-R的内部被选择性地填充有嵌入材料28以构成嵌入膜29。
注意的是，栅极开口27侧的嵌入膜29的侧表面与图6H中的栅极开口27的内壁表面齐平。但是，栅极开口27的嵌入膜29的侧表面可以由于选择性移除嵌入材料28期间侧蚀刻的影响而被后退到栅极开口27侧的内壁表面外侧(第一绝缘膜21侧)。
随后，如图6I中所描绘的，在包括半导体基体10的活性区域10a的第三绝缘膜25的整个表面上形成栅极材料30。例如，通过从从半导体基体10侧通过沉积依次累积Ni膜和Au膜来形成栅极材料30。
在这个步骤中，栅极开口27的内部填充有栅极材料30，并且腔室26内栅极开口27正下方的部分也选择性地填充有栅极材料30。之后，使用已知的光刻技术和具有高方向性的干法蚀刻技术对栅极材料30进行构图以在半导体基体10的活性区域10a上形成栅电极31。以这种方式，形成图3中所描绘的栅电极31。
注意的是，栅电极31可以通过剥离形成。
在这个步骤中，栅电极31被形成为这种栅电极，其具有位于绝缘层20上的头部31a，和从头部31a穿过绝缘层20突出到腔室26并进一步朝向半导体基体10的主表面延伸的主体部31b，并且还被整形为使得头部31a具有大于主体部31b的宽度的宽度。
通过这个步骤，图2和3中所描绘的场效应晶体管QA的制造基本完成。
此后，在绝缘层20上形成布线层和其它绝缘层。因此，图1至3中所描绘的半导体设备1A的制造基本完成。
根据第一实施例的半导体设备1A的制造方法，第一绝缘膜21通过湿法蚀刻被蚀刻。因而，可以减少对半导体基体10(势垒层14)的主表面的损伤。具体而言，防止半导体基体10的主表面在蚀刻期间暴露于等离子体，以及蚀刻气体中包含的离子等进入半导体基体10。因而，不会造成导通电阻的劣化(即，薄层电阻的增加)，以及截止特性的劣化(即，泄漏电流的增加和击穿电压的降低)。
此外，根据第一实施例的半导体设备1A的制造方法，嵌入膜29在腔室26内形成，腔室26通过使用上述湿法蚀刻对第一绝缘膜21进行侧蚀刻而产生。因而，可以提高栅电极31的头部31a与半导体基体10的主表面之间的电容。根据电容的提高，场板效应提高，并且可以进一步缓和电场集中在半导体基体10的主表面上。因此，可以减少特性的波动和特性的劣化(诸如漏极滞后和Vth波动)。
另外，根据第一实施例的半导体设备1A的制造方法，通过升高构成嵌入膜29的嵌入材料28的电容率，可以增加嵌入膜29和第一绝缘膜21的厚度。因而，不仅可实现电场的缓和，而且可实现避免在栅极开口期间干法蚀刻对半导体表面和栅绝缘膜造成损伤。因此，可以通过改进界面条件来减少特性的波动。
此外，根据第一实施例的半导体设备1A的制造方法，在开口单元23的形成完成之后形成第三绝缘膜25。因而，可以减少在干法蚀刻期间对第三绝缘膜25的损坏。
注意的是，在图3和4中，嵌入膜29在栅极开口27侧(栅极31的主体部31b侧)的侧表面与栅极开口27的内壁表面基本齐平。但是，如上所述，在嵌入膜29在栅极开口27侧的侧表面由于嵌入材料28的选择性移除期间侧蚀刻的影响而被后退到栅极开口27的内壁表面外侧(第一绝缘膜21侧)的情况下，可以在栅电极31的主体部31b与嵌入膜29之间形成空间部分。
[第一实施例的第一修改]
<<半导体设备的构造>>
如图7A中所描绘的，根据本技术的第一实施例的第一修改的半导体设备1A1基本上具有与上述第一实施例的半导体设备1A的构造相似的构造，并且包括场效应晶体管QA1代替第一实施例的场效应晶体管QA。
如图7A中所描绘的，场效应晶体管QA1包括嵌入膜29A1来代替图3中所示的第一实施例的嵌入膜29。根据上述第一实施例的嵌入膜29包括与第一绝缘膜21的材料不同的材料。但是，根据第一实施例的第一修改的嵌入膜29A1包括与第一绝缘膜21的材料相同的材料。因而，嵌入膜29A1具有与第一绝缘膜21的相对电容率相同的相对电容率。场效应晶体管QA1的其它构造与上述第一实施例的场效应晶体管QA的对应构造大致相似。
例如，在第一绝缘膜21包括氧化铝(Al3O2)膜的情况下，嵌入膜29A1包括氧化铝膜。嵌入膜29A1的相对电容率是氧化铝膜的相对电容率。
如图7A中所描绘的，嵌入膜29A1包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(图7A中的左侧)的第一部分29A1-L和位于主体部31b的另一个侧表面侧(图7A中的右侧)的第二部分29A1-R。嵌入膜29A1的第一部分29A1-L填充腔室26的第一部分26-L，而嵌入膜29A1的第二部分29A1-R填充腔室26的第二部分26-R。
此外，如在第一实施例中那样，嵌入膜29A1和第一绝缘膜21通过第三绝缘膜25彼此分离。
根据第一实施例的第一修改的半导体设备1A1也提供与上述第一实施例的半导体设备1A相似的有利效果。
另外，根据第一实施例的半导体设备1A1，通过使嵌入膜29A1的相对电容率与第一绝缘膜21的相对电容率相等，可以增加嵌入膜29A1和第一绝缘膜21的厚度。因而，不仅可实现电场的缓和，而且还可实现避免由于栅极开口期间的干法蚀刻对半导体表面和栅极绝缘膜造成损坏。因此，可以通过改进界面条件来减少特性的波动。
<<半导体设备的制造方法>>
随后将描述根据第一实施例的第一修改的半导体设备1A1的制造方法。除了形成嵌入材料28的材料与第一绝缘膜21(诸如氧化铝膜)的材料相同之外，根据第一实施例的第一修改的半导体设备1A1的制造方法与图6A至6I中所描绘的第一实施例的半导体设备1A的制造方法相同。
根据第一实施例的第一修改的半导体设备1A1的制造方法也提供与上述第一实施例的半导体设备1A的制造方法相似的有利效果。
另外，根据第一实施例的第一修改的半导体设备1A1的制造方法，通过使构成嵌入膜29A1的嵌入材料28的材料与第一绝缘膜21的材料相同，可以增加嵌入膜29A1和第一绝缘膜21的每个厚度，从而升高嵌入膜29A1的相对电容率。因而，不仅可实现电场的缓和，而且还可实现避免由于栅极开口期间的干法蚀刻对半导体表面和栅极绝缘膜造成损坏。因此，可以通过改进界面条件来减少特性的波动。
注意的是，在第一实施例的第一修改中，嵌入膜29A1在栅极开口27侧(栅电极31的主体部31b侧)的侧表面也与栅极开口27的内壁表面基本上齐平。如图7A中所描绘的。但是，如上述第一实施例中那样，可以在栅电极31的主体部31b与嵌入膜29A1之间形成空间部分。
[第一实施例的第二修改]
如图7B中所描绘的，根据本技术的第一实施例的第二修改的半导体设备1A2基本上具有与上述第一实施例的半导体设备1A的构造相似的构造，并且包括场效应晶体管QA2代替第一实施例的场效应晶体管QA。
如图7B中所描绘的，场效应晶体管QA2包括嵌入膜29A2来代替图3中所示第一实施例的嵌入膜29。其它构造与如上所述并在图3中描绘的第一实施例的场效应晶体管QA的对应构造基本上相似。
如图7B中所描绘的，嵌入膜29A2包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(左侧)的第一部分29A2-L和位于主体部31b的另一个侧表面侧(右侧)的第二部分29A2-R。场效应晶体管QA2包括空间部分33。
如图7B中所描绘的，嵌入膜29A2在嵌入膜29A2内部具有空间单元33。空间单元33是在腔室26未完全充满嵌入膜29A2的情况下形成的。空间部分33包括在嵌入膜29A2的第一部分29A2-L中形成的第一部分33-L和在嵌入膜29A2的第二部分29A2-R中形成的第二部分33-R。
注意的是，上述第一实施例的第一修改可以应用于第一实施例的第二修改的半导体设备1A2。
根据第一实施例的第二修改的半导体设备1A2也提供了与上述第一实施例的半导体设备1A相似的有利效果。
而且，根据第一实施例的第二修改的半导体设备1A2的制造方法也提供了与上述第一实施例的半导体设备1A的制造方法相似的有利效果。
注意的是，在第一实施例的第二修改中，嵌入膜29A2在栅极开口27侧(栅电极31的主体部31b侧)的侧表面也与栅极开口27的内壁表面大致齐平。如图7B中所描绘的。但是，如上述第一实施例中那样，可以在栅电极31的主体部31b与嵌入膜29A2之间形成空间部分。
[第一实施例的第三修改]
如图7C中所描绘的，根据本技术第一实施例的第三修改的半导体设备1A3基本上具有与上述第一实施例的半导体设备1A的构造相似的构造，并且包括场效应晶体管QA3代替第一实施例的场效应晶体管QA。
如图7C中所描绘的，场效应晶体管QA3包括嵌入膜29A3来替代上面描述并在图3中描绘的第一实施例的场效应晶体管QA的嵌入膜29。其它构造与上述第一实施例的场效应晶体管QA的构造基本相似。嵌入膜29A3包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(左侧)的第一部分29A3-L和位于主体部31b的另一个侧表面侧(右侧)的第二部分29A3-R。
如图7C中所描绘的，场效应晶体管QA3包括空间部分33a。空间部分33a是在腔室26没有完全充满嵌入膜29A3的情况下形成的。空间部分33a包括在嵌入膜29A3的第一部分29A3-L中形成的第一部分33a-L和在嵌入膜29A3的第二部分29A3-R中形成的第二部分33a-R。
注意的是，上述第一实施例的第一修改可以应用于第一实施例的第三修改的半导体设备1A3。
根据第一实施例的第三修改的半导体设备1A3也提供了与上述第一实施例的半导体设备1A相似的有利效果。
而且，根据第一实施例的第三修改的半导体设备1A3的制造方法也提供了与上述第一实施例的半导体设备A的制造方法相似的有利效果。
注意的是，在第一实施例的第三修改中，嵌入膜29A3在栅极开口27侧(栅电极31的主体部31b侧)的侧表面也与栅极开口单元27的内壁表面大致齐平，如图7C中所描绘的。但是，如上述第一实施例中那样，可以在栅电极31的主体部31b与嵌入膜29A3之间形成空间部分。在这种情况下，在栅电极31的主体部31b与嵌入膜29A3之间形成的空间部分可以与空洞部分33a连通。
[第二实施例]
<<半导体设备的构造>>
如图8中所描绘的，根据本技术的第二实施例的半导体设备1B基本上具有与上述第一实施例的半导体设备1A的构造相似的构造，并且包括场效应晶体管QB来代替第一实施例的效应晶体管QA。
如图8中所描绘的，场效应晶体管QB包括填充腔室24的嵌入膜29。腔室24包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(图8中的左侧)的第一部分24-L，以及位于主体部31b的另一个侧表面侧(右侧)的第二部分24-R。腔室24的内表面未被第三绝缘膜25B覆盖。与上述第一实施例不同。
如图8中所描绘的，嵌入膜29包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(左侧)的第一部分29-L和位于主体部31b的另一个侧表面侧(右侧)的第二部分29-R。嵌入膜29的第一部分29-L填充腔室24的第一部分24-L，而嵌入膜29的第二部分29-R填充腔室24的第二部分24-R。
如图8中所描绘的，第三绝缘膜25B在嵌入膜29与栅电极31的主体部31b之间提供。第三绝缘膜25B包括第一部分25B-L和第二部分25B-R。第三绝缘膜25B的第一部分25B-L在嵌入膜29的第一部分29-L与主体部31b之间提供，而第三绝缘膜25B的第二部分25B-R在嵌入膜29的第二部分29-R与主体部31b之间提供。以这种方式，嵌入膜29和主体部31b被第三绝缘膜25B彼此分离。
根据第二实施例的半导体设备1B也提供了与上述第一实施例的半导体设备1A相似的有利效果。
注意的是，上述第一实施例的第一修改、第二修改和第三修改中的至少任何一个可应用于第二实施例的半导体设备1B。
<<半导体设备的制造方法>>
随后将参考图9A至9C描述根据第二实施例的半导体设备1B的制造方法。
首先，执行与第一实施例的图6A至6D中所描绘的步骤相似的步骤以形成一对主电极17和18、第一绝缘膜21、第二绝缘膜22、开口单元23等，如图9A中所描绘的。随后，执行与上述第一实施例的图6E中所描绘的步骤相似的步骤以形成宽度大于开口23的宽度的腔室24等，如图9A中所描绘。
随后，执行与第一实施例的图6G和6H中描绘的步骤相似的步骤以形成如图9B中描绘的嵌入膜29。
随后，如图9C中所描绘的，形成覆盖第二绝缘膜22、嵌入膜29、半导体基体10的主表面等的第三绝缘膜25B。ALD能够形成均质的膜。因而，势垒层14、第一绝缘膜21和第二绝缘膜22的暴露的表面被均质的第三绝缘膜25B覆盖。
在这个步骤中，包括第一绝缘膜21、第二绝缘膜22和第三绝缘膜25B的绝缘层20在半导体基体10的活性区域10a上形成。
另外，在这个步骤中，第二绝缘膜22中的开口23的相应侧壁被第三绝缘膜25B覆盖。因而，形成开口宽度小于开口23的开口宽度的栅极开口27。
此后，执行与第一实施例的图6I中所描绘的步骤相似的步骤以形成栅电极31。以这种方式，图8中所描绘的场效应晶体管QB的制造基本完成。
根据第二实施例的半导体设备1B的制造方法也提供与上述第一实施例的半导体设备1A的制造方法相似的有利效果。
[第三实施例]
<<半导体设备的构造>>
如图10中所描绘的，根据本技术的第三实施例的半导体设备1C基本上具有与上述第一实施例的半导体设备1A的构造相似的构造，并且包括场效应晶体管QC来代替第一实施例的效应晶体管QA。
如图10中所描绘的，场效应晶体管QC包括填充腔室26C的嵌入膜29。腔室26C在第三绝缘膜25C上提供。而且，腔室26C包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(左侧)的第一部分26C-L和位于主体部31b的另一个侧表面侧(右侧)的第二部分26C-R。
如图10中所描绘的，嵌入膜29包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(图10中的左侧)的第一部分29-L和位于主体部31b的另一个侧表面侧(图10中的右侧)的第二部分29-R。嵌入膜29的第一部分29-L填充腔室26C的第一部分26C-L，而嵌入膜29的第二部分29-R填充腔室26C的第二部分26C-R。
如图10中所描绘的，第三绝缘膜25C在半导体基体10的主表面上提供。第三绝缘膜25C包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(图10中的左侧)的第一部分25C-L和位于主体部31b的另一个侧表面侧(图10中的右侧)的第二部分25C-R。
第三绝缘膜25C的第一部分25C-L在半导体基体10的主表面与嵌入膜29的第一部分29-L和与第一部分29-L相邻的第一绝缘膜21之间提供。而且，第三绝缘膜25C的第二部分25C-R在半导体基体10的主表面与嵌入膜29的第二部分29-R和与第二部分29-R相邻的第一绝缘膜21之间提供。如上所述，第三绝缘膜25C在半导体基体10的主表面与嵌入膜29和与嵌入膜29相邻的第一绝缘膜21之间提供。
注意的是，上述第一实施例的第一修改、第二修改和第三修改中的至少任何一个可以应用于第三实施例的半导体设备1C。
根据第三实施例的半导体设备1C也提供了与上述第一实施例的半导体设备1A相似的有利效果。
<<半导体设备的制造方法>>
随后将参考图11A至11C描述根据第三实施例的半导体设备1C的制造方法。
首先，如图11A中所描绘的，半导体基体10具有在基板11上依次层叠缓冲层12、沟道层13、势垒层14、第三绝缘膜25C的层叠结构。此外，二维电子气层15在沟道层13与势垒层14之间的结界面附近提供。
随后，执行与第一实施例的图6B和6C中所描绘的步骤相似的步骤以形成一对主电极17和18、第一和第二绝缘膜21和22等，如图11A中所描绘的。
随后，执行与第一实施例的图6D和6E中所描绘的步骤相似的步骤以形成开口23、具有比开口23的宽度更大的宽度的腔室26C等，如图11B中所描绘的。腔室26C在第三绝缘膜25C上形成。
随后，执行与第一实施例的图6G和6H中描绘的步骤相似的步骤以形成嵌入膜29，如图11C中所描绘的。
此后，执行与第一实施例的图6I中所描绘的步骤相似的步骤以形成栅电极31。以这种方式，图10中所描绘的场效应晶体管QC的制造基本完成。
根据第三实施例的半导体设备1C的制造方法也提供了与上述第一实施例的半导体设备1A的制造方法相似的有利效果。
注意的是，在第三实施例中，嵌入膜29在开口23侧(栅电极31的主体部31b侧)的侧表面也与开口23的内壁表面大致齐平，如图10中所描绘的。但是，如上述第一实施例中那样，可以在栅电极31的主体部31b与嵌入膜29A之间形成空间部分。
[第四实施例]
如图12中所描绘的，根据本发明的第四实施例的半导体设备1D基本上具有与上述第二实施例的半导体设备1B的构造相似的构造，并且包括场效应晶体管QD来代替第二实施例的效应晶体管QB。
如图12中所描绘的，场效应晶体管QD包括栅电极31C代替图8中所示场效应晶体管QB的栅电极31。其它构造与上面描述并在图8中描绘的场效应晶体管QB的对应构造基本相似。
如图12中所描绘的，场效应晶体管QD的栅电极31C包括位于绝缘层20上的头部31Ca，以及从头部31Ca穿过绝缘层20向腔室26突出并朝向半导体基体10的主表面延伸的主体部31Cb。
栅电极31D的头部31Da的宽度大于主体部31Db的宽度。栅电极31D的主体部31Db在栅极长度方向上的宽度从头部31Da朝向半导体基体10的主表面变窄。具体而言，主体部31Db具有倒锥形形状，其两个侧面分别位于栅极长度方向上彼此相对的位置，并且在这两个侧表面与半导体基体10的主表面形成内角侧的锐角的方向上倾斜。而且，包括头部31Da和主体31Db的栅电极31D与半导体基体10之间在栅电极31D的栅极长度方向上的距离随着靠近主体部31Db而减小。另外，栅电极31D与半导体基体10之间的电容随着栅电极31D与半导体基体10之间的距离减小而增加。
注意的是，根据第四实施例的半导体设备1D的第三绝缘膜25B基本上具有与上述第二实施例的第三绝缘膜25B的构造相似的构造。但是，第四实施例的第三绝缘膜25B可以具有与上述第一实施例的第三绝缘膜25的构造和上述第三实施例的第三绝缘膜25C的构造相似的构造。
而且，上述第一实施例的第一修改、第二修改和第三修改以及第三实施例中的至少任何一个可以应用于第四实施例的半导体设备1D。
根据第四实施例的半导体设备1D也提供了与上述第一实施例的半导体设备1C相似的有利效果。
另外，根据第四实施例的半导体设备1D，要提供的栅电极31D的主体部31Db具有倒锥形形状。在这种情况下，栅电极31D与半导体基体10之间的电容随着在栅极长度方向上靠近栅电极31D的主体部31Db而增大。因而，促进了电场的缓和，并且增强了场板效应。
[第五实施例]
如图13中所描绘的，根据本技术的第五实施例的半导体设备1E基本上具有与上述第一实施例的半导体设备1A的构造相似的构造，并且包括场效应晶体管QE来代替第一实施例的效应晶体管QA。
如图13中所描绘的，场效应晶体管QE在栅电极31的栅极长度方向上具有左右不对称的结构。在栅电极31的一个侧表面侧和另一个侧表面侧之一(漏电极侧)提供有嵌入膜29E，而嵌入膜29E没有在一个侧表面侧和另一个侧表面侧中的另一个(源电极侧)上提供。
关于这里作为源电极和漏电极的一对主电极17和18，在图13中，主电极17用作源电极，而主电极18用作漏电极。在这个示例中，栅电极31在栅极长度方向上的提供有作为源电极的主电极17的一个侧表面侧(左侧)与源电极侧对应，而栅电极31在栅极长度方向上的提供有作为漏电极的主电极18的另一个侧表面侧(右侧)与漏电极侧对应。
如图13中所描绘，场效应晶体管QE在栅电极31的漏极侧包括腔室26E和填充腔室26E的嵌入膜29E，但在栅电极31的源电极侧不包括腔室26E和嵌入膜29E。栅电极31的源电极侧包括第一绝缘膜21来代替腔室26E和嵌入膜29E。
注意的是，上述第一实施例的第一修改、第二修改和第三修改、第二实施例、第三实施例和第四实施例中的至少任何一个可以应用于第五实施例的半导体设备1E。
根据第五实施例的半导体设备1E也提供了与上述第一实施例的半导体设备1相似的有利效果。
而且，根据第五实施例的半导体设备1E，在漏电极侧提供嵌入膜29E，而在源电极侧提供没有嵌入膜29E的普通结构。因而，可在漏电极侧同时实现电场集中的缓和与寄生电容增加的防止。
注意的是，在第五实施例中，嵌入膜29D在栅极开口27侧(栅电极31的主体部31b侧)的侧表面也与栅极开口27的内壁表面大致齐平，如图13中所描绘的。但是，如上述第一实施例中那样，可以在栅电极31的主体部31b与嵌入膜29D之间形成空间部分。
[第六实施例]
如图14中所描绘的，根据本发明的第六实施例的半导体设备1F基本上具有与上述第一实施例的半导体设备1A的构造相似的构造，并且包括场效应晶体管QF来代替第一实施例的效应晶体管QA。
如图14中所描绘的，场效应晶体管QF在栅电极31的栅极长度方向上具有左右不对称的结构。在栅电极31的一个侧表面侧和另一个侧表面侧之一(漏电极侧)上提供有嵌入膜29F，而在一个侧表面侧和另一个侧表面侧中的另一个(源电极侧)上提供有空洞部分34。
关于这里作为源电极和漏电极的一对主电极17和18，在图14中，主电极17用作源电极，而主电极18用作漏电极。在这个示例中，栅电极31在栅极长度方向上的提供有作为源电极的主电极17的一个侧表面侧(左侧)与源电极侧对应，而栅电极31在栅极长度方向上的提供有作为漏电极的主电极18的另一个侧表面侧(右侧)与漏电极侧对应。
如图14中所描绘的，腔室26F包括在栅电极31的源电极侧提供的第一部分26F-L和在栅电极31的漏电极侧提供的第二部分26F-R。在栅电极31的漏电极侧提供的腔室26F的第二部分26F-R填充有嵌入膜29F。另一方面，在栅电极31的源电极侧提供的腔室26F的第一部分26F-L的内部未填充有嵌入膜29E。代替地，提供了空洞部分34。
注意的是，上述第一实施例的第一修改、第二修改和第三修改、第二实施例、第三实施例和第四实施例中的至少任何一个可以应用于第六实施例的半导体设备1F。
根据第六实施例的半导体设备1F也提供了与上述第一实施例的半导体设备1A相似的有利效果。
而且，根据第六实施例的半导体设备1F，嵌入膜29F在漏电极侧提供，而空洞部分34在源电极侧提供。因而，可以在漏电极侧同时实现电场集中的缓和与寄生电容增加的防止。
注意的是，在第六实施例中，嵌入膜29F在栅极开口27侧(栅电极31的主体部31b侧)的侧表面也与栅极开口27的内壁表面大致齐平，如图14中所描绘的。但是，如上述第一实施例中那样，可以在栅电极31的主体部31b与嵌入膜29F之间产生空间部分。
[第七实施例]
如图15中所描绘的，根据本发明的第七实施例的半导体设备1G基本上具有与上述第四实施例的半导体设备1D的构造相似的构造，并且包括场效应晶体管QG来代替第四实施例的效应晶体管QD。而且，第七实施例的场效应晶体管QG基本上具有与上述第四实施例的场效应晶体管QD的构造相似的构造，并且具有栅电极的不同构造。
具体而言，如图12中所描绘的，上述第四实施例的场效应晶体管QD的栅电极31D包括位于绝缘层20上的头部31Da，以及从头部31Da朝向半导体基体10的主表面延伸的主体部31Db。此外，头部31Da的宽度大于主体部31Db的宽度。
另一方面，如图15中所描绘的，根据第七实施例的场效应晶体管QG的栅电极31G嵌入绝缘层20的栅极开口中。此外，与图12中描绘的栅电极31D的主体部31Db类似地，栅电极31G具有含两个侧表面的倒锥形形状，这两个侧表面位于栅极长度方向上彼此相对的位置，并且在这两个侧表面与半导体基体10的主表面形成内角侧的锐角的方向上倾斜。
根据第七实施例的场效应晶体管QG，栅电极31G与半导体基体10之间的电容同样随着栅电极31G与半导体基体10之间的距离减小而增加。因而，第七实施例的半导体设备1G也提供与上述第四实施例相似的有利效果。
[第八实施例]
在第八实施例中将描述采用第三绝缘膜作为嵌入膜和栅极绝缘膜的情况。
<<半导体设备的构造>>
如图16中所描绘的，根据本技术的第八实施例的半导体设备1H基本上具有与上述第一实施例的半导体设备1A的构造相似的构造，并且包括场效应晶体管QH来代替第一实施例的效应晶体管QA。
如图16中所描绘的，场效应晶体管QH包括半导体层20H来代替上面描述并在图3中描绘的第一实施例的场效应晶体管QA的半导体层20。此外，与第一实施例的场效应晶体管QA类似地，场效应晶体管QH包括用作源极区域和漏极区域的一对主电极区域17和18，在一对主电极区域17和18之间的绝缘层20H中提供的腔室26，以及包括头部31a和主体部31b的栅电极31。
如图16中所描绘的，绝缘层20H包括在半导体基体10的主表面上形成的第一绝缘膜21H、在第一绝缘膜21H上形成的第二绝缘膜22H、以及在第二绝缘膜22H上形成的第三绝缘膜25H。例如，第一绝缘膜21H包括氧化铝(Al3O2)膜。例如，第二绝缘膜22H包括具有比第一绝缘膜21H的蚀刻选择比更高的蚀刻选择比的氧化硅(SiO2)膜。例如，第一绝缘膜21H具有5nm至100nm的膜厚度，诸如10nm的膜厚度。例如，第二绝缘膜22H具有10nm至150nm的膜厚度，诸如40nm的膜厚度。而且，第一绝缘膜21H具有等于或高于第二绝缘膜22H的相对电容率的的相对电容率。例如，在第一绝缘膜21H和第二绝缘膜22H分别包括氧化铝膜和氧化硅膜的情况下，第一绝缘膜21H具有比第二绝缘膜22H更高的相对电容率。
绝缘层20H与上述第一实施例的绝缘层20类似地具有腔室26。如上所述，腔室26通过在绝缘层20H中形成限定栅电极31的栅极长度的栅极开口27时执行的侧蚀刻而后退第一绝缘膜21H而形成。与上述第一实施例的腔室26类似地，如在平面图中看到并参考第一实施例的图2解释的第八实施例的腔室26的平面图案是包围栅电极31的主体部31b的环状平面图案。因而，如图16中所描绘的，第八实施例的腔室26类似地包括在栅电极31的栅极长度方向上位于主体部31b的一个侧表面侧(图3中的左侧)的第一部分26-L，以及位于主体部31b的另一个侧表面侧(图3中的右侧)的第二部分26-R。
如图16中所描绘的，腔室26在栅电极31的栅极长度方向上具有大于栅电极31的主体部31b和栅极开口27的宽度的宽度。而且，腔室26在栅电极31的栅极长度方向上具有小于栅电极31的头部31a的宽度的宽度。换句话说，如在平面图中看到的腔室26轮廓位于栅极开口27的轮廓外侧。但在栅电极31的头部31a的轮廓内侧。
如图16中所描绘的，第三绝缘膜25H被形成为覆盖腔室26内的第一绝缘膜21H、第二绝缘膜22H以及半导体基体10(势垒层14)的主表面。第三绝缘膜25H包括具有与暴露于腔室26的势垒层14(半导体基体10的主表面)、第一绝缘膜21H和第二绝缘膜22H绝缘的特性的材料，从而保护势垒层14免受诸如离子之类的杂质影响，并且与势垒层14形成优选的界面以减少设备的特性的劣化。例如，第三绝缘膜25H包括Al2O3膜或氧化铪(HfO2)膜的层叠膜，每个膜的厚度约为10nm，并且从半导体基体10的主表面侧按这个次序层叠。第三绝缘膜25H可以包括Al2O3或HfO2的单个膜。
第三绝缘膜25H在栅电极31的栅极长度方向上第一绝缘膜21H与栅电极31的主体部31b之间，以及半导体基体10(势垒层14)的主表面与栅电极31的主体部31b之间提供。而且，第三绝缘膜25H与上述第一实施例的嵌入绝缘膜29类似地具有等于或高于第二绝缘膜22H的相对电容率的相对电容率。此外，与上述第一实施例的嵌入膜29类似地，优选的是第三绝缘膜25H具有高于第二绝缘膜22H的相对电容率并且等于或高于第一绝缘膜21H的相对电容率的相对电容率。
第三绝缘膜25H填充腔室26。换句话说，第三绝缘膜25H嵌入腔室26中。如在平面图中看到的填充腔室26的第三绝缘膜25H的平面图案是包围栅电极31的主体部31b的环状平面图案。因而，如图16中所描绘的，第三绝缘膜22H包括在栅电极31的栅极长度方向上填充腔室26的第一部分26-L的第一部分25H-L和填充腔室26的第二部分26L的第二部分25H-R。换句话说，第三绝缘膜25H的第一部分25H-L嵌入腔室26的第一部分26L中，而第三绝缘膜25H的第二部分25H-R嵌入腔室26的第二部分26R中。第三绝缘膜25H的第一部分25H-L和第二部分25H-R各自用作上述第一实施例的嵌入绝缘膜29。根据第八实施例，腔室26填充有第三绝缘膜25H来代替嵌入绝缘膜29。
在半导体基体10(势垒层14)的主表面与栅电极31的主体部31b之间提供的第三绝缘膜25H用作栅绝缘膜。换句话说，在第八实施例中，采用第三绝缘膜25H作为嵌入膜和栅极绝缘膜。
如图17中所描绘的，第三绝缘膜25H在第一绝缘膜21H与栅电极31的主体部31b(即，第三绝缘膜25H的第一部分25H-L和第二部分25H-R，各自都有多个层)之间提供。而且，第三绝缘膜25H的第一部分25H-L和第二部分25H-R中的每一个被折叠。根据第八实施例，第三绝缘膜25H的第一部分25H-L和第二部分25H-R中的每一个具有两层。
如图17中所描绘的，优选的是第一绝缘膜25H与栅电极31的主体部31b之间的单层第三绝缘膜25H的膜厚度t1为第一绝缘膜21H的膜厚度t2的一半或更大。换句话说，优选的是半导体基体10的主表面与栅电极31的主体部31b之间的第三绝缘膜25H的膜厚度为第一绝缘膜21的膜厚度的一半或更大。
而且，优选的是将第一绝缘膜21H与栅电极31的主体部31b之间的第三绝缘膜25H构造成使得第三绝缘膜25H在栅电极31的栅极长度方向上的宽度等于或大于第一绝缘膜21H的膜厚度。
如图17中所描绘的，第三绝缘膜25H也在第二绝缘膜22H与栅电极31的主体部31b之间提供。换句话说，第八实施例的场效应晶体管QH包括在半导体基体10与第二绝缘膜22H之间的第三绝缘膜25H。
<<半导体设备的制造方法>>
随后将参考图18A至18D描述根据第八实施例的半导体设备的制造方法。
最初，执行与第一实施例的图6A至6C中所描绘的步骤相似的步骤以在半导体基体10的主表面上形成一对主电极17和18、第一绝缘膜21H、第二绝缘膜22H等，如图18A中所描绘的。第二绝缘膜22H包括蚀刻选择比高于第一绝缘膜21H的蚀刻选择比的绝缘膜。例如，通过ALD形成氧化铝(Al2O3)膜作为第一绝缘膜21H，并且通过CVD形成氧化硅(SiO2)膜作为第二绝缘膜22H。而且，第一绝缘膜21H具有小于第二绝缘膜22H的膜厚度的膜厚度。例如，第一绝缘膜21H具有大约10nm的膜厚度，而第二绝缘膜22H具有大约40nm的膜厚度。另外，第一绝缘膜21H优选地具有小于下面描述的第三绝缘膜25H的膜厚度的两倍的膜厚度。
通过这个步骤，半导体基体10的主表面的活性区域10a被第一绝缘膜21H和第二绝缘膜22H覆盖。
随后，如图18B中所描绘的，在半导体基体10的主表面的活性区域10a上的第二绝缘膜22H中形成开口23。开口23是通过使用已知的光刻技术和作为各向异性蚀刻技术的具有高方向性的干法蚀刻选择性地蚀刻第二绝缘膜22H而形成的。
开口23在平面图中在一对主电极17和18之间形成，并且形成为在一对主电极17和18的长边方向上延伸的长条状的平面图案。本文形成的开口23在栅极长度方向上的宽度限定作为在下述步骤中形成的开口的栅极开口27在栅极长度方向上的宽度(参见图18D)。此外，栅极开口27在栅极长度方向上的这个宽度限定作为在下述步骤中形成的栅电极31的栅电极31在栅极长度方向上的宽度。
注意的是，其深度大于第二绝缘膜22H的膜厚度的开口23可以通过选择性地移除第一绝缘膜21H的第二绝缘膜22H侧以使第一绝缘膜21H保留在开口23的底部上的过蚀刻形成。
随后，如图18C中所描绘的，通过利用开口23在半导体基体10的活性区域10a上蚀刻第一绝缘膜21H来形成具有比开口23更大宽度的腔室24。
第一绝缘膜21H的蚀刻是通过各向同性湿法蚀刻来实现的，该湿法蚀刻对半导体基体10的主表面(即，势垒层14的表面)的损伤较小。此时，腔室24通过由施加到第一绝缘膜21H的侧蚀刻造成的第一绝缘膜21H的后退来形成。第一绝缘膜21H的湿法蚀刻是在对于对第二绝缘膜22H可确保第一绝缘膜21H的蚀刻选择比的这种条件下执行的。具体而言，第一绝缘膜21H的湿法蚀刻是在比第二绝缘膜22H的湿法蚀刻速率更高的湿法蚀刻速率的这种条件下执行的。更高的选择比是更优选的。例如，在将第一绝缘膜21H的蚀刻选择比与第二绝缘膜22H的蚀刻选择比之比设置为10比1以上的这种条件下执行蚀刻。
随后，如图18D中所描绘的，腔室24内半导体基体10的主表面(势垒层14的表面)覆盖有相对电容率等于或高于第二绝缘膜22H的相对电容率的第三绝缘膜25H。此外，与由于湿法蚀刻引起的第一绝缘膜21H的后退对应的区域(即，半导体基体10的主表面与第二绝缘膜22H之间的空间区域)填充有第三绝缘膜25H。例如，第三绝缘膜25H由通过ALD形成的Al2O3膜、HfO2膜等形成。ALD能够形成均质的膜，因此，半导体基体10(势垒层14)的主表面、第一绝缘膜21H和第二绝缘膜22H的暴露的表面被均质的第三绝缘膜25H覆盖。因而，通过堆积膜厚度t1等于或大于第一绝缘膜21H的膜厚度t2的一半的第三绝缘膜25H，腔室24内半导体基体10的表面(势垒层14的表面)被第三绝缘膜25H覆盖，并且腔室24内半导体基体10的主表面与第二绝缘膜22H之间的空间区域可以被第三绝缘膜25H填充。
在这个步骤中，腔室24内第一绝缘膜21H、第二绝缘膜22H和半导体基体10的主表面(势垒层14的表面)被第三绝缘膜25H覆盖。此外，开口23内第二绝缘膜22H的表面和第二绝缘膜22H的侧面被第三绝缘膜25H覆盖。
而且，在这个步骤中，包括第一绝缘膜21H、第二绝缘膜22H和第三绝缘膜25H的绝缘层20H在半导体基体10的活性区域10a上形成。因而，半导体基体10的包括一对主电极17和18的活性区域10a的上部被绝缘层20H覆盖。
而且，在这个步骤中，形成内表面被第三绝缘膜25H覆盖的腔室26。
另外，在这个步骤中，第二绝缘膜22H中的开口23的相应侧壁被第三绝缘膜25H覆盖。因而，形成开口宽度小于开口23的宽度的栅极开口27。栅极开口27在栅极长度方向上的宽度限定作为在下述步骤中形成的栅电极的栅电极31在栅极长度方向上的宽度。
此后，执行与第一实施例的图6I中所描绘的步骤相似的步骤以形成栅电极31。以这种方式，图16和17中所描绘的场效应晶体管QH的制造基本完成。
[第八实施例的有利效果]
随后将参考图19、20和21描述第八实施例的主要有利效果。
图19和20中的每一个是比较根据比较示例的在栅电极侧具有空间部分(空洞部分)的场效应晶体管与第八实施例的场效应晶体管QH的特性的曲线图。
图19比较在漏极滞后看起来更严重的高温(125℃)和Vd＝1.5V的低电压下获得的每个Id劣化率。从图19可以明显看出，已经实现了电场缓和的第八实施例的场效应晶体管QH显著减少了漏极滞后。
而且，图20呈现了击穿电压(BVds)的比较结果。根据第八实施例的场效应晶体管QH，在栅电极31的主体部31b的端部实现的电场缓和也对击穿电压有很大贡献。因而，如从图中可以看出的，可以同时支持漏极滞后和击穿电压，每个都仅具有通过基板设计的折衷关系。
图21是呈现从栅电极31的突出部分31c到半导体基体10(势垒层14)的主表面的纵向方向的组合电容与125℃下的Id劣化率的关系的曲线图。
如从图21可以明显看出的，组合电容与Id劣化率之间存在相关性。显然，通过用具有高电容率的第三绝缘膜25H填充栅电极31的主体部31b侧的腔室26(空洞)，场板效应增加并且有助于缓和电场。
因而，根据第八实施例的半导体设备1H也提供与上述第一实施例的半导体设备1A相似的有利效果。
另外，第八实施例的半导体设备1H的制造与上述第一实施例的制造的相似之处在于第三绝缘膜25H是在由包括干法蚀刻和湿法蚀刻的双步蚀刻造成的第一绝缘膜21H的后退之后形成的。但是，由于第一绝缘膜21H与第三绝缘膜25H之间的膜厚度关系，腔室(空洞部分)26被各向同性地填充有第三绝缘膜25H。以这种方式，消除了如第一实施例中那样形成新的绝缘膜(嵌入绝缘膜29)的必要性，因此，可以使制造步骤的数量少于上述第一实施例中的数量。因而，可实现半导体设备1H的成本降低。而且，根据上述第一实施例，在嵌入绝缘膜29的湿法蚀刻期间在栅电极31的主体部31a侧端部在一些情况下形成小空洞(空间部分)。但是，上述这样的小空洞在第八实施例中没有形成。因此，在电场集中是重要因素的位置处场效应进一步增加。
此外，在通过ALD形成的第三绝缘膜25H的情况下，如果腔室24(26)的入口最初是闭合的，那么腔室24(26)的深度侧可能不会被填充(完全闭合)。但是，当闭合对降低特性的波动和击穿电压的提高具有主要影响的主体部31a侧的栅电极31时，可以获得充分的效果。
另外，在第八实施例中，虽然腔室26的第一部分26-L和第二部分26-R中的每一个都填充有第三绝缘膜25H，但是也可以采用腔室26的第一部分26-L和第二部分26-R中的至少任何一个填充有第三绝缘膜25H的构造。在腔室26的第一部分26-L和第二部分26-R中的任何一个填充有第三绝缘膜25H的情况下，优选的是位于作为一对主电极17和18之一并用作漏电极的主电极侧的填充有第三绝缘膜25H。
此外，虽然在第八实施例中将填充腔室26的嵌入绝缘膜表现为第三绝缘膜22H，但是第三绝缘膜22H可以被表现为嵌入绝缘膜22H。
[第八实施例的修改]
根据上述第八实施例，已经描述了其中腔室26填充有第三绝缘膜25H的情况。但是，本技术不限于第八实施例。例如，如呈现第八实施例的修改8-1的图22中所描绘的，空间部分Sp1可以存在于第一绝缘膜21H和第三绝缘膜25H之间。
而且，如呈现第八实施例的修改8-2的图23中所描绘的，空间部分Sp2可以存在于第一绝缘膜21H和栅电极31的主体部31b之间的第三绝缘膜25H中。
注意的是，在上述第一实施例至第八实施例中，已经描述了在形成绝缘层20或20H之前形成一对主电极17和18的情况。但是，本技术不限于这种情况。例如，本技术也适用于在形成绝缘层20或20H之后形成一对主电极17和18的情况。
而且，在上述第一实施例至第七实施例中，已经描述了绝缘层20具有第一绝缘膜21、第二绝缘膜22和第三绝缘膜25的情况。但是，本技术是不限于这种情况。例如，本技术也适用于包括除第三绝缘膜25以外的第一绝缘膜21和第二绝缘膜22的绝缘层的情况。
另外，根据上述第一实施例至第八实施例，基板11的上部中的每个层包括基于AaN的化合物半导体。但是，本技术不限于这种构造。例如，可以采用诸如GaAs之类的化合物半导体或诸如硅之类的半导体层。
此外，根据上述第一实施例至第八实施例，已经描述了具有一个半导体芯片的半导体设备，该半导体芯片包括高频功率放大器单元PA、高频低噪声放大器单元LNA、高频滤波器单元BRF，以及其上的高频开关单元SW。但是，本技术不限于这种情况。例如，本技术适用于具有其中一个场效应晶体管安装在一个半导体芯片上的单一结构的半导体设备。
(应用示例)
图24描绘了作为对其应用本技术的半导体设备的电子装置的无线通信设备的构造的示例。例如，无线通信设备4是具有诸如语音通信、数据通信和LAN连接之类的多种功能的移动电话系统。例如，无线通信设备4包括天线ANT、天线开关电路5、高功率放大器HPA、高频集成电路RFIC(射频集成电路)、基带单元BB、语音输出单元MIC、数据输出单元DT和接口单元I/F(例如，无线LAN(W-LAN；无线局域网)、蓝牙(注册商标)等)。高频集成电路RFIC和基带单元BB经由接口单元I/F彼此连接。例如，天线开关电路5或高功率放大器HPA包括半导体设备，该半导体设备包括上述场效应晶体管QA、QA1、QA2、QA3和QB至QH中的任何一个。
根据无线通信设备4，在传输期间，即，在从无线通信设备4的传输系统向天线ANT输出传输信号的情况下，从基带单元BB输出的传输信号经由高频集成电路RFIC、高功率放大器HPA和天线开关电路5被输出到天线ANT。
在接收期间，即，在将天线ANT接收到的信号输入到无线通信设备的接收系统的情况下，接收信号经由天线开关电路5和高频集成电路RFIC输入到基带单元BB。由基带单元BB处理后的信号从诸如语音输出单元MIC、数据输出单元DT和接口单元I/F之类的输出单元输出。
无线通信设备4至少包括具有上述场效应晶体管QA、QA1、QA2、QA3和QB至QH中的任何一个的半导体设备。
注意的是，本技术还可以具有以下配置。
(1)
一种半导体设备，包括：
场效应晶体管，安装在半导体基体上，
其中场效应晶体管包括
绝缘层，其包括设置在半导体基体的主表面上的第一绝缘膜，以及设置在第一绝缘膜上并具有比第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜，
栅电极，其具有位于绝缘层上的头部和从头部朝向半导体基体的主表面延伸的主体部，并且被配置为使得头部具有比主体部的宽度更大的宽度，以及
嵌入膜，在栅电极的栅极长度方向上设置在第一绝缘膜与栅电极的主体部之间，并且具有等于或高于第二绝缘膜的相对电容率的相对电容率。
(2)
根据上述(1)的半导体设备，
其中嵌入膜的相对电容率高于第二绝缘膜的相对电容率。
(3)
根据上述(1)的半导体设备，
其中嵌入膜的相对电容率等于或高于第一绝缘膜的相对电容率。
(4)
根据上述(1)至(3)中的任一项的半导体设备，
其中嵌入膜设置在栅电极的头部与半导体基体之间。
(5)
根据上述(1)至(4)中的任一项的半导体设备，
其中嵌入膜包括与第一绝缘膜的材料不同的材料。
(6)
根据上述(1)至(5)中的任一项的半导体设备，
其中第一绝缘膜包括氧化铝膜，以及
嵌入膜包括氧化锆膜、氧化镧膜和氧化钇膜中的至少任何一种。
(7)
根据上述(1)至(4)中的任一项的半导体设备，
其中嵌入膜包括与第一绝缘膜的材料相同的材料。
(8)
根据上述(1)至(4)中的任一项的半导体设备，
其中第一绝缘膜和嵌入膜中的每一个都包括氧化铝膜。
(9)
根据上述(1)至(8)中的任一项的半导体设备，
其中场效应晶体管包括在嵌入膜与栅电极的主体部之间以及嵌入膜内部中的至少任何一个处形成的空间部分。
(10)
根据上述(1)至(9)中的任一项的半导体设备，
其中场效应晶体管包括在栅电极的栅极长度方向上在栅电极的主体部的一个侧表面侧和另一个侧表面侧中的至少任何一个处形成的嵌入膜。
(11)
根据上述(1)至(10)中的任一项的半导体设备，
其中场效应晶体管包括在栅电极的栅极长度方向上在栅电极的主体部的一个侧表面侧上的嵌入膜，以及在栅电极的主体部的另一个侧表表面侧与第一绝缘膜之间的空洞部分。
(12)
根据上述(1)至(10)中的任一项的半导体设备，
其中栅电极的主体部在栅极长度方向上的宽度从头部朝向半导体基体的主表面减小。
(13)
根据上述(1)至(12)中的任一项的半导体设备，
其中场效应晶体管包括位于第一绝缘膜和嵌入膜之间的第三绝缘膜。
(14)
根据上述(1)至(12)中的任一项的半导体设备，
其中场效应晶体管包括在嵌入膜与栅电极之间的第三绝缘膜。
(15)
根据上述(1)至(12)中的任一项的半导体设备，
其中场效应晶体管包括在半导体基体的主表面与嵌入膜和第一绝缘膜之间的第三绝缘膜。
(16)
根据上述(1)至(12)中的任一项的半导体设备，
其中场效应晶体管包括在栅电极的主体部与半导体基体的主表面之间的第三绝缘膜。
(17)
根据上述(1)的半导体设备，
其中嵌入膜还设置在半导体基体与栅电极的主体部之间。
(18)
一种半导体设备的制造方法，包括：
在半导体基体的主表面上形成第一绝缘膜；
在第一绝缘膜上形成第二绝缘膜，第二绝缘膜具有比第一绝缘膜的蚀刻选择比更高的蚀刻选择比；
通过选择性地移除第二绝缘膜来形成开口；
通过利用开口选择性地移除第一绝缘膜的蚀刻来形成宽度大于开口的宽度的腔室；以及
在半导体基体与第二绝缘膜之间的腔室中形成相对电容率等于或高于第二绝缘膜的相对电容率的嵌入膜。
(19)
一种电子装置，包括：
半导体设备，其具有场效应晶体管，
其中场效应晶体管包括
绝缘层，其包括设置在半导体基体的主表面上的第一绝缘膜，以及设置在第一绝缘膜上并具有比第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜，
栅电极，其具有位于绝缘层上的头部和从头部朝向半导体基体延伸的主体部，并且被配置为使得头部具有比主体部的宽度更大的宽度，以及
嵌入膜，在栅电极的栅极长度方向上设置在第一绝缘膜与栅电极的主体部之间，并且具有等于或高于第二绝缘膜的相对电容率的相对电容率。
(20)
一种半导体设备，包括：
场效应晶体管，其安装在半导体基体上，
其中场效应晶体管包括
绝缘层，其包括设置在半导体基体的主表面上的第一绝缘膜，以及设置在第一绝缘膜上并且具有比第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜，
栅电极，其具有位于绝缘层上的头部和从头部朝向半导体基体的主表面延伸的主体部，并且被配置为使得头部具有比主体部的宽度大的宽度，以及
第三绝缘膜，其在栅电极的栅极长度方向上设置在第一绝缘膜与栅电极的主体部之间以及半导体基体与栅电极的主体部之间，并且具有等于或高于第二绝缘膜的相对电容率的相对电容率。
(21)
根据上述(20)的半导体设备，
其中第一绝缘膜与栅电极的主体部之间的第三绝缘膜具有多个层。
(22)
根据上述(20)或(21)的半导体设备，
其中第一绝缘膜与栅电极的主体部之间的第三绝缘膜被折叠。
(23)
根据上述(20)至(22)中的任一项的半导体设备，
其中半导体基体与栅电极的主体部之间的第三绝缘膜具有等于或大于第一绝缘膜的膜厚度的一半的膜厚度。
(24)
根据上述(20)至(23)中的任一项的半导体设备，
其中第一绝缘膜与栅电极的主体部之间的第三绝缘膜的宽度是栅电极的栅极长度方向上的宽度并且等于或大于第一绝缘膜的膜厚度。
(25)
根据上述(20)至(24)中的任一项的半导体设备，
其中第三绝缘膜包括氧化铝膜和氧化铪中的至少一种。
(26)
根据上述(20)至(25)中的任一项的半导体设备，
其中第三绝缘膜还设置在第二绝缘膜与栅电极的主体部和头部之间。
(27)
根据上述(20)至(26)中的任一项的半导体设备，
其中场效应晶体管包括半导体基体与第二绝缘膜之间的第三绝缘膜。
(28)
根据上述(20)至(27)中的任一项的半导体设备，
其中场效应晶体管包括第一绝缘膜与第三绝缘膜之间的空间部分。
(29)
根据上述(20)至(26)中的任一项的半导体设备，
其中场效应晶体管包括第一绝缘膜与栅电极的主体部之间的第三绝缘膜中的空间部分。
(30)
一种半导体设备的制造方法，包括：
在半导体基体的主表面上形成第一绝缘膜；
在第一绝缘膜上形成第二绝缘膜，第二绝缘膜具有比第一绝缘膜的蚀刻选择比更高的蚀刻选择比；
通过选择性地移除第二绝缘膜的干法蚀刻形成开口；
在对于对第二绝缘膜可确保第一绝缘膜的蚀刻选择比的条件下，通过利用开口选择性地移除第一绝缘膜的湿法蚀刻形成宽度大于开口的宽度的腔室；以及
用相对电容率等于或高于腔室中的第二绝缘膜的相对电容率的第三绝缘膜覆盖半导体基体的主表面，并用第三绝缘膜填充半导体基体的主表面与第二绝缘膜之间的空间。
(31)
一种电子装置，包括：
半导体设备，其具有场效应晶体管，
其中场效应晶体管包括
绝缘层，其包括设置在半导体基体的主表面上的第一绝缘膜，以及设置在第一绝缘膜上并且具有比第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜，
栅电极，其具有位于绝缘层上的头部和从头部朝向半导体基体延伸的主体部，并且被配置为使得头部具有比主体部的宽度大的宽度，以及
第三绝缘膜，其在栅电极的栅极长度方向上设置在第一绝缘膜与栅电极的主体部之间以及半导体基体与栅电极的主体部之间，并且具有等于或高于第二绝缘膜的相对电容率的相对电容率。
本技术的范围不限于在附图中描述和描绘的示例性实施例，并且包括提供与本技术旨在提供的效果类似的效果的所有实施例。而且，本技术的范围不限于由权利要求限定的本发明的特征的组合，并且可以由包括在所有公开的特征中的任何特定期望组合来限定。
[附图标记列表]
1A、1A1、1A2、1A3、1B、1C、1D、1E、1F、1H：半导体设备2：半导体芯片
10：半导体基体
11：基板
12：缓冲层
13：沟道层
14：势垒层
15：二维电子气层
16：非活性区域
17、18：第一主电极对(源电极和漏电极)
20、20H：绝缘层
21、21H：第一绝缘膜
22、22H：第二绝缘膜
23：开口
24、26、26C、26D、26F：腔室
25、25B、25C、25H：第三绝缘膜
27：栅极开口
28：嵌入材料
29、29A1、29A2、29A3、29D、29E：嵌入膜
30：栅极材料
31、31C：栅电极
31a：头部
31b：主体部
31c：突出部分
32、33、33a：空间部分
34：空洞部分
SW：高频开关单元
BPF：高频滤波器单元
PA：高频功率放大器单元
LNA：高频低噪声放大器单元
QA、QA1、QA2、QA3、QB、QC、QD、QE、QF、QH：场效应晶体管

Claims (20)

1.一种半导体设备，包括：
场效应晶体管，安装在半导体基体上，
其中所述场效应晶体管包括
绝缘层，其包括设置在所述半导体基体的主表面上的第一绝缘膜，以及设置在所述第一绝缘膜上且具有比所述第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜，
栅电极，其具有位于所述绝缘层上的头部和从头部朝向所述半导体基体的主表面延伸的主体部，并且被配置为使得所述头部具有比所述主体部的宽度更大的宽度，以及
嵌入膜，在栅电极的栅极长度方向上设置在所述第一绝缘膜与所述栅电极的所述主体部之间，并且具有等于或高于所述第二绝缘膜的相对电容率的相对电容率。
2.根据权利要求1所述的半导体设备，
其中所述嵌入膜的相对电容率高于所述第二绝缘膜的相对电容率。
3.根据权利要求1所述的半导体设备，
其中所述嵌入膜的相对电容率等于或高于所述第一绝缘膜的相对电容率。
4.根据权利要求1所述的半导体设备，
其中所述嵌入膜设置在所述栅电极的所述头部与所述半导体基体之间。
5.根据权利要求1所述的半导体设备，
其中所述嵌入膜包括与所述第一绝缘膜的材料不同的材料。
6.根据权利要求1所述的半导体设备，
其中所述嵌入膜包括与所述第一绝缘膜的材料相同的材料。
7.根据权利要求1所述的半导体设备，
其中所述第一绝缘膜和所述嵌入膜均包括氧化铝膜。
8.根据权利要求1所述的半导体设备，
其中所述场效应晶体管包括在所述第一绝缘膜与所述嵌入膜之间的第三绝缘膜。
9.根据权利要求1所述的半导体设备，
其中所述场效应晶体管包括在所述嵌入膜与所述栅电极之间的第三绝缘膜。
10.根据权利要求1所述的半导体设备，
其中所述场效应晶体管包括在所述半导体基体的所述主表面与所述嵌入膜及所述第一绝缘膜之间的第三绝缘膜。
11.根据权利要求1所述的半导体设备，
其中所述场效应晶体管包括在所述栅电极的所述主体部与所述半导体基体的所述主表面之间的第三绝缘膜。
12.根据权利要求1所述的半导体设备，
其中所述嵌入膜还设置在所述半导体基体与所述栅电极的所述主体部之间。
13.一种电子装置，包括：
半导体设备，其具有场效应晶体管，
其中所述场效应晶体管包括
绝缘层，其包括设置在半导体基体的主表面上的第一绝缘膜，以及设置在所述第一绝缘膜上且具有比所述第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜，
栅电极，其具有位于所述绝缘层上的头部和从所述头部朝向所述半导体基体延伸的主体部，并且被配置为使得所述头部具有比所述主体部的宽度更大的宽度，以及
嵌入膜，在所述栅电极的栅极长度方向上设置在所述第一绝缘膜与所述栅电极的所述主体部之间，并且具有等于或高于所述第二绝缘膜的相对电容率的相对电容率。
14.一种半导体设备，包括：
场效应晶体管，其安装在半导体基体上，
其中所述场效应晶体管包括
绝缘层，其包括设置在所述半导体基体的主表面上的第一绝缘膜，以及设置在所述第一绝缘膜上且具有比所述第一绝缘膜的蚀刻选择比更高的蚀刻选择比的第二绝缘膜，
栅电极，其具有位于所述绝缘层上的头部和从所述头部朝向所述半导体基体的所述主表面延伸的主体部，并且被配置为使得所述头部具有比所述主体部的宽度大的宽度，以及
第三绝缘膜，其在所述栅电极的栅极长度方向上设置在所述第一绝缘膜与所述栅电极的所述主体部之间以及所述半导体基体与所述栅电极的所述主体部之间，并且具有等于或高于所述第二绝缘膜的相对电容率的相对电容率。
15.根据权利要求14所述的半导体设备，
其中所述第一绝缘膜与所述栅电极的所述主体部之间的所述第三绝缘膜被折叠。
16.根据权利要求14所述的半导体设备，
其中所述半导体基板与所述栅电极的所述主体部之间的所述第三绝缘膜具有等于或大于所述第一绝缘膜的膜厚度的一半的膜厚度。
17.根据权利要求14所述的半导体设备，
其中所述第一绝缘膜与所述栅电极的所述主体部之间的所述第三绝缘膜在所述栅电极的所述栅极长度方向上的宽度等于或大于所述第一绝缘膜的膜厚度。
18.根据权利要求14所述的半导体设备，
其中所述第三绝缘膜包括氧化铝膜和氧化铪中的至少一种。
19.根据权利要求14所述的半导体设备，
其中所述第三绝缘膜还设置在所述第二绝缘膜与所述栅电极的所述主体部及所述头部之间。
20.根据权利要求14所述的半导体设备，
其中所述场效应晶体管在所述半导体基体与所述第二绝缘膜之间包括所述第三绝缘膜。
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