TW202213538A - 半導體裝置及電子機器 - Google Patents

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柳澤佑輝
竹內克彥
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日商索尼半導體解決方案公司
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Abstract

本發明抑制半導體裝置之特性變動及特性劣化。本發明之半導體裝置具備搭載於半導體基體之場效電晶體。而且，場效電晶體具備絕緣層、閘極電極、及埋入膜，前述絕緣層包含：第1絕緣膜，其設置於半導體基體之主面上；及第2絕緣膜，其設置於第1絕緣膜上，且蝕刻選擇比相對於第1絕緣膜為高；前述閘極電極具有位於絕緣層上之頭部、及自頭部朝向半導體基體之主面延伸之主體部，且頭部較主體部更為寬幅；前述埋入膜於閘極電極之閘極長方向上設置於第1絕緣膜與閘極電極之主體部之間，且相對介電常數為第2絕緣膜之相對介電常數以上。

Description

半導體裝置及電子機器
本技術(本揭示之技術)係關於一種半導體裝置及電子機器，尤其係關於應用於具有場效電晶體之半導體裝置及電子機器且有效之技術者。
作為搭載於化合物半導體基板之場效電晶體，GaN HEMT(High Electron Mobility Transistor，高電子移動性電晶體)備受關注。作為寬能隙半導體材料之氮化鎵(GaN)具有介電破壞電壓高、可進行高溫動作、飽和漂移速度高等特徵。又，形成於GaN系異質接面中之二維電子氣體(2DEG)層具有遷移率高且片電子密度高之特徵。根據該等特徵，作為GaN系異質接面FET之GaN HEMT由於可進行低電阻、高速、高耐壓動作，故期待對於5G高速通訊系統之功率器件或開關等RF(Radio Frequency，射頻)器件等之應用。
GaN HEMT於通道層之上具有障壁層。於一般性GaN HEMT之情形下，於作為通道層之GaN之上形成AlGaN或AlInN作為障壁層。為了控制汲極與源極之間流通之電流，而於障壁層之上部形成絕緣膜，且於其上形成閘極金屬(閘極電極)。
於GaN HEMT中，在物理性質或結晶性上，觀察到汲極延遲(drain-lag)或臨限值電壓Vth之偏移等特性變動現象。於朝器件之閘極施加負偏壓並施加截止應力(高電場)時，於膜中及半導體內部捕獲電子，汲極電流(Id)看似較一般之DC測定時劣化。該情形下，捕集器(Trap)由於具有某一時間常數地放出電子，故對於電壓，電流之應答變遲鈍。此乃汲極延遲。又，Vth偏移係因相同地以電場為觸發，產生載子之Trap、De-Trap，而自原本之Vth偏移之現象。若存在特性變動，則對模型之提取及設計產生影響。
關於抑制特性變動，緩和電場之集中事屬有效。一般而言，於朝閘極施加偏壓時，電場最集中的是閘極端。為了避免其，自先前以來，利用場板構造，該場板構造使閘極金屬自開口部朝外側突出，促進正下方之半導體內部之空乏化，使電場分佈平緩。 此外，作為與本技術相關聯之先前技術文獻，可舉出下述之專利文獻1至3。 [先前技術文獻] [專利文獻]
專利文獻1：日本特開平09-027505號公報 專利文獻2：日本特開2008-98400號公報 專利文獻3：日本特開2017-54960號公報
[發明所欲解決之問題]
且說，先前，於具有上述之GaN HEMT之半導體裝置之製造中，當於半導體(障壁層)表面形成閘極絕緣膜及絕緣膜，於該絕緣膜施以乾式蝕刻，形成規定閘極長(Lg)之閘極開口部之後，通過該閘極開口部形成T型閘極電極。T型閘極電極具有：貫通絕緣膜之主體部、及較該主體部更寬幅地位於絕緣膜上之頭部。 然而，若因乾式蝕刻，對半導體表面造成損傷，則在與閘極絕緣膜之界面，可形成諸多能階。具體而言，曝露於蝕刻時之電漿、及蝕刻氣體中之離子等進入半導體中會產生不良影響。其結果，產生載子之Trap及De-Trap，導致特性變動。進而，表面之蝕刻損傷引起片電阻之增加、或關斷特性之劣化、亦即洩漏電流之增加或耐壓之降低。
為了防止如此之表面損傷，有效的是於第1絕緣膜之上形成第2絕緣膜，且藉由在以乾式蝕刻自第2絕緣膜蝕刻至第1絕緣膜之中途之後利用濕式蝕刻之二階段進行開口。此時，重要的是不蝕刻規定閘極長之第2絕緣膜，僅將第1絕緣膜開口。惟，該情形下，由於濕式蝕刻為各向同性，故第1絕緣膜後退，於閘極電極之主2體部之側下形成空腔部。該空腔部於降低閘極電容之意義上事屬有效。 然而，出於半導體表面之電場緩和之目的而由閘極電極之頭部之突出部構成之場板之自閘極電極之頭部之突出部至半導體表面之縱向方向之合成電容越大，效果越變大。此乃緣於因閘極電極而於半導體表面誘發之載子變多之故。 然而，若於閘極電極之主體部之側下形成空腔部(相對介電常數εr=1)，則電容降低。其結果，場板效應變弱，因而電場緩和變得不充分，難以抑制以電場為觸發之特性變動。
又，若為了增大電容，而減薄第1絕緣膜，則仍會因乾式蝕刻，而蒙受表面損傷。又，若使第1絕緣膜整體高介電常數化，則閘極電容增加，功率放大器所需之特性即截止頻率ft劣化。進而，即便採用該等對策，但由於閘極電極之頭部之突出部正下方之空腔部成為支配性，故電場緩和效果不可謂充分。
本技術之目的在於提供一種可抑制特性變動及特性劣化之技術。 [解決問題之技術手段]
本技術之一態樣之半導體裝置具備： 搭載於半導體基體之場效電晶體；且 上述場效電晶體具備： 絕緣層，其包含：第1絕緣膜，其設置於上述半導體基體之主面上；及第2絕緣膜，其設置於上述第1絕緣膜上，且蝕刻選擇比相對於上述第1絕緣膜為高； 閘極電極，其具有位於上述絕緣層上之頭部、及自上述頭部朝向上述半導體基體延伸之主體部，且上述頭部較上述主體部更為寬幅；及 埋入膜，其在上述閘極電極之閘極長方向上設置於上述第1絕緣膜與上述閘極電極之上述主體部之間，且相對介電常數為上述第2絕緣膜之相對介電常數以上。
本技術之另一態樣之半導體裝置具備： 搭載於半導體基體之場效電晶體；且 上述場效電晶體具備： 絕緣層，其包含：第1絕緣膜，其設置於上述半導體基體之主面上；及第2絕緣膜，其設置於上述第1絕緣膜上，且蝕刻選擇比相對於上述第1絕緣膜為高； 閘極電極，其具有位於上述絕緣層上之頭部、及自上述頭部朝向上述半導體基體之主面延伸之主體部，且上述頭部較上述主體部更為寬幅；及 第3絕緣膜，其在上述閘極電極之閘極長方向上設置於上述第1絕緣膜與上述閘極電極之上述主體部之間、及上述半導體基體與上述閘極電極之上述主體部之間，且相對介電常數為上述第2絕緣膜之相對介電常數以上。
本技術之又一態樣之電子機器具備上述半導體裝置。
以下，參照圖式，詳細地說明本技術之實施形態。 此外，於用於說明本技術之實施形態之全圖中，具有同一功能者賦予同一符號，且其重複之說明省略。
又，各圖式係示意性圖式，有與現實不同之情形。又，以下之實施形態係例示用於將本技術之技術性思想具體化之裝置及方法者，並非係將構成限定於下述內容者。亦即，本技術之技術性思想在申請專利範圍所記載之技術範圍內可加以各種變更。
〔第1實施形態〕 於該第1實施形態中，說明對搭載將半導體表面之電場集中緩和之場效電晶體之半導體裝置應用本技術之一例。
≪半導體裝置之構成≫ 如圖1所示，本技術之第1實施形態之半導體裝置1A於主體上構成俯視時之二維平面形狀為方形之半導體晶片2。半導體晶片2具備：高頻功率放大器部PA、高頻低雜訊放大器部LNA、高頻濾波器部BPF及高頻開關部SW。於高頻開關部SW搭載圖2及圖3所示之場效電晶體QA，作為構成高頻開關之元件。於高頻功率放大器部PA搭載圖2及圖3所示之場效電晶體QA，作為構成高頻功率放大器之元件。
半導體晶片2如圖3所示般具備半導體基體10、及設置於該半導體基體10之主面上之絕緣層20。 半導體基體10具備：基板11、設置於該基板11上之緩衝層12、設置於該緩衝層12上之通道層13、及設置於該通道層13上之障壁層(Barrier layer)14。而且，於半導體基體10之主面設置有由非作用區域16區劃出之作用區域10a。非作用區域16由例如硼(B +)離子作為雜質擴散後之雜質擴散區域構成。而且，非作用區域16如圖3所示般自半導體基體10之主面朝深度方向較後述之二維電子氣體(2DEG：Two Dimensional Electron Gas)層15更深地形成。可藉由離子注入以外之方法，進行作用區域間之絕緣分離(元件分離)。例如，藉由乾式蝕刻將通道層13分斷，進行作用區域間之絕緣分離。
基板11由半導體材料構成。如此之基板11由例如III-V族化合物半導體材料構成。關於基板11利用例如半絕緣性之單晶GaN(氮化鎵)基板。亦可將具有與通道層13之晶格常數不同之晶格常數之基板材料用於基板11。作為如此之基板11之構成材料，例如可舉出SiC(碳化矽)、藍寶石或Si(矽)等。此時，藉由基板11與通道層13之間之緩衝層12，調整晶格常數。
緩衝層12由例如在基板11上磊晶生長之化合物半導體層構成，利用對於基板11良好地進行晶格匹配之化合物半導體而構成。例如，於包含單晶GaN基板之基板11上，設置有不添加雜質之u-GaN(u-表示不添加雜質，以下同樣)之磊晶生長層。於基板11之晶格常數與通道層13之晶格常數不同時，藉由在基板11與通道層13之間設置緩衝層12，而可將通道層13之結晶狀態設為良好，且抑制晶圓之翹曲。例如，於藉由Si構成基板11，藉由GaN構成通道層13時，關於緩衝層12，可利用例如AlN(氮化鋁)、AlGaN(氮化鋁鎵)或GaN等。緩衝層12可由單層構成，或亦可具有積層構造。於緩衝層12由三元系材料構成時，可於緩衝層12內使各者之組成逐漸不同。
緩衝層12與障壁層14之間之通道層13係作為源極電極及汲極電極發揮功能之一對主電極17及18之間之電流通路。於該通道層13，因與障壁層14之極化而蓄積載子，在與障壁層14之接面(異質接面界面)附近設置有二維電子氣體(2DEG：Two Dimensional Electron gas)層15。如此之通道層13較佳為由因與障壁層14之極化而容易蓄積載子之化合物半導體材料構成。例如，通道層13由在緩衝層12上磊晶生長之GaN構成。通道層13可藉由不添加雜質之u-GaN而構成。於由u-GaN構成之通道層13中，抑制在通道層13內之載子之雜質散射，故而可提高載子之遷移率。
如圖3所示，絕緣層20具有：設置於半導體基體10之主面上之第1絕緣膜21、設置於該第1絕緣膜21上之第2絕緣膜22、及設置於該第2絕緣膜22上之第3絕緣膜25。利用例如氧化鋁(Al 3O 2)膜作為第1絕緣膜21。利用蝕刻選擇比相對於第1絕緣膜21為高之例如氧化矽(SiO 2)膜作為第2絕緣膜22。第1絕緣膜21為例如10 nm至80 nm之膜厚，例如以70 nm之膜厚形成。第2絕緣膜22為例如60 nm至80 nm之膜厚，例如以80 nm之膜厚形成。又，第1絕緣膜21之相對介電常數為第2絕緣膜22之相對介電常數以上。例如，於利用氧化鋁膜作為第1絕緣膜21，利用氧化矽膜作為第2絕緣膜22之情形下，第1絕緣膜21之相對介電常數高於第2絕緣膜22之相對介電常數。
第3絕緣膜25形成為於後述之空間26內覆蓋第1絕緣膜21、第2絕緣膜22、及半導體基體10之主面(障壁層14)。第3絕緣膜25對於露出於空間26之障壁層14、第1絕緣膜21及第2絕緣膜22具有絕緣性，且藉由離子等雜質保護障壁層14，此外，由在與障壁層14之間形成良好的界面且抑制器件特性之劣化之材料形成。例如，第3絕緣膜25由自半導體基體10之主面側依序積層有包含10 nm左右之膜厚之Al 2O 3膜或氧化鉿(HfO 2)膜之積層膜形成。作為第3絕緣膜25，可由Al 2O 3膜或HfO 2膜之單一膜形成。此處，第3絕緣膜25之介置於障壁層14與閘極電極31之間之部分作為閘極絕緣膜發揮功能。
如圖2及圖3所示，場效電晶體QA構成於半導體基體10之主面之作用區域10a。場效電晶體QA具備：緩衝層12、通道層13、障壁層14、及二維電子氣體層15。又，場效電晶體QA具備：一對主電極17及18，其等在半導體基體10之主面之作用區域10a上相互隔開地設置，且作為源極電極及汲極電極發揮功能；空間26，其在該一對主電極17與主電極18之間設置於絕緣層20；及埋入膜29，其被填充於空間26。又，場效電晶體QA具備閘極電極31，該閘極電極31具有：頭部31a，其位於絕緣層20上；及主體部31b，其自該頭部31a通過絕緣層20朝空間26突出，且朝向半導體基體10之主面延伸；且頭部31a較主體部31b為寬幅。亦即，該第1實施形態之場效電晶體QA係GaN系異質接面FET(HFET：Hetero Field Effect Transistor，異質場效電晶體)。
如圖2所示，閘極電極31之俯視時之形狀成為長條狀，閘極寬Wg長於通道長即閘極長Lg。而且，閘極電極31遍及作用區域10a及非作用區域16而延伸。而且，如圖3所示，閘極電極31之頭部31a位於第3絕緣膜25上，與該頭部31a一體之主體部31b通過設置於絕緣層20之閘極開口部27朝空間26突出，且朝向半導體基體10之主面延伸。又，頭部31a由於較主體部31b為寬幅，故包含自主體部31b於閘極電極31之閘極長方向朝相互隔開之方向突出之突出部31c。突出部31c包含：位於主體部31b之一側面側(圖3中左側)之第1突出部31c-L、及位於主體部31b之另一側面側(圖3中右側)之第2突出部31c-R。 又，主體部31b之閘極長方向之寬度之半導體基體10側較頭部31a側成為寬幅。而且，閘極長方向之主體部31b之半導體基體10側之寬度大於閘極開口部27之寬度。
如圖2及圖3所示，一對主電極17及18以隔著閘極電極31而配置之狀態於閘極電極31之閘極長方向(閘極電極31之短邊方向、寬度方向)相互隔開。而且，一對主電極17及18於閘極電極31A之閘極寬方向(閘極電極31之長邊方向、長度方向)遍及作用區域10a及非作用區域16而延伸。
空間26如後述般藉由當在絕緣層20形成規定閘極電極31之閘極長之閘極開口部時第1絕緣膜21因側向蝕刻後退，而形成。如圖2所示，空間26之俯視時之平面圖案成為包圍閘極電極31之主體部31b之環狀平面圖案。因此，空間26如圖3所示般，於閘極電極31之閘極長方向包含：位於主體部31b之一側面側(圖3中左側)之第1部分26-L、及位於主體部31b之另一側面側(圖3中右側)之第2部分26-R。而且，空間26之內面由第3絕緣膜25覆蓋。 空間26於閘極電極31之閘極長方向，較閘極電極31之主體部31b及閘極開口部27成為寬幅。又，空間26於閘極電極31之閘極長方向，較閘極電極31之頭部31a成為窄幅。亦即，空間26之俯視時之輪廓位於較閘極開口部27之輪廓靠外側，且位於較閘極電極31之頭部31a之輪廓靠內側。
埋入膜29係可進行濕式蝕刻之絕緣膜。又，埋入膜29由與第1絕緣膜21不同之材料構成。例如，於利用例如氧化鋁(Al 3O 2)膜作為第1絕緣膜21之情形下，作為埋入膜29，例如，可利用氧化鋯(ZrO 2)膜、氧化鑭(La 2O 3)膜及氧化釔(Y 2O 3)膜之任一者之單層膜、或包含其等之任意2者之積層膜。 又，埋入膜29之相對介電常數為第1絕緣膜21之相對介電常數以上。埋入膜29之相對介電常數為例如10以上。 如圖2所示，埋入膜29被填充於空間26。被填充於空間26之埋入膜29之俯視時之平面圖案成為包圍閘極電極31之主體部31b之環狀平面圖案。因此，埋入膜29如圖3所示般，於閘極電極31之閘極長方向包含：位於主體部31b之一側面側(圖3中左側)之第1部分29-L、及位於主體部31b之另一側面側(圖3中右側)之第2部分29-R。埋入膜29之第1部分29-L被填充於空間26之第1部分26-L，埋入膜29之第2部分29-R被填充於空間26之第2部分26-R。 又，被填充埋入膜29之空間26藉由在形成閘極開口部27時第1絕緣膜21因側向蝕刻後退，而形成，故而埋入膜29於閘極電極31之閘極長方向設置於第1絕緣膜21與閘極電極31之主體部31b之間。埋入膜29之第1部分29-L及第2部分29-R各者設置於第1絕緣膜21與閘極電極31之主體部31b之間。又，埋入膜29之第1部分29-L及第2部分29-R各者如圖3所示般於閘極電極31之閘極長方向上一端與閘極電極31之主體部31b相接。
如圖3所示，由於空間26之內面由第3絕緣膜25覆蓋，故於埋入膜29與第1絕緣膜21之間具有第3絕緣膜25。第3絕緣膜25包含第1部分25-L及第2部分25-R。於埋入膜29之第1部分29-L與第1絕緣膜21之間具有第3絕緣膜25之第1部分25-L，於埋入膜29之第2部分29-R與第1絕緣膜21之間具有第3絕緣膜25之第2部分25-R。如此，埋入膜29與第1絕緣膜21之間由第3絕緣膜25隔開。
又，埋入膜29如圖3及圖4所示般設置於閘極電極31之頭部31a與半導體基體10之間。埋入膜29之第1部分29-L設置於閘極電極31之頭部31a之第1突出部31c-L與半導體基體10之間，埋入膜29之第2部分29-R設置於閘極電極31之頭部31a之第2突出部31c-R與半導體基體10之間。 又，由於閘極電極31之頭部31a位於絕緣層20上，故第1絕緣膜21之一部分、第2絕緣膜22之一部分、第3絕緣膜25之一部分亦如圖3及圖4所示般設置於閘極電極31之頭部31a與半導體基體10之間。 此處，閘極電極31之主體部31b之寬度由閘極開口部27之閘極長方向之寬度規定。而且，閘極開口部27之閘極長方向之寬度由圖6D所示之開口部23之閘極長方向之寬度規定。而且，開口部23藉由將第2絕緣膜22之一部分利用乾式蝕刻選擇性地去除而形成。而且，空間26藉由將第1絕緣膜21之一部分利用濕式蝕刻選擇性地去除而形成。
如圖4所示，埋入膜29之閘極長方向之端部29a係位於埋入膜29之閘極長方向之互為相反側之2個端部中遠離主體部31b之端部。而且，端部29a包含：埋入膜29之第1部分29-L之端部29a-L、及埋入膜29之第2部分29-R之端部29a-R。 如圖4所示，閘極電極31之第1突出部31c-L及第2突出部31c-R具有自主體部31b之突出量La。 若以閘極電極31之第1突出部31c-L自主體部31b開始突出之位置為基準，則埋入膜29之端部29a-L之閘極長方向之位置成為以遠離閘極電極31之方式前進突出量La之百分之80之量之位置。同樣，若以閘極電極31之第2突出部31c-R自主體部31b開始突出之位置為基準，則埋入膜29之端部29a-R之閘極長方向之位置成為以遠離閘極電極31之方式前進突出量La之百分之80之量之位置。亦即，埋入膜29之俯視下之輪廓成為閘極電極31之突出部之突出量之80%之位置。
此處，為了抑制因乾式蝕刻所致之對半導體基體10之損傷，而欲增大第1絕緣膜21之厚度。然而，如此，第1絕緣膜21後退而形成之空間26之厚度亦變大，被埋入空間26之埋入膜29之厚度亦變大。空間26之厚度、及空間26之內部之相對介電常數如圖5A至圖5C所示般對閘極電極31之電容造成影響，對場板效應亦造成影響。
以下，針對埋入膜29之相對介電常數，參照圖5A、圖5B、及圖5C進行說明。圖5A之橫軸表示埋入膜29之相對介電常數，縱軸表示閘極電極31之電容比。又，於圖5A中，設想利用氧化鋁膜作為第1絕緣膜21，利用氧化矽膜作為第2絕緣膜22之情形。圓(○)之標繪顯示氧化矽膜之厚度為80 nm、埋入膜29之厚度為70 nm之情形，三角(△)之標繪顯示氧化矽膜之厚度為80 nm、埋入膜29之厚度為30 nm之情形，四角(□)之標繪顯示氧化矽膜之厚度為60 nm、埋入膜29之厚度為30 nm之情形。 此處之電容係閘極電極31之頭部31a與半導體基體10之主面之間之縱向方向之合成電容。於圖5A中，顯示將顯示埋入膜29之膜厚為70 nm、埋入膜29之相對介電常數為1(真空之介電常數)、氧化矽膜為80 nm時之合成電容設為1(基準)之情形之電容比。
圖5A之最左側之標繪群顯示將埋入膜29之相對介電常數設為1之情形、亦即設為真空之介電常數之情形之電容比。埋入膜29之相對介電常數與真空之介電常數相同係與空間26之內部為真空狀態相同。 左起第二個標繪群顯示將埋入膜29之相對介電常數設為與氧化矽膜、亦即第2絕緣膜22之相對介電常數相同之情形之電容比。 左起第三個標繪群顯示將埋入膜29之相對介電常數設為與氧化鋁膜、亦即第1絕緣膜21之相對介電常數相同之情形之電容比。 又，左起第四個標繪群顯示將埋入膜29之相對介電常數設為大於氧化鋁膜、亦即第1絕緣膜21之相對介電常數之情形之電容比。
若使埋入膜29之相對介電常數自真空之1(最左側之標繪群)不斷增大，則合成電容上升，亦即場板效應變大。進而，於為了避免半導體基體10之主面或閘極絕緣膜之乾式蝕刻損傷，而將埋入膜29之膜厚設為30 nm(三角之標繪)至70 nm(圓之標繪)之情形下，可知相對於在埋入膜29之相對介電常數小於氧化矽膜之相對介電常數(左起第二個標繪群)時，合成電容之降低顯著(三角之標繪與圓之標繪之差分大)，而埋入膜29之相對介電常數越大於氧化矽膜之相對介電常數，越抑制電容降低量(三角之標繪與圓之標繪之差分變小)。該情形下，對於合成電容，氧化矽膜之厚度之感度變高。又，若三角之標繪與圓之標繪之差分變小，則即便將埋入膜29厚膜化，亦可獲得電容比。而且，電容比越高，場板之效應越變大。
圖5B係將氧化矽膜固定為80 nm時之埋入膜29之膜厚相對於合成電容之依存性(埋入膜29之相對介電常數差異)，圖5C係將埋入膜29之膜厚固定為30 nm時之氧化矽膜(第2絕緣膜22)之膜厚相對於合成電容之依存性(埋入膜29之相對介電常數差異)。圓(○)之標繪顯示埋入膜29之相對介電常數為1之情形，三角(△)之標繪顯示埋入膜29之相對介電常數為4之情形，四角(□)之標繪顯示埋入膜29之相對介電常數為10之情形，長方形之標繪顯示埋入膜29之相對介電常數為「20」之情形。 根據圖5B及圖5C，可知各膜厚對於合成電容之感度因埋入膜29之相對介電常數而異。即，可謂即便為了避免半導體基體10之表面損傷而增厚埋入膜29，亦即即便增厚第1絕緣膜21，亦可藉由增加氧化矽膜(第2絕緣膜22)之膜厚而提高合成電容(提高場板效應)。
如此，藉由將埋入膜29之相對介電常數設為第2絕緣膜22之相對介電常數以上，從而場板之效應變大。進而，藉由使埋入膜29之相對介電常數大於第2絕緣膜22之相對介電常數，則即便為了避免半導體基體10之表面損傷而將第1絕緣膜21增厚，亦可獲得電容比，場板之效應變大。
如圖3所示，閘極電極31設置於第3絕緣膜25上。亦即，閘極電極31構成於較第3絕緣膜25更為上層。閘極電極31由例如自半導體基體10側依次積層有鎳(Ni)膜、及金(Au)膜之積層膜構成。
一對主電極17及18於作用區域10a中與障壁層14被歐姆接合。一對主電極17及18由例如自半導體基體10側依次積層有鈦(Ti)膜、Al膜、Ni膜、及Au膜之積層膜構成。
場效電晶體QA如為例如臨限值電壓為負電壓之抑制型，若朝閘極電極31施加閘極電壓Vg，則閘極電極31正下方之通道層13之表層部之載子缺乏區域之載子數減少，通道層13之電子數減少，幾乎不流通汲極電流Id。而且，若朝閘極電極31施加正的閘極電壓Vg，則載子缺乏區域消失，緩衝層12之電子數增多，而將汲極電流Id調變。
如以上般，根據該第1實施形態之半導體裝置1A，可降低對半導體基體10之主面造成損傷，且抑制場效電晶體QA之特性變動及特性劣化，亦即抑制半導體裝置1A之特性變動及特性劣化。
又，根據該第1實施形態之半導體裝置1A，由於在閘極電極31之旁側設置有作為絕緣膜之埋入膜29，故可提高閘極電極31之頭部31a與半導體基體10之主面之間的電容。而且，由於電容提高，故場板效應提高，可進一步緩和半導體基體10之主面之電場之集中。作為結果，可抑制汲極延遲(drain-lag)及Vth變動等特性變動及特性劣化。
又，根據該第1實施形態之半導體裝置1A，由於藉由提高埋入膜29之介電常數，而可增大埋入膜29及第1絕緣膜21之厚度，故不僅實現電場緩和，亦可避免對於半導體表面及閘極絕緣膜之因閘極開口時之乾式蝕刻所致之損傷，且藉由界面態改善，可抑制特性變動。
又，根據該第1實施形態之半導體裝置1A，由於埋入膜29設置於閘極電極31之頭部31a與半導體基體10之間，故可於不使第1絕緣膜21整體高介電常數化下，提高閘極電極31之頭部31a與半導體基體10之主面之間之電容。又，由於被高介電常數化的是閘極電極31之頭部31a下之部分，故可以作為高介電區域之埋入膜29之寬度及厚度、介電常數，控制電容之上升量。
此外，突出部31c包含位於主體部31b之一側面側(左側)之第1突出部31c-L、及位於主體部31b之另一側面側(右側)之第2突出部31c-R之兩者，但可包含至少任一者。
此外，於絕緣層20之上層設置有配線層及其他絕緣層，但於圖3中省略較絕緣層20靠上層之配線層及其他絕緣膜之圖示。
≪半導體裝置之製造方法≫ 其次，針對半導體裝置1A之製造方法，利用圖6A至圖6I進行說明。
首先，如圖6A所示，準備半導體基體10。半導體基體10成為於基板11上依序積層有緩衝層12、通道層13及障壁層14之積層構造。而後，於通道層13與障壁層14之接合界面附近設置有二維電子氣體層15。
其次，如圖6B所示，於半導體基體10之主面形成將作用區域10a予以區劃及絕緣分離之非作用區域16，且於半導體基體10之主面之作用區域10a上形成作為源極電極及汲極電極發揮功能之一對主電極17及18。 非作用區域16可藉由下述方法形成，即：將例如硼(B +)離子作為雜質離子朝半導體基體10之主面側之表層部選擇性地注入，之後施以使經注入之B +離子活化之熱處理。 一對主電極17及18可藉由下述方法形成，即：於包含作用區域10a之半導體基體10之主面上之全面自半導體基體10側以CVD法或濺射法依次堆積例如Ti膜、Al膜、Ni膜、及Au膜而形成多層構造之導電膜，之後，使用周知之光微影術及高指向性之乾式蝕刻技術，使該導電膜圖案化。一對主電極17及18以長條狀形成，在與長邊方向正交之短邊方向(寬度方向)相互隔開地形成。
其次，如圖6C所示，於包含作用區域10a上之半導體基體10之主面上之全面形成第1絕緣膜21，之後，如圖6C所示，於包含作用區域10a上之半導體基體10之主面上之全面介隔著第1絕緣膜21形成第2絕緣膜22。第2絕緣膜22由蝕刻選擇比相對於第1絕緣膜21為高之絕緣膜形成。例如，藉由ALD(Atomic Layer Deposition，原子層沈積)法將氧化鋁(Al 2O 3)膜成膜而作為第1絕緣膜21，藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法將氧化矽(SiO 2)膜成膜而作為第2絕緣膜22。 根據該步驟，半導體基體10之主面之作用區域10a由第1絕緣膜21及第2絕緣膜22覆蓋。
其次，如圖6D所示，於半導體基體10之主面之作用區域10a上之第2絕緣膜22形成開口部23。開口部23藉由使用周知之光微影術、及作為異方性蝕刻技術之高指向性之周知之乾式蝕刻，將第2絕緣膜22選擇性地進行蝕刻，而形成。 開口部23於俯視下形成於一對主電極17與主電極18之間，以沿一對主電極17及18之長邊方向之長條狀平面圖案形成。該開口部23之閘極長方向之寬度規定於之後之步驟(圖6F)形成之閘極開口部27之閘極長方向之寬度。而且，該閘極開口部27之閘極長方向之寬度規定於之後之步驟形成之閘極電極31之閘極長方向之寬度。
其次，如圖6E所示，藉由通過開口部23，將半導體基體10之作用區域10a上之第1絕緣膜21進行蝕刻，而形成較開口部23為寬幅之空間24。 關於第1絕緣膜21之蝕刻，利用對於半導體基體10之主面、亦即障壁層14之表面損傷為少之各向同性之濕式蝕刻。此時，藉由第1絕緣膜21被側向蝕刻，而形成空間24。第1絕緣膜21之濕式蝕刻於相對於第2絕緣膜22取得蝕刻選擇比之條件進行。亦即，於第1絕緣膜21較第2絕緣膜22成為更快之濕式蝕刻速率之條件下進行。選擇比越大越佳，但例如於第1絕緣膜21與第2絕緣膜22之蝕刻選擇比為10以上：1之條件下進行。
其次，如圖6F所示，形成第3絕緣膜25，該第3絕緣膜25於空間24內覆蓋第1絕緣膜21、第2絕緣膜22、及半導體基體10之主面(障壁層14之表面)，且覆蓋第2絕緣膜22之開口部23內各者之側壁，並且覆蓋第2絕緣膜22上之。第3絕緣膜25例如藉由利用ALD法將Al 2O 3膜、HfO 2膜等成膜而形成。ALD法由於可形成均質之成膜，故障壁層14、第1絕緣膜21及第2絕緣膜22之露出面由均質之第3絕緣膜25被覆。 於該步驟中，在半導體基體10之作用區域10a上形成包含第1絕緣膜21、第2絕緣膜22及第3絕緣膜25之絕緣層20。亦即，包含一對主電極17及18地將半導體基體10之作用區域10a上由絕緣層20覆蓋。 又，於該步驟中，形成內面由第3絕緣膜25覆蓋之空間26。 又，於該步驟中，由於第2絕緣膜22之開口部23各者之側壁由第3絕緣膜25覆蓋，故形成開口寬度窄於開口部23之閘極開口部27。閘極開口部27之閘極長方向之寬度規定於之後之步驟形成之閘極電極31之閘極長方向之寬度。
其次，如圖6G所示，形成覆蓋第3絕緣膜25上之埋入材28。由於埋入材28堆積於空間26內之上表面、下表面、側面等所有面，故如圖6G所示，包含第1部分26-L及第2部分26-R之內部之空間26內由埋入材28填充。埋入材28例如利用ALD法而成膜。藉由ALD法將例如氧化鋯(ZrO 2)膜、氧化鑭(La 2O 3)膜及氧化釔(Y 2O 3)膜之任一者之單層膜、或包含其等之至少任意二者之積層膜成膜，作為埋入材28。
其次，如圖6H所示，藉由周知之光微影術、及對於半導體基體10之主面、亦即障壁層14之表面損傷為少之各向同性之濕式蝕刻，去除形成埋入膜29之部分以外之埋入材28。埋入材28之濕式蝕刻於對於第3絕緣膜25取得蝕刻選擇比之條件下進行。亦即，於埋入材28較第3絕緣膜25成為更快之濕式蝕刻速率之條件下進行。選擇比越大越佳，但例如於埋入材28與第3絕緣膜25之蝕刻選擇比為10以上：1之條件下進行。 根據以上內容，於空間26之第1部分26-L及第2部分26-R之內部選擇性地填充埋入材28，形成埋入膜29。 此外，於圖6H中，埋入膜29之閘極開口部27側之側面與閘極開口部27之內壁面成為同一平面，但亦有因將埋入材28選擇性地去除時之側向蝕刻之影響，而埋入膜29之閘極開口部27側之側面朝較閘極開口部27之內壁面靠外側(第1絕緣膜21側)後退之情形。
其次，如圖6I所示，於包含半導體基體10之作用區域10a上之第3絕緣膜25上之全面形成閘極材30。閘極材30藉由例如自半導體基體10側以蒸鍍法依次堆積Ni膜及Au膜而形成。 於該步驟中，在閘極開口部27內填充閘極材30，且於空間26內之閘極開口部27正下方之部分選擇性地填充閘極材30。而後，使用周知之光微影術及高指向性之乾式蝕刻技術，使閘極材30圖案化，於半導體基體10之作用區域10a上形成閘極電極31。藉此，形成圖3所示之閘極電極31。 此外，閘極電極31可以剝離法形成。
於該步驟中，閘極電極31具有：頭部31a，其位於絕緣層20上；及主體部31b，其自該頭部31a貫通絕緣層20朝空間26突出，且朝向半導體基體10之主面延伸；且頭部31a形成得較主體部31b為寬幅。 根據該步驟，圖2及圖3所示之場效電晶體QA大致完成。
之後，藉由在絕緣層20上形成配線層及其他絕緣層，而圖1至圖3所示之半導體裝置1A大致完成。
於該第1實施形態之半導體裝置1A之製造方法中，由於藉由濕式蝕刻將第1絕緣膜21進行蝕刻，而可抑制對半導體基體10之主面(障壁層14)之損傷。具體而言，由於在蝕刻時半導體基體10之主面被曝露於電漿，及蝕刻氣體中之離子等不會進入半導體基體10中，故不會引起導通電阻之劣化、亦即片電阻之增加、或關斷特性之劣化、亦即洩漏電流之增加或耐壓之降低。
又，於該第1實施形態之半導體裝置1A之製造方法中，由於在藉由上述之濕式蝕刻將第1絕緣膜21進行側向蝕刻而產生之空間26之內部形成埋入膜29，故可提高閘極電極31之頭部31a與半導體基體10之主面之間之電容。由於電容提高，故場板效應提高，可進一步將半導體基體10之主面之電場之集中緩和。作為結果，可抑制汲極延遲(drain-lag)及Vth變動等特性變動及特性劣化。
又，於該第1實施形態之半導體裝置1A之製造方法中，由於藉由提高形成埋入膜29之埋入材28之介電常數，而可增大埋入膜29及第1絕緣膜21之厚度，故不僅實現電場緩和，亦可避免對於半導體表面及閘極絕緣膜之因閘極開口時之乾式蝕刻所致之損傷，且藉由界面態改善，可抑制特性變動。
又，於該第1實施形態之半導體裝置1A之製造方法中，由於在形成開口部23之後形成第3絕緣膜25，故可減少第3絕緣膜25於進行乾式蝕刻時蒙受損傷。 此外，於圖3及圖4中，埋入膜29之閘極開口部27側(閘極電極31之主體部31b側)之側面與閘極開口部27之內壁面成為大致同一平面，但在如上述般，因將埋入材28選擇性地進行去除時之側向蝕刻之影響而埋入膜29之閘極開口部27側之側面朝較閘極開口部27之內壁面靠外側(第1絕緣膜21側)後退之情形下，亦有在閘極電極31之主體部31b與埋入膜29之間形成空間部之情形。
〔第1實施形態之變化例1〕 ≪半導體裝置之構成≫ 如圖7A所示，本技術之第1實施形態之變化例1之半導體裝置1A 1成為基本上與上述之第1實施形態之半導體裝置1A同樣之構成，具備場效電晶體QA 1取代第1實施形態之場效電晶體QA。
如圖7A所示，場效電晶體QA 1具備埋入膜29A 1取代圖3所示之第1實施形態之埋入膜29。上述之第1實施形態之埋入膜29由與第1絕緣膜21不同之材料構成，但該第1實施形態之變化例1之埋入膜29A 1由與第1絕緣膜21相同之材料構成。因此，埋入膜29A 1之相對介電常數與第1絕緣膜21之相對介電常數相同。該場效電晶體QA 1之其他之構成與上述之第1實施形態之場效電晶體QA大致同樣。 例如，於利用例如氧化鋁(Al 3O 2)膜作為第1絕緣膜21之情形下，利用氧化鋁膜作為埋入膜29A 1。埋入膜29A 1之相對介電常數為氧化鋁膜之相對介電常數。
如圖7A所示，埋入膜29A 1於閘極電極31之閘極長方向，包含：位於主體部31b之一側面側(圖7A中左側)之第1部分29A 1-L、及位於主體部31b之另一側面側(圖7A中右側)之第2部分29A 1-R。埋入膜29A 1之第1部分29A 1-L被填充於空間26之第1部分26-L，埋入膜29A 1之第2部分29A 1-R被填充於空間26之第2部分26-R。 又，與第1實施形態同樣地，埋入膜29A 1與第1絕緣膜21之間由第3絕緣膜25隔開。
於該第1實施形態之變化例1之半導體裝置1A 1中，亦獲得與上述之第1實施形態之半導體裝置1A同樣之效果。 又，根據該第1實施形態之半導體裝置1A 1，由於藉由將埋入膜29A 1之相對介電常數設為與第1絕緣膜21之相對介電常數相同，而可增大埋入膜29A 1及第1絕緣膜21之厚度，故不僅實現電場緩和，亦可避免對於半導體表面及閘極絕緣膜之因閘極開口時之乾式蝕刻所致之損傷，且藉由界面態改善，可抑制特性變動。
≪半導體裝置之製造方法≫ 其次，針對該第1實施形態之變化例1之半導體裝置1A 1之製造方法，進行說明。該第1實施形態之變化例1之半導體裝置1A 1之製造方法除了利用與第1絕緣膜21相同之材料、例如氧化鋁膜作為埋入材28以外，與圖6A至圖6I所示之第1實施形態之半導體裝置1A之製造方法相同。
於該第1實施形態之變化例1之半導體裝置1A 1之製造方中，亦可獲得與上述之第1實施形態之半導體裝置1A之製造方法同樣之效果。
又，於第1實施形態之變化例1之半導體裝置1A 1之製造方法中，由於藉由將形成埋入膜29A 1之埋入材28設為與第1絕緣膜21相同之材料，提高埋入膜29A 1之相對介電常數，而可增大埋入膜29A 1及第1絕緣膜21之厚度，故不僅實現電場緩和，亦可避免對於半導體表面及閘極絕緣膜之因閘極開口時之乾式蝕刻所致之損傷，且藉由界面態改善，可抑制特性變動。 此外，於該第1實施形態之變化例1中，亦如圖7A所示般，埋入膜29A 1之閘極開口部27側(閘極電極31之主體部31b側)之側面與閘極開口部27之內壁面成為大致同一平面，但亦有與上述之第1實施形態同樣地，於閘極電極31之主體部31b與埋入膜29A 1之間形成空間部之情形。
〔第1實施形態之變化例2〕 如圖7B所示，本技術之第1實施形態之變化例2之半導體裝置1A 2成為基本上與上述之第1實施形態之半導體裝置1A同樣之構成，具備場效電晶體QA 2取代第1實施形態之場效電晶體QA。
如圖7B所示，場效電晶體QA 2具備埋入膜29A 2取代圖3所示之第1實施形態之埋入膜29。其他之構成與圖3所示之上述之第1實施形態之場效電晶體QA大致同樣。 如圖7B所示，埋入膜29A 2於閘極電極31之閘極長方向，包含：位於主體部31b之一側面側(左側)之第1部分29A 2-L、及位於主體部31b之另一側面側(右側)之第2部分29A 2-R。場效電晶體QA 2具備空間部33。
如圖7B所示，埋入膜29A 2於其內部具有空間部33。空間部33於空間26未由埋入膜29A 2完全埋入之情形下形成。空間部33包含：形成於埋入膜29A 2之第1部分29A 2-L之第1部分33-L、及形成於埋入膜29A 2之第2部分29A 2-R之第2部分33-R。
此外，可對於該第1實施形態之變化例2之半導體裝置1A 2，應用上述之第1實施形態之變化例1。
於該第1實施形態之變化例2之半導體裝置1A 2中，亦獲得與上述之第1實施形態之半導體裝置1A同樣之效果。 又，於該第1實施形態之變化例2之半導體裝置1A 2之製造方法中，亦可獲得與上述之第1實施形態之半導體裝置1A之製造方法同樣之效果。
此外，於該第1實施形態之變化例2中，亦如圖7B所示般，埋入膜29A 2之閘極開口部27側(閘極電極31之主體部31b側)之側面與閘極開口部27之內壁面成為大致同一平面，但亦有如上述之第1實施形態同樣地，在閘極電極31之主體部31b與埋入膜29A 2之間形成空間部之情形。
〔第1實施形態之變化例3〕 如圖7C所示，本技術之第1實施形態之變化例3之半導體裝置1A 3成為基本上與上述之第1實施形態之半導體裝置1A同樣之構成，具備場效電晶體QA 3取代第1實施形態之場效電晶體QA。
如圖7C所示，場效電晶體QA 3具備埋入膜29A 3，取代圖3所示之上述之第1實施形態之場效電晶體QA之埋入膜29。其他之構成與上述之第1實施形態之場效電晶體QA大致同樣。埋入膜29A 3於閘極電極31之閘極長方向，具有：位於主體部31b之一側面側(左側)之第1部分29A 3-L、及位於主體部31b之另一側面側(右側)之第2部分29A 3-R。 如圖7C所示，場效電晶體QA 3具備空間部33a。空間部33a於空間26未由埋入膜29A 3完全埋入之情形下形成。空間部33a包含：形成於埋入膜29A 3之第1部分29A 3-L之第1部分33a-L、及形成於埋入膜29A 3之第2部分29A 3-R之第2部分33a-R。
此外，可對於該第1實施形態之變化例3之半導體裝置1A 3，應用上述之第1實施形態之變化例1。
於該第1實施形態之變化例3之半導體裝置1A 1中，亦獲得與上述之第3實施形態之半導體裝置1A同樣之效果。 又，於該第1實施形態之變化例3之半導體裝置1A 3之製造方法中，亦獲得與上述之第1實施形態之半導體裝置1A之製造方法同樣之效果。 此外，於該第1實施形態之變化例3中，亦如圖7C所示般，埋入膜29A 3之閘極開口部27側(閘極電極31之主體部31b側)之側面與閘極開口部27之內壁面成為大致同一平面，故亦有與上述之第1實施形態同樣地，於閘極電極31之主體部31b與埋入膜29A 3之間形成空間部之情形。該情形下，亦有於閘極電極31之主體部31b與埋入膜29A 3之間，空間部與空腔部33a連通之情形。
〔第2實施形態〕 ≪半導體裝置之構成≫ 如圖8所示，本技術之第2實施形態之半導體裝置1B成為基本上與上述之第1實施形態之半導體裝置1A同樣之構成，具備場效電晶體QB取代第1實施形態之場效電晶體QA。
如圖8所示，場效電晶體QB具備被填充於空間24之埋入膜29。空間24於閘極電極31之閘極長方向，包含：位於主體部31b之一側面側(圖8中左側)之第1部分24-L、及位於主體部31b之另一側面側(右側)之第2部分24-R。空間24之內面與上述之第1實施形態不同，未由第3絕緣膜25B覆蓋。
如圖8所示，埋入膜29於閘極電極31之閘極長方向，包含：位於主體部31b之一側面側(左側)之第1部分29-L、及位於主體部31b之另一側面側(右側)之第2部分29-R。埋入膜29之第1部分29-L被填充於空間24之第1部分24-L，埋入膜29之第2部分29-R被填充於空間24之第2部分24-R。
如圖8所示，第3絕緣膜25B設置於埋入膜29與閘極電極31之主體部31b之間。第3絕緣膜25B包含第1部分25B-L及第2部分25B-R。於埋入膜29之第1部分29-L與主體部31b之間設置有第3絕緣膜25B之第1部分25B-L，於埋入膜29之第2部分29-R與主體部31b之間設置有第3絕緣膜25B之第2部分25B-R。如此，埋入膜29與主體部31b之間由第3絕緣膜25B隔開。
於該第2實施形態之半導體裝置1B中，亦獲得與上述之第1實施形態之半導體裝置1A同樣之效果。
此外，可對該第2實施形態之半導體裝置1B，應用上述之第1實施形態之變化例1、變化例2、及變化例3之至少任一者。
≪半導體裝置之製造方法≫ 其次，針對該第2實施形態之半導體裝置1B之製造方法，利用圖9A至圖9C進行說明。 首先，施以與第1實施形態之圖6A至圖6D所示之步驟同樣之步驟，如圖9A所示，形成一對主電極17及18、第1絕緣膜21及第2絕緣膜22、以及開口部23等。其次，施以與上述之第1實施形態之圖6E所示之步驟同樣之步驟，如圖9A所示，形成較開口部23為寬幅之空間24等。
其次，施以與第1實施形態之圖6G及圖6H所示之步驟同樣之步驟，如圖9B所示，形成埋入膜29。
其次，如圖9C所示，形成覆蓋第2絕緣膜22、埋入膜29、半導體基體10之主面上等之第3絕緣膜25B。ALD法由於可形成均質之成膜，故障壁層14、第1絕緣膜21及第2絕緣膜22之露出面由均質之第3絕緣膜25B被覆。 於該步驟中，在半導體基體10之作用區域10a上，形成包含第1絕緣膜21、第2絕緣膜22及第3絕緣膜25B之絕緣層20。 又，於該步驟中，由於第2絕緣膜22之開口部23各者之側壁由第3絕緣膜25B覆蓋，故形成開口寬度窄於開口部23之閘極開口部27。
之後，藉由施以與第1實施形態之圖6I所示之步驟同樣之步驟，形成閘極電極31，而圖8所示之場效電晶體QB大致完成。
於該第2實施形態之半導體裝置1B之製造方法中，亦獲得與上述之第1實施形態之半導體裝置1A之製造方法同樣之效果。
〔第3實施形態〕 ≪半導體裝置之構成≫ 如圖10所示，本技術之第3實施形態之半導體裝置1C成為基本上與上述之第1實施形態之半導體裝置1A同樣之構成，具備場效電晶體QC取代第1實施形態之場效電晶體QA。
如圖10所示，場效電晶體QC具備被填充於空間26C之埋入膜29。空間26C設置於第3絕緣膜25C上。又，空間26C於閘極電極31之閘極長方向，包含：位於主體部31b之一側面側(左側)之第1部分26C-L、及位於主體部31b之另一側面側(右側)之第2部分26C-R。 如圖10所示，埋入膜29於閘極電極31之閘極長方向，包含：位於主體部31b之一側面側(圖10中左側)之第1部分29-L、及位於主體部31b之另一側面側(圖10中右側)之第2部分29-R。埋入膜29之第1部分29-L被填充於空間26C之第1部分26C-L，埋入膜29之第2部分29-R被填充於空間26C之第2部分26C-R。
如圖10所示，第3絕緣膜25C設置於半導體基體10之主面上。第3絕緣膜25C於閘極電極31之閘極長方向，包含：位於主體部31b之一側面側(圖10中左側)之第1部分25C-L、及位於主體部31b之另一側面側(圖10中右側)之第2部分25C-R。 第3絕緣膜25C之第1部分25C-L設置於埋入膜29之第1部分29-L及與第1部分29-L鄰接之第1絕緣膜21、與半導體基體10之主面之間。又，第3絕緣膜25C之第2部分25C-R設置於埋入膜29之第2部分29-R及與第2部分29-R連接之第1絕緣膜21、與半導體基體10之主面之間。如此，第3絕緣膜25C設置於埋入膜29及與埋入膜29鄰接之第1絕緣膜21、與半導體基體10之主面之間。
此外，可對該第3實施形態之半導體裝置1C，應用上述之第1實施形態之變化例1、變化例2、及變化例3之至少任一者。
於該第3實施形態之半導體裝置1C中，亦獲得與上述之第1實施形態之半導體裝置1A同樣之效果。
≪半導體裝置之製造方法≫ 其次，針對該第3實施形態之半導體裝置1C之製造方法，利用圖11A至圖11C進行說明。 首先，如圖11A所示，半導體基體10成為於基板11上依序積層有緩衝層12、通道層13、障壁層14、及第3絕緣膜25C之積層構造。而後，於通道層13與障壁層14之接合界面附近設置有二維電子氣體層15。
其次，施以與第1實施形態之圖6B及圖6C所示之步驟同樣之步驟，如圖11A所示，形成一對主電極17及18、第1絕緣膜21及第2絕緣膜22等。
其次，施以與第1實施形態之圖6D及圖6E所示之步驟同樣之步驟，如圖11B所示，形成開口部23及較開口部23為寬幅之空間26C等。空間26C形成於第3絕緣膜25C上。
其次，施以與第1實施形態之圖6G及圖6H所示之步驟同樣之步驟，如圖11C所示，形成埋入膜29。
之後，施以與第1實施形態之圖6I所示之步驟同樣之步驟，形成閘極電極31，而圖10所示之場效電晶體QC大致完成。
於該第3實施形態之半導體裝置1C之製造方法中，亦獲得與上述之第1實施形態之半導體裝置1A之製造方法同樣之效果。 此外，於該第3實施形態中，如圖10所示般，埋入膜29之開口部23側(閘極電極31之主體部31b側)之側面與開口部23之內壁面成為大致同一平面，但亦有與上述之第1實施形態同樣地，於閘極電極31之主體部31b與埋入膜29A之間形成空間部之情形。
〔第4實施形態〕 如圖12所示，本技術之第4實施形態之半導體裝置1D成為基本上與上述之第2實施形態之半導體裝置1B同樣之構成，具備場效電晶體QD取代第2實施形態之場效電晶體QB。
如圖12所示，場效電晶體QD具備閘極電極31C取代圖8所示之場效電晶體QB之閘極電極31。其他之構成與圖8所示之上述之場效電晶體QB大致同樣。 如圖12所示，場效電晶體QD之閘極電極31C具有：頭部31Ca，其位於絕緣層20上；及主體部31Cb，其自該頭部31Ca通過絕緣層20朝空間26突出，且朝向半導體基體10之主面延伸。 閘極電極31D之頭部31Da較主體部31Db為寬幅。閘極電極31D之主體部31Db之閘極長方向之寬度自頭部31Da朝向半導體基體10之主面變小。即，主體部31Db成為位於閘極長方向之互為相反側之2個側面朝由該2個側面與半導體基體10之主面形成之內角側之角度成為銳角之方向傾斜之倒錐型。而且，包含頭部31Da及主體部31Db之閘極電極31D與半導體基體10之間之距離於閘極電極31D之閘極長方向越靠近主體部31Db，越變小。而且，閘極電極31D與半導體基體10之間之距離越近，閘極電極31D與半導體基體10之間之電容越變大。
此外，該第4實施形態之半導體裝置1D之第3絕緣膜25B成為基本上與上述之第2實施形態之第3絕緣膜25B同樣之構成，但可為與上述之第1實施形態之第3絕緣膜25及上述之第3實施形態之第3絕緣膜25C同樣之構成。
又，可對該第4實施形態之半導體裝置1D，應用上述之第1實施形態之變化例1、變化例2、變化例3、及第3實施形態之至少一者。
於該第4實施形態之半導體裝置1D中，亦獲得與上述之第1實施形態之半導體裝置1C同樣之效果。
又，於該第4實施形態之半導體裝置1D中，由於將閘極電極31D之主體部31Db設置為倒錐型，故閘極電極31D與半導體基體10之間之電容於閘極電極31D之閘極長方向上越靠近主體部31Db則越大，促進電場緩和，場板效應變大。
〔第5實施形態〕 如圖13所示，本技術之第5實施形態之半導體裝置1E為基本上與上述之第1實施形態之半導體裝置1A同樣之構成，具備場效電晶體QE取代第1實施形態之場效電晶體QA。
如圖13所示，場效電晶體QE於閘極電極31之閘極長方向上具有左右非對稱之構造，於閘極電極31之一側面側及另一側面側之一者(汲極電極側)具備埋入膜29E，於一側面側及另一側面側之另一者(源極電極側)不具備埋入膜29E。 此處，關於作為源極電極及汲極電極發揮功能之一對主電極17及18，於圖13中，主電極17作為源極電極發揮功能，主電極18作為汲極電極發揮功能。此處，將供作為源極電極之主電極17設置之閘極長方向上之閘極電極31之一側面側(左側)設為源極電極側，將供作為汲極電極之主電極18設置之閘極長方向上之閘極電極31之另一側面側(右側)設為汲極電極側。
如圖13所示，場效電晶體QE於閘極電極31之汲極電極側具備空間26E及被填充於空間26E之埋入膜29E，但於閘極電極31之源極電極側不具備空間26E及埋入膜29E。閘極電極31之源極電極側由第1絕緣膜21構成，而取代空間26E及埋入膜29E。
此外，可對該第5實施形態之半導體裝置1E，應用上述之第1實施形態之變化例1、變化例2、變化例3、第2實施形態、第3實施形態、及第4實施形態之至少一者。
於該第5實施形態之半導體裝置1E中，亦獲得與上述之第1實施形態之半導體裝置1同樣之效果。
又，於該第5實施形態之半導體裝置1E中，由於設為於汲極電極側具有埋入膜29E、於源極電極側不具有埋入膜29E之一般之構造，故與可在汲極電極側將電場之集中緩和同時，可防止寄生電容增大。 此外，於該第5實施形態中，亦如圖13所示般，埋入膜29D之閘極開口部27側(閘極電極31之主體部31b側)之側面與閘極開口部27之內壁面成為大致同一平面，但亦有與上述之第1實施形態同樣地，於閘極電極31之主體部31b與埋入膜29D之間形成空間部之情形。
〔第6實施形態〕 如圖14所示，本技術之第6實施形態之半導體裝置1F成為基本上與上述之第1實施形態之半導體裝置1A同樣之構成，具備場效電晶體QF取代第1實施形態之場效電晶體QA。
如圖14所示，場效電晶體QF於閘極電極31之閘極長方向具有左右非對稱之構造，於閘極電極31之一側面側及另一側面側之一者(汲極電極側)具備埋入膜29F，於一側面側及另一側面側之另一者(源極電極側)具備空腔部34。 此處，針對作為源極電極及汲極電極發揮功能之一對主電極17及18，於圖14中，主電極17作為源極電極發揮功能，主電極18作為汲極電極發揮功能。此處，將供作為源極電極之主電極17設置之閘極長方向之閘極電極31之一側面側(左側)設為源極電極側，將供作為汲極電極之主電極18設置之閘極長方向之閘極電極31之另一側面側(右側)設為汲極電極側。
如圖14所示，空間26F包含：設置於閘極電極31之源極電極側之第1部分26F-L、及設置於閘極電極31之汲極電極側之第2部分26F-R。於設置於閘極電極31之汲極電極側之空間26F之第2部分26F-R內填充有埋入膜29F。針對於此，於設置於閘極電極31之源極電極側之空間26F之第1部分26F-L內不填充埋入膜29E，設置空腔部34。
此外，可對該第6實施形態之半導體裝置1F，應用上述之第1實施形態之變化例1、變化例2、變化例3、第2實施形態、第3實施形態、及第4實施形態之至少一者。
於該第6實施形態之半導體裝置1F中，亦獲得與上述之第1實施形態之半導體裝置1A同樣之效果。
又，於該第6實施形態之半導體裝置1F中，由於在汲極電極側具有埋入膜29F，在源極電極側具有空腔部34，故與可在汲極電極側將電場之集中緩和同時，可防止寄生電容增大。 此外，於該第6實施形態中，亦如圖14所示般，埋入膜29F之閘極開口部27側(閘極電極31之主體部31b側)之側面與閘極開口部27之內壁面成為大致同一平面，但亦有與上述之第1實施形態同樣地，於閘極電極31之主體部31b與埋入膜29F之間形成空間部之情形。
〔第7實施形態〕 如圖15所示，本技術之第7實施形態之半導體裝置1G由於成為基本上與上述之第4實施形態之半導體裝置1D同樣之構成，具備場效電晶體QG取代第4實施形態之場效電晶體QD。而且，該第7實施形態之場效電晶體QG成為基本上與上述之第4實施形態之場效電晶體QD同樣之構成，閘極電極之構成不同。
亦即，如圖12所示，上述之第4實施形態之場效電晶體QD之閘極電極31D具有：頭部31Da，其位於絕緣層20上；及主體部31Db，其自頭部31Da朝向半導體基體10之主面延伸，且頭部31Da成為較主體部31Db為寬幅之構成。 針對於此，如圖15所示，該第7實施形態之場效電晶體QG之閘極電極31G被埋入絕緣層20之閘極開口部。而且，閘極電極31G與圖12所示之閘極電極31D之主體部31Db同樣地，成為位於閘極長方向之互為相反側之2個側面朝由該2個側面與半導體基體10之主面形成之內角側之角度成為銳角之方向傾斜之倒錐型。
於該第7實施形態之場效電晶體QG中亦然，閘極電極31G與半導體基體10之間之距離越近，閘極電極31G與半導體基體10之間之電容越變大。因此，於該第7實施形態之半導體裝置1G中，亦獲得與上述之第4實施形態同樣之效果。
〔第8實施形態〕 於該第8實施形態中，針對利用第3絕緣膜作為埋入膜及閘極絕緣膜之情形，進行說明。
≪半導體裝置之構成≫ 如圖16所示，本技術之第8實施形態之半導體裝置1H成為基本上與上述之第1實施形態之半導體裝置1A同樣之構成，具備場效電晶體QH取代第1實施形態之場效電晶體QA。 如圖16所示，場效電晶體QH具備半導體層20H取代上述之第1實施形態之圖3所示之場效電晶體QA之半導體層20。而且，場效電晶體QH與第1實施形態之場效電晶體QA同樣地具備：一對主電極區域17及18，其等作為源極區域及汲極區域發揮功能；空間26，其在與該一對主電極區域17及18之間設置於絕緣層20H；及閘極電極31，其具有頭部31a及主體部31b。
如圖16所示，絕緣層20H具有：第1絕緣膜21H，其設置於半導體基體10之主面上；第2絕緣膜22H，其設置於該第1絕緣膜21H上；及第3絕緣膜25H，其設置於該第2絕緣膜22H上。利用例如氧化鋁(Al 3O 2)膜作為第1絕緣膜21H。利用蝕刻選擇比相對於第1絕緣膜21H為高之例如氧化矽(SiO 2)膜作為第2絕緣膜22H。第1絕緣膜21H為例如5 nm至100 nm之膜厚，例如以10 nm之膜厚形成。第2絕緣膜22H為例如10 nm至150 nm之膜厚，例如以40 nm之膜厚形成。又，第1絕緣膜21H之相對介電常數為第2絕緣膜22H之相對介電常數以上。例如，於利用氧化鋁膜作為第1絕緣膜21H，利用氧化矽膜作為第2絕緣膜22H之情形下，第1絕緣膜21H之相對介電常數高於第2絕緣膜22H之相對介電常數。
絕緣層20H與上述之第1實施形態之絕緣層20同樣地具有空間26。空間26如上述般藉由當在絕緣層20H形成規定閘極電極31之閘極長之閘極開口部27時第1絕緣膜21H因側向蝕刻後退，而形成。該第8實施形態之空間26亦與上述之第1實施形態之空間26同樣地，若參照第1實施形態之圖2進行說明，則俯視時之平面圖案成為包圍閘極電極31之主體部31b之環狀平面圖案。因此，於該第8實施形態之空間26中，亦如圖16所示般，於閘極電極31之閘極長方向，包含：位於主體部31b之一側面側(圖3中左側)之第1部分26-L、及位於主體部31b之另一側面側(圖3中右側)之第2部分26-R。
如圖16所示，空間26於閘極電極31之閘極長方向，較閘極電極31之主體部31b及閘極開口部27成為寬幅。又，空間26於閘極電極31之閘極長方向，較閘極電極31之頭部31a成為窄幅。亦即，空間26之俯視時之輪廓位於較閘極開口部27之輪廓靠外側，且位於較閘極電極31之頭部31a之輪廓靠內側。
如圖16所示，第3絕緣膜25H形成為於空間26內覆蓋第1絕緣膜21H、第2絕緣膜22H、及半導體基體10之主面(障壁層14)。第3絕緣膜25H對於露出於空間26之障壁層14(半導體基體10之主面)、第1絕緣膜21H及第2絕緣膜22H具有絕緣性，且藉由離子等雜質保護障壁層14，此外，由在與障壁層14之間形成良好的界面且抑制器件特性之劣化之材料形成。例如，第3絕緣膜25H由自半導體基體10之主面側依序積層有包含10 nm左右之膜厚之Al 2O 3膜或氧化鉿(HfO 2)膜之積層膜形成。作為第3絕緣膜25H，可由Al 2O 3膜或HfO 2膜之單一膜形成。
第3絕緣膜25H於閘極電極31之閘極長方向，設置於第1絕緣膜21H與閘極電極31之主體部31b之間、及半導體基體10之主面(障壁層14)與閘極電極31之主體部31b之間。而且，第3絕緣膜25H之相對介電常數與上述之第1實施形態之埋入絕緣膜29同樣地為第2絕緣膜22H之相對介電常數以上。而且，第3絕緣膜25H與上述之第1實施形態之埋入膜29同樣地，較佳為大於第2絕緣膜22H之相對介電常數，且較佳為第1絕緣膜21H之相對介電常數以上。
第3絕緣膜25H被填充於空間26。換言之，於空間26中掩埋第3絕緣膜25H。被填充於空間26之第3絕緣膜25H之俯視時之平面圖案成為包圍閘極電極31之主體部31b之環狀平面圖案。因此，第3絕緣膜22H如圖16所示般，於閘極電極31之閘極長方向，包含：填充於空間26之第1部分26-L之第1部分25H-L、及填充於空間26之第2部分26L之第2部分25H-R。換言之，於空間26之第1部分26L掩埋第3絕緣膜25H之第1部分25H-L，於空間26之第2部分26R掩埋第3絕緣膜25H之第2部分25H-R。第3絕緣膜25之第1部分25H-L及第2部分25H-R作為上述之第1實施形態之埋入絕緣膜29發揮功能，於該第8實施形態中由第3絕緣膜25H取代埋入絕緣膜29而將空間26掩埋。
設置於半導體基體10之主面(障壁層14)與閘極電極31之主體部31b之間之第3絕緣膜25H作為閘極絕緣膜發揮功能。亦即，於該第8實施形態中，利用第3絕緣膜25H作為埋入膜及閘極絕緣膜。
如圖17所示，第1絕緣膜21H與閘極電極31之主體部31b之間之第3絕緣膜25H、亦即第3絕緣膜25H之第1部分25H-L及第2部分25H-R成為複數層。又，第3絕緣膜25H之第1部分25H-L及第2部分25H-R疊合。於該第8實施形態中，第3絕緣膜25H之第1部分25H-L及第2部分25H-R成為2層。 如圖17所示，第1絕緣膜25H與閘極電極31之主體部31b之間之第3絕緣膜25H之以單層之膜厚t1較佳為第1絕緣膜21H之膜厚t2之1/2以上。換言之，半導體基體10之主面與閘極電極31之主體部31b之間之第3絕緣膜25H之膜厚較佳為第1絕緣膜21之膜厚之1/2以上。 又，第1絕緣膜21H與閘極電極31之主體部31b之間之第3絕緣膜25H較佳為沿著閘極電極31之閘極長方向之寬度為第1絕緣膜21H之膜厚以上。
如圖17所示，第3絕緣膜25H亦設置於第2絕緣膜22H與閘極電極31之主體部31b及頭部31a之間。亦即，該第8實施形態之場效電晶體QH於半導體基體10與第2絕緣膜22H之間具有第3絕緣膜25H。
≪半導體裝置之製造方法≫ 其次，針對該第8實施形態之半導體裝置之製造方法，利用圖18A至圖18D進行說明。 首先，施以與第1實施形態之圖6A至圖6C所示之步驟同樣之步驟，如圖18A所示般，於半導體基體10之主面上形成一對主電極17及18、以及第1絕緣膜21H及第2絕緣膜22H等。第2絕緣膜22H由蝕刻選擇比相對於第1絕緣膜21H為高之絕緣膜形成。例如，藉由ALD法將氧化鋁(Al 2O 3)膜成膜而作為第1絕緣膜21H，藉由CVD法將氧化矽(SiO 2)膜成膜而作為第2絕緣膜22H。又，第1絕緣膜21H以較第2絕緣膜22H之膜厚為薄之膜厚形成。例如，第1絕緣膜21H以10 nm左右之膜厚形成，第2絕緣膜22H以40 nm左右之膜厚形成。又，第1絕緣膜21H較佳為以較後述之第3絕緣膜25H之膜厚之2倍為薄之膜厚形成。 根據該步驟，半導體基體10之主面之作用區域10a由第1絕緣膜21H及第2絕緣膜22H覆蓋。
其次，如圖18B所示，於半導體基體10之主面之作用區域10a上之第2絕緣膜22H形成開口部23。開口部23藉由使用周知之光微影術、及作為異方性蝕刻技術之高指向性之周知之乾式蝕刻，將第2絕緣膜22選擇性地進行蝕刻，而形成。 開口部23於俯視下形成於一對主電極17與主電極18之間，以沿一對主電極17及18之長邊方向之長條狀平面圖案形成。該開口部23之閘極長方向之寬度規定於之後之步驟(參照圖18D)形成之閘極開口部27之閘極長方向之寬度。而且，該閘極開口部27之閘極長方向之寬度規定於之後之步驟形成之閘極電極31之閘極長方向之寬度。 此外，可以於開口部23之底部殘存第1絕緣膜21H之方式，將第1絕緣膜21H之第2絕緣膜22H側藉由過蝕刻選擇性地去除，形成較第2絕緣膜22H之膜厚為深之開口部23。
其次，如圖18C所示，藉由通過開口部23，將半導體基體10之作用區域10a上之第1絕緣膜21H進行蝕刻，而形成較開口部23為寬幅之空間24。 關於第1絕緣膜21H之蝕刻，利用對於半導體基體10之主面、亦即障壁層14之表面損傷為少之各向同性之濕式蝕刻。此時，藉由第1絕緣膜21H被側向蝕刻而後退，而形成空間24。第1絕緣膜21H之濕式蝕刻於相對於第2絕緣膜22H取得蝕刻選擇比之條件進行。亦即，於第1絕緣膜21H較第2絕緣膜22H成為更快之濕式蝕刻速率之條件下進行。選擇比越大越佳，但例如於第1絕緣膜21H與第2絕緣膜22H之蝕刻選擇比為10以上：1之條件下進行。
其次，如圖18D所示，於空間24內，以相對介電常數為第2絕緣膜22H之相對介電常數以上之第3絕緣膜25H覆蓋半導體基體10之主面(障壁層14之表面)，且以第3絕緣膜25H掩埋藉由濕式蝕刻而第1絕緣膜21H後退後之區域、亦即半導體基體10之主面與第2絕緣膜22H之間之空間區域。第3絕緣膜25H例如藉由利用ALD法將Al 2O 3膜、HfO 2膜等成膜而形成。ALD法由於可形成均質之成膜，故半導體基體10之主面(障壁層14)、第1絕緣膜21H及第2絕緣膜22H之露出面由均質之第3絕緣膜25H被覆。因此，藉由將第3絕緣膜25H以第1絕緣膜21H之膜厚t2之1/2以上之膜厚t1堆積，而可以第3絕緣膜25H覆蓋空間24內之半導體基體10之表面(障壁層14之表面)，且以第3絕緣膜25H掩埋空間24內之半導體基體10之主面與第2絕緣膜22H之間之空間區域。
於該步驟中，空間24內之第1絕緣膜21H、第2絕緣膜22H、及半導體基體10之主面(障壁層14之表面)由第3絕緣膜25H覆蓋，且第2絕緣膜22H之表面、及第2絕緣膜22H之開口部23內之側面由第3絕緣膜25H覆蓋。 又，於該步驟中，在半導體基體10之作用區域10a上，形成包含第1絕緣膜21H、第2絕緣膜22H及第3絕緣膜25H之絕緣層20H。亦即，包含一對主電極17及18地將半導體基體10之作用區域10a上由絕緣層20H覆蓋。 又，於該步驟中，形成內面由第3絕緣膜25H覆蓋之空間26。 又，於該步驟中，由於第2絕緣膜22H之開口部23各者之側壁由第3絕緣膜25H覆蓋，故形成開口寬度窄於開口部23之閘極開口部27。閘極開口部27之閘極長方向之寬度規定於之後之步驟形成之閘極電極31之閘極長方向之寬度。
之後，藉由施以與第1實施形態之圖6I所示之步驟同樣之步驟，形成閘極電極31，而圖16及圖17所示之場效電晶體QH大致完成。
≪第8實施形態之效果≫ 其次，針對該第8實施形態之主要之效果，參照圖19、圖20及圖21進行說明。 圖19及圖20係將於閘極電極之側下具有空間部(空腔部)之比較例之場效電晶體、與該第8實施形態之場效電晶體QH之特性進行比較之圖。
圖19將於汲極延遲(drain-lag)看似更嚴重之高溫時(125℃)下、且於Vd=1.5 V之低電壓下觀察時之Id劣化率進行比較。由圖19可明確得知，於已進行電場緩和之第8實施形態之場效電晶體QH中，汲極延遲顯著受抑制。 又，圖20係將耐壓(BVds)進行比較之結果，可知於該第8實施形態之場效電晶體QH中，藉由將閘極電極31之主體部31b之端之電場緩和，而關於耐壓，亦大幅度提高，可兼顧僅於基板設計上處於折衷之關係之汲極延遲與耐壓之兩者。
圖21係顯示自閘極電極31之突出部31c至半導體基體10之主面(障壁層14)之縱向方向之合成電容與在125℃下之Id劣化率之關係之圖。 由圖21可明確得知於合成電容與Id劣化率之兩者具有相關關係，可知藉由以高介電常數之第3絕緣膜25H掩埋閘極電極31之主體部31b之側下之空間26(空腔)，而場板效應增強，引起電場緩和。 因此，於該第8實施形態之半導體裝置1H中，亦獲得與上述之第1實施形態之半導體裝置1A同樣之效果。
又，於該第8實施形態之半導體裝置1H之製造中，以乾式蝕刻與濕式蝕刻之二階段蝕刻使第1絕緣膜21H後退，之後形成第3絕緣膜25H之部分與上述之第1實施形態同樣，但因第1絕緣膜21H與第3絕緣25H之膜厚之關係，而空間(空腔部)26被第3絕緣膜25H各向同性地掩埋。藉此，無須如第1實施形態般形成新的絕緣膜(埋入絕緣膜29)，由於與上述之第1實施形態比較，可減少製造步驟數，故可謀求半導體裝置1H之低成本化。又，於上述之第1實施形態中有於將埋入絕緣膜29進行濕式蝕刻時在成為閘極電極31之主體部31a側之端形成微小之空腔(空間部)之情形，但由於連如此之微小之空腔亦不形成，故電場集中或重要之部位之場效應更進一步增強。
此外，亦有於利用ALD法形成第3絕緣膜25H時，若空間24(26)之入口先關閉，則深處側不被掩埋(不完全關閉)之情形，但若將對特性變動之抑制及耐壓提高佔支配性之閘極電極31之主體部31a側關閉，則獲得充分之效果。
又，於該第8實施形態中，針對以第3絕緣膜25H將空間26之第1部分26-L及第2部分26-R各者掩埋之情形進行了說明，但可設為以第3絕緣膜25H將空間26之第1部分26-L及第2部分26-R之至少任一者掩埋之構成。於以第3絕緣膜25H將空間26之第1部分26-L及第2部分26-R之任一者掩埋之情形下，較佳為以第3絕緣膜25H將位於一對主電極17及18中作為汲極電極發揮功能之主電極側之空間26掩埋。 又，於該第8實施形態中，以第3絕緣膜22H表現將空間26掩埋之埋入絕緣膜，但可以埋入絕緣膜22H表現第3絕緣膜22H。
〔第8實施形態之變化例〕 於上述之第8實施形態中，針對空間26由第3絕緣膜25H掩埋之情形，進行了說明。然而，本技術不限定於該第8實施形態。例如，作為第8實施形態之變化例8-1，可如圖22所示般，設為於第1絕緣膜21H與第3絕緣膜25H之間具有空間部Sp1之構成。 又，作為第8實施形態之變化例8-2，可如圖23所示般，設為於第1絕緣膜21H與閘極電極31之主體部31b之間之第3絕緣膜25H具有空間部Sp2之構成。
此外，於上述之第1實施形態至8實施形態中，針對在形成絕緣層20、20H之前形成一對主電極17及18之情形，進行了說明。然而，本技術不限定於此。例如，本技術亦可應用於在形成絕緣層20、20H之後形成一對主電極17及18之情形。 又，於上述之第1實施形態至第7實施形態中，針對具有第1絕緣膜21、第2絕緣膜22及第3絕緣膜25之絕緣層20，進行了說明。然而，本技術不限定於此。例如，本技術亦可應用於設為具有第1絕緣膜21及第2絕緣膜22但第3絕緣膜25除外之絕緣層之情形。 又，於上述之第1實施形態至8實施形態中，基板11之上部之各層設為AaN系之化合物半導體。然而，本技術不限定於如此之構成。例如，可為GaAs等之化合物半導體，又，可具有矽等之半導體層。 又，於上述之第1實施形態至8實施形態中，針對在1個半導體晶片具有高頻功率放大器部PA、高頻低雜訊放大器部LNA、高頻濾波器部BPF及高頻開關部SW之半導體裝置，進行了說明。然而，本技術不限定於此。例如，本技術可應用於在1個半導體晶片搭載有1個場效電晶體之單體構造之半導體裝置。
(應用例) 圖24係顯示應用本技術之半導體裝置之作為電子機器之無線通訊裝置之構成之一例者。該無線通訊裝置4例如係具有聲音、資料通訊、LAN連接等多功能之行動電話系統。無線通訊裝置4例如具有：天線ANT、天線開關電路5、高電力放大器HPA、高頻積體電路RFIC(Radio Frequency Integrated Circuit，射頻積體電路)、基帶部BB、聲音輸出部MIC、資料輸出部DT、介面部I/F(例如，無線LAN(W-LAN；Wireless Local Area Network，無線區域網路)、及藍芽(Bluetooth)(註冊商標)、其他)。高頻積體電路RFIC與基帶部BB藉由介面部I/F而連接。例如，天線開關電路5或高電力放大器HPA由具有上述之場效電晶體QA、QA 1、QA 2、QA 3、QB~QH之任一者之半導體裝置構成。
於該無線通訊裝置4中，於發送信號時，亦即於自無線通訊裝置4之發送系統向天線ANT輸出發送信號之情形下，自基帶部BB輸出之發送信號經由高頻積體電路RFIC、高電力放大器HPA、及天線開關電路5向天線ANT輸出。
於接收信號時，亦即於向無線通訊裝置之接收系統輸入以天線ANT接收到之信號之情形下，接收信號經由天線開關電路5及高頻積體電路RFIC朝基帶部BB輸入。由基帶部BB處理之信號自聲音輸出部MIC、資料輸出部DT、及介面部I/F等之輸出部輸出。
該無線通訊裝置4至少具備具有上述之場效電晶體QA、QA 1、QA 2、QA 3、QB~QH之任一者之半導體裝置。
此外，本技術可採用如以下之構成。 (1) 一種半導體裝置，其具備搭載於半導體基體之場效電晶體；且 前述場效電晶體具備： 絕緣層，其包含：第1絕緣膜，其設置於前述半導體基體之主面上；及第2絕緣膜，其設置於前述第1絕緣膜上，且蝕刻選擇比相對於前述第1絕緣膜為高； 閘極電極，其具有位於前述絕緣層上之頭部、及自前述頭部朝向前述半導體基體之主面延伸之主體部，且前述頭部較前述主體部更為寬幅；及 埋入膜，其在前述閘極電極之閘極長方向上設置於前述第1絕緣膜與前述閘極電極之前述主體部之間，且相對介電常數為前述第2絕緣膜之相對介電常數以上。 (2) 如上述(1)之半導體裝置，其中前述埋入膜之相對介電常數大於前述第2絕緣膜之相對介電常數。 (3) 如上述(1)之半導體裝置，其中前述埋入膜之相對介電常數為前述第1絕緣膜之相對介電常數以上。 (4) 如上述(1)至(3)中任一項之半導體裝置，其中前述埋入膜設置於前述閘極電極之前述頭部與前述半導體基體之間。 (5) 如上述(1)至(4)中任一項之半導體裝置，其中前述埋入膜由與前述第1絕緣膜不同之材料構成。 (6) 如上述(1)至(5)中任一項之半導體裝置，其中前述第1絕緣膜由氧化鋁膜構成；且 前述埋入膜包含氧化鋯膜、氧化鑭膜及氧化釔膜之至少任一種。 (7) 如上述(1)至(4)中任一項之半導體裝置，其中前述埋入膜由與前述第1絕緣膜相同之材料構成。 (8) 如上述(1)至(4)中任一項之半導體裝置，其中前述第1絕緣膜及前述埋入膜由氧化鋁膜構成。 (9) 如上述(1)至(8)中任一項之半導體裝置，其中前述場效電晶體於前述埋入膜與前述閘極電極之前述主體部之間、及埋入膜之內部之至少任一者具有空間部。 (10) 如上述(1)至(9)中任一項之半導體裝置，其中前述場效電晶體於前述閘極電極之前述主體部之閘極長方向之一側面側及另一側面側之至少任一者具有前述埋入膜。 (11) 如上述(1)至(10)中任一項之半導體裝置，其中前述場效電晶體 於前述閘極電極之前述主體部之閘極長方向上之一側面側具有前述埋入膜，且於前述主體部之另一側面側與前述第1絕緣膜之間具有空腔部。 (12) 如上述(1)至(10)中任一項之半導體裝置，其中前述閘極電極之前述主體部之閘極長方向之寬度自前述頭部朝向半導體基體之主面變小。 (13) 如上述(1)至(12)中任一項之半導體裝置，其中前述場效電晶體於前述第1絕緣膜與前述埋入膜之間具有第3絕緣膜。 (14) 如上述(1)至(12)中任一項之半導體裝置，其中前述場效電晶體於前述埋入膜與前述閘極電極之間具有第3絕緣膜。 (15) 如上述(1)至(12)中任一項之半導體裝置，其中前述場效電晶體於前述埋入膜及前述第1絕緣膜、與半導體基體之主面之間具有第3絕緣膜。 (16) 如上述(1)至(12)中任一項之半導體裝置，其中前述場效電晶體於前述閘極電極之前述主體部與前述半導體基體之主面之間具有第3絕緣膜。 (17) 如上述(1)之半導體裝置，其中前述埋入膜亦設置於前述半導體基體與前述閘極電極之前述主體部之間。 (18) 一種半導體裝置之製造方法，其包含： 於半導體基體之主面上形成第1絕緣膜； 於前述第1絕緣膜上形成蝕刻選擇比相對於前述第1絕緣膜為高之第2絕緣膜； 將前述第2絕緣膜選擇性地去除，形成開口部； 通過前述開口部，藉由蝕刻將前述第1絕緣膜選擇性地去除，形成較前述開口部為寬幅之空間；及 於前述半導體基體與前述第2絕緣膜之間之前述空間，形成其相對介電常數為前述第2絕緣膜之相對介電常數以上之埋入膜。 (19) 一種電子機器，其具備具有場效電晶體之半導體裝置；且 前述場效電晶體具備： 絕緣層，其包含：第1絕緣膜，其設置於前述半導體基體之主面上；及第2絕緣膜，其設置於前述第1絕緣膜上，且蝕刻選擇比相對於前述第1絕緣膜為高； 閘極電極，其具有位於前述絕緣層上之頭部、及自前述頭部朝向前述半導體基體延伸之主體部，且前述頭部較前述主體部更為寬幅；及 埋入膜，其在前述閘極電極之閘極長方向上設置於前述第1絕緣膜與前述閘極電極之前述主體部之間，且相對介電常數為前述第2絕緣膜之相對介電常數以上。 (20) 一種半導體裝置，其具備搭載於半導體基體之場效電晶體；且 前述場效電晶體具備： 絕緣層，其包含：第1絕緣膜，其設置於前述半導體基體之主面上；及第2絕緣膜，其設置於前述第1絕緣膜上，且蝕刻選擇比相對於前述第1絕緣膜為高； 閘極電極，其具有位於前述絕緣層上之頭部、及自前述頭部朝向前述半導體基體之主面延伸之主體部，且前述頭部較前述主體部更為寬幅；及 第3絕緣膜，其在前述閘極電極之閘極長方向上設置於前述第1絕緣膜與前述閘極電極之前述主體部之間、及前述半導體基體與前述閘極電極之前述主體部之間，且相對介電常數為前述第2絕緣膜之相對介電常數以上。 (21) 如上述(20)之半導體裝置，其中前述第1絕緣膜與前述閘極電極之前述主體部之間之前述第3絕緣膜成為複數層。 (22) 如上述(20)或(21)之半導體裝置，其中前述第1絕緣膜與前述閘極電極之前述主體部之間之前述第3絕緣膜疊合。 (23) 如上述(20)至(22)中任一項之半導體裝置，其中前述半導體基體與前述閘極電極之前述主體部之間的前述第3絕緣膜之膜厚為前述第1絕緣膜之膜厚之1/2以上。 (24) 如上述(20)至(23)中任一項之半導體裝置，其中前述第1絕緣膜與前述閘極電極之前述主體部之間的前述第3絕緣膜之沿著前述閘極電極之閘極長方向之寬度為前述第1絕緣膜之膜厚以上。 (25) 如上述(20)至(24)中任一項之半導體裝置，其中前述第3絕緣膜包含氧化鋁膜及氧化鉿之至少任一種。 (26) 如上述(20)至(25)中任一項之半導體裝置，其中前述第3絕緣膜亦設置於前述第2絕緣膜與前述閘極電極之前述主體部及頭部之間。 (27) 如上述(20)至(26)中任一項之半導體裝置，其中前述場效電晶體於前述半導體基體與前述第2絕緣膜之間具有前述第3絕緣膜。 (28) 如上述(20)至(27)中任一項之半導體裝置，其中前述場效電晶體於前述第1絕緣膜與前述第3絕緣膜之間具有空間部。 (29) 如上述(20)至(26)中任一項之半導體裝置，其中前述場效電晶體於前述第1絕緣膜與前述閘極電極之前述主體部之間之前述第3絕緣膜具有空間部。 (30) 一種半導體裝置之製造方法，其包含： 於半導體基體之主面上形成第1絕緣膜； 於前述第1絕緣膜上形成蝕刻選擇比相對於前述第1絕緣膜為高之第2絕緣膜； 將前述第2絕緣膜藉由乾式蝕刻選擇性地去除，形成開口部； 通過前述開口部，將前述第1絕緣膜於相對於前述第2絕緣膜取得蝕刻選擇比之條件下藉由濕式蝕刻選擇性地去除，形成較前述開口部為寬幅之空間；及 於前述空間內，以介電常數為前述第2絕緣膜之介電常數以上之第3絕緣膜覆蓋前述半導體基體之主面，且以前述第3絕緣膜將前述半導體基體之主面與前述第2絕緣膜之間掩埋。 (31) 一種電子機器，其具備具有場效電晶體之半導體裝置；且 前述場效電晶體具備： 絕緣層，其包含：第1絕緣膜，其設置於前述半導體基體之主面上；及第2絕緣膜，其設置於前述第1絕緣膜上，且蝕刻選擇比相對於前述第1絕緣膜為高； 閘極電極，其具有位於前述絕緣層上之頭部、及自前述頭部朝向前述半導體基體之主面延伸之主體部，且前述頭部較前述主體部為寬幅；及 第3絕緣膜，其在前述閘極電極之閘極長方向設置於前述第1絕緣膜與前述閘極電極之前述主體部之間、及前述半導體基體與前述閘極電極之前述主體部之間，且相對介電常數為前述第2絕緣膜之相對介電常數以上。
本技術之範圍並非係限定於圖示且記載之例示性實施形態者，亦包含帶來與本發明視為目的者均等之效果之所有實施形態。進而，本技術之範圍並非係限定於由申請專利範圍限定之發明之特徵之組合，可由所有之所揭示之各個特徵中之特定之特徵之所有所期望之組合限定。
1A,1A 1,1A 2,1A 3,1B,1C,1D,1E,1F,1G,1H:半導體裝置 2:半導體晶片 4:無線通訊裝置 5:天線開關電路 10:半導體基體 10a:作用區域 11:基板 12:緩衝層 13:通道層 14:障壁層 15:二維電子氣體層 16:非作用區域 17,18:一對第1主電極(源極電極及汲極電極)/一對主電極區域 20,20H:絕緣層 21,21H:第1絕緣膜 22,22H:第2絕緣膜 23:開口部 24,26,26C,26D,26F:空間 24-L,25-L,25B-L,25C-L,25H-L,26-L,26C-L,26F-L,29-L,29A1-L,29A2-L,29A3-L,33-L,33a-L,33-R:第1部分 24-R,25-R,25B-R,25C-R,25H-R,26-R,26C-R,26F-R,29-R,29A1-R,29A2-R,29A3-R,33a-R:第2部分 25,25B,25C,25H:第3絕緣膜 27:閘極開口部 28:埋入材 29,29A 1,29A 2,29A 3,29D,29E,29F:埋入膜 29a,29a-L,29a-R:端部 30:閘極材 31,31C,31D,31G:閘極電極 31a,31Da:頭部 31b,31Db:主體部 31c:突出部 31c-L:第1突出部 31c-R:第2突出部 32,33,33a,Sp1,Sp2:空間部 34:空腔部 ANT:天線 BB:基帶部 BPF:高頻濾波器部 BVds:耐壓 DT:資料輸出部 HPA:高電力放大器 II-II:切斷線 I/F:介面部 LNA:高頻低雜訊放大器部 La:突出量 Lg:閘極長 MIC:聲音輸出部 PA:高頻功率放大器部 QA,QA 1,QA 2,QA 3,QB,QC,QD,QE,QF,QG,QH:場效電晶體 RFIC:高頻積體電路 SW:高頻開關部 t1,t2:膜厚 Wg:閘極寬 εr:相對介電常數
圖1係顯示本技術之第1實施形態之半導體裝置之一構成例之晶片佈局圖。 圖2係示意性顯示搭載於本技術之第1實施形態之半導體裝置之電晶體之一構成例之俯視圖。 圖3係示意性顯示沿圖1之II-II切斷線之剖面構造之一構成例之剖視圖。 圖4係將圖3之一部分放大之主要部分放大剖視圖。 圖5A係顯示埋入膜之相對介電常數與閘極電極之電容比之關係之圖。 圖5B係顯示埋入膜之膜厚相對於合成電容之依存性之圖。 圖5C係顯示氧化矽膜之膜厚相對於合成電容之依存性之圖。 圖6A係本技術之第1實施形態之半導體裝置之製造方法之步驟剖視圖。 圖6B係繼圖6A之步驟剖視圖。 圖6C係繼圖6B之步驟剖視圖。 圖6D係繼圖6C之步驟剖視圖。 圖6E係繼圖6D之步驟剖視圖。 圖6F係繼圖6E之步驟剖視圖。 圖6G係繼圖6F之步驟剖視圖。 圖6H係繼圖6G之步驟剖視圖。 圖6I係繼圖6H之步驟剖視圖。 圖7A係示意性顯示搭載於本技術之第1實施形態之變化例1之半導體裝置之電晶體之一構成例之剖視圖。 圖7B係示意性顯示搭載於本技術之第1實施形態之變化例2之半導體裝置之電晶體之一構成例之剖視圖。 圖7C示意性顯示搭載於本技術之第1實施形態之變化例3之半導體裝置之電晶體之一構成例之剖視圖。 圖8係示意性顯示搭載於本技術之第2實施形態之半導體裝置之電晶體之一構成例之剖視圖。 圖9A係本技術之第2實施形態之半導體裝置之製造方法之步驟剖視圖。 圖9B係繼圖9A之步驟剖視圖。 圖9C係繼圖9B之步驟剖視圖。 圖10係示意性顯示搭載於本技術之第3實施形態之半導體裝置之電晶體之一構成例之剖視圖。 圖11A係本技術之第3實施形態之半導體裝置之製造方法之步驟剖視圖。 圖11B係繼圖11A之步驟剖視圖。 圖11C係繼圖11B之步驟剖視圖。 圖12係示意性顯示搭載於本技術之第4實施形態之半導體裝置之電晶體之一構成例之剖視圖。 圖13係示意性顯示搭載於本技術之第5實施形態之半導體裝置之電晶體之一構成例之剖視圖。 圖14係示意性顯示搭載於本技術之第6實施形態之半導體裝置之電晶體之一構成例之剖視圖。 圖15係示意性顯示搭載於本技術之第7實施形態之半導體裝置之電晶體之一構成例之剖視圖。 圖16係示意性顯示搭載於本技術之第8實施形態之半導體裝置之電晶體之一構成例之剖視圖。 圖17係將圖16之一部分放大之主要部分放大剖視圖。 圖18A係本技術之第1實施形態之半導體裝置之製造方法之步驟剖視圖。 圖18B係繼圖18A之步驟剖視圖。 圖18C係繼圖18B之步驟剖視圖。 圖18D係繼圖18C之步驟剖視圖。 圖19係以比較例之場效電晶體與第8實施形態之場效電晶體對因截止應力所致之Id劣化率進行比較之圖。 圖20係以比較例之場效電晶體與第8實施形態之場效電晶體對耐壓進行比較之圖。 圖21係顯示合成電容與Id劣化率之關係之圖。 圖22係示意性顯示搭載於本技術之第8實施形態之變化例8-1之半導體裝置之電晶體之一構成例之剖視圖。 圖23係示意性顯示搭載於本技術之第8實施形態之變化例8-2之半導體裝置之電晶體之一構成例之剖視圖。 圖24係顯示應用本技術之半導體裝置之無線通訊裝置之構成之一例之方塊圖。
1A:半導體裝置
2:半導體晶片
BPF:高頻濾波器部
LNA:高頻低雜訊放大器部
PA:高頻功率放大器部
SW:高頻開關部

Claims (20)

  1. 一種半導體裝置，其具備搭載於半導體基體之場效電晶體；且 前述場效電晶體具備： 絕緣層，其包含：第1絕緣膜，其設置於前述半導體基體之主面上；及第2絕緣膜，其設置於前述第1絕緣膜上，且蝕刻選擇比相對於前述第1絕緣膜為高； 閘極電極，其具有位於前述絕緣層上之頭部、及自前述頭部朝向前述半導體基體之主面延伸之主體部，且前述頭部較前述主體部更為寬幅；及 埋入膜，其在前述閘極電極之閘極長方向上設置於前述第1絕緣膜與前述閘極電極之前述主體部之間，且相對介電常數為前述第2絕緣膜之相對介電常數以上。
  2. 如請求項1之半導體裝置，其中前述埋入膜之相對介電常數大於前述第2絕緣膜之相對介電常數。
  3. 如請求項1之半導體裝置，其中前述埋入膜之相對介電常數為前述第1絕緣膜之相對介電常數以上。
  4. 如請求項1之半導體裝置，其中前述埋入膜設置於前述閘極電極之前述頭部與前述半導體基體之間。
  5. 如請求項1之半導體裝置，其中前述埋入膜由與前述第1絕緣膜不同之材料構成。
  6. 如請求項1之半導體裝置，其中前述埋入膜由與前述第1絕緣膜相同之材料構成。
  7. 如請求項1之半導體裝置，其中前述第1絕緣膜及前述埋入膜由氧化鋁膜構成。
  8. 如請求項1之半導體裝置，其中前述場效電晶體於前述第1絕緣膜與前述埋入膜之間具有第3絕緣膜。
  9. 如請求項1之半導體裝置，其中前述場效電晶體於前述埋入膜與前述閘極電極之間具有第3絕緣膜。
  10. 如請求項1之半導體裝置，其中前述場效電晶體於前述埋入膜及前述第1絕緣膜、與半導體基體之主面之間具有第3絕緣膜。
  11. 如請求項1之半導體裝置，其中前述場效電晶體於前述閘極電極之前述主體部與前述半導體基體之主面之間具有第3絕緣膜。
  12. 如請求項1之半導體裝置，其中前述埋入膜亦設置於前述半導體基體與前述閘極電極之前述主體部之間。
  13. 一種電子機器，其具備具有場效電晶體之半導體裝置；且 前述場效電晶體具備： 絕緣層，其包含：第1絕緣膜，其設置於前述半導體基體之主面上；及第2絕緣膜，其設置於前述第1絕緣膜上，且蝕刻選擇比相對於前述第1絕緣膜為高； 閘極電極，其具有位於前述絕緣層上之頭部、及自前述頭部朝向前述半導體基體延伸之主體部，且前述頭部較前述主體部更為寬幅；及 埋入膜，其在前述閘極電極之閘極長方向上設置於前述第1絕緣膜與前述閘極電極之前述主體部之間，且相對介電常數為前述第2絕緣膜之相對介電常數以上。
  14. 一種半導體裝置，其具備搭載於半導體基體之場效電晶體；且 前述場效電晶體具備： 絕緣層，其包含：第1絕緣膜，其設置於前述半導體基體之主面上；及第2絕緣膜，其設置於前述第1絕緣膜上，且蝕刻選擇比相對於前述第1絕緣膜為高； 閘極電極，其具有位於前述絕緣層上之頭部、及自前述頭部朝向前述半導體基體之主面延伸之主體部，且前述頭部較前述主體部更為寬幅；及 第3絕緣膜，其在前述閘極電極之閘極長方向上設置於前述第1絕緣膜與前述閘極電極之前述主體部之間、及前述半導體基體與前述閘極電極之前述主體部之間，且相對介電常數為前述第2絕緣膜之相對介電常數以上。
  15. 如請求項14之半導體裝置，其中前述第1絕緣膜與前述閘極電極之前述主體部之間的前述第3絕緣膜疊合。
  16. 如請求項14之半導體裝置，其中前述半導體基體與前述閘極電極之前述主體部之間的前述第3絕緣膜之膜厚為前述第1絕緣膜之膜厚之1/2以上。
  17. 如請求項14之半導體裝置，其中前述第1絕緣膜與前述閘極電極之前述主體部之間的前述第3絕緣膜之沿著前述閘極電極之閘極長方向之寬度為前述第1絕緣膜之膜厚以上。
  18. 如請求項14之半導體裝置，其中前述第3絕緣膜包含氧化鋁膜及氧化鉿之至少任一種。
  19. 如請求項14之半導體裝置，其中前述第3絕緣膜亦設置於前述第2絕緣膜與前述閘極電極之前述主體部及頭部之間。
  20. 如請求項14之半導體裝置，其中前述場效電晶體於前述半導體基體與前述第2絕緣膜之間具有前述第3絕緣膜。
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