CN100388489C - 开关电路 - Google Patents

Abstract

一种开关电路，包括第一导电型的第一MOS元件，设置于第二导电型的衬底中，包括第一端耦接输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体(bulk)端；第一导电型的深阱区，设置于第二导电型的衬底中，用以隔绝第一导电型的第一MOS元件与第二导电型的衬底；以及电阻元件耦接于第一MOS元件的第二端与本体端之间。

Description

开关电路

技术领域

本发明有关于一种开关电路，特别有关一种能够降低插入损失的射频开关电路。

背景技术

众所皆知，射频开关元件(radio frequency switches)为许多无线通信系统的重要构成元件。例如移动电话(cellular telephone)、无线电传呼器(wireless pagers)、卫星通信设备(satellite communication equipment)、有线电视设备(cable television equipment)等等皆含有射频开关元件。一般来说，射频开关元件的效能由三个主要的参数，例如插入损失(insertionloss)、开关绝缘(switch isolation)以及1dB压缩点(compression point)来控制的。

第1图表示传统单极双投(single pole dual throw；SPDT)的射频(radiofrequency；RF)开关电路，包括开关元件M1～M4，并且根据开关元件M1/M2的小信号模型，可以得知其插入损失可藉由减少基板(Bulk)电阻或是增加基板电阻而有所改善。

Feng-Jung Huang等人于IEEE J.Solid-State Circuits，vol.36，No.3，March 2001中，揭露增加基板与接地之间的接点(contact)，使得接点总阻值降低、基板电阻降低，而使得插入损失减少。然而，此方法将需要大量的面积来增加接点(contact)。此外，RF开关元件用于天线端ANT与接收/发射端的RX/TX间，发射端的功率放大器(power amplifier)灌入RF开关元件的功率常高于10dBm，当负半弦周期时，电压摆幅(voltage swing)会使得MOS元件的漏/源端电平低于0V。由于MOS之本体(bulk)端接地，将造成NMOS之漏/源极与本体(bulk)间的PN接面有正偏压现象，导致信号失真。

如第2图所示，Niranjan A等人于IEEE J.Solid-State Circuits，vol.39，No.6，June 2004中，揭露使用并联的LC电路，在所需频率下形成近似开路的阻抗，使得基板电阻RB近似无限大。因此，所需频率下，会得到一个最佳的插入损失。然而，为了要让LC并联电路在所需频率下，形成近似无限大的阻抗，电感元件需要高Q值。但电感元件Q值愈高，此LC元件能表现出低插入损失的频宽就愈窄。也就是说，使用LC元件会有低插入损失与频宽两者之间的补偿(trade-off)。此外，此方法需要使用电感元件将需要较大的面积。再者，此方法于在大功率下，同样信号失真的问题，故前述两现有技术的开关元件，皆需要施加DC偏压于MOS元件漏/源极上。

发明内容

有鉴于此，本发明的首要目的，藉由深阱区技术及外部电阻元件，降低开关元件的开关损失。本发明提供开关电路包括第一导电型的第一MOS元件，设置于第二导电型的衬底中，包括第一端耦接输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体(bulk)端经由外部电阻元件耦接第一电压，以及第一导电型的深阱区，设置于第二导电型的衬底上，用以隔绝第一导电型的第一MOS元件与第二导电型的衬底。

为达成上述目的，本发明亦提供另一开关电路，包括第一导电型的第一MOS元件，设置于第二导电型的衬底中，包括第一端耦接输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体端；第一导电型的深阱区，设置于第二导电型的衬底中，用以隔绝第一导电型的第一MOS元件与第二导电型的衬底；以及电阻元件，耦接于第一MOS元件的第二端与本体端之间。

为达成上述目的，本发明还提供一种开关电路，包括第一导电型的深阱区，设置于第二导电型的衬底上；第一导电型的第一、第二MOS元件，设置于第一导电型的深阱区中，包括第一端耦接第一输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体端经由第一外部电阻元件耦接第一电压；以及第一导电型的第二MOS元件，设置于第一导电型的深阱区中，包括第一端耦接第二输出/输入端，第二端耦接天线元件，控制端耦接控制信号的反相信号，以及本体端经由第二外部电阻元件耦接第一电压。其中，第一导电型的深阱区用以隔绝第一导电型的第一、第二MOS元件与第二导电型的衬底。

为达成上述目的，本发明又提供一开关电路，包括第一导电型的深阱区，设置于第二导电型的衬底中；第一导电型的第一MOS元件，设置于第一导电型的深阱区，包括第一端耦接第一输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体端；第一电阻元件，耦接于第一MOS元件的第一端与本体端之间；第一导电型的第二MOS元件，设置于第一导电型的深阱区，包括第一端耦接第二输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体端，其中，第一导电型的深阱区用以隔绝第一导电型的第一、第二MOS元件与第二导电型的衬底；以及第二电阻元件，耦接于第二MOS元件的第一端与本体端之间。

附图说明

第1图表示一种传统的单极双投的射频开关电路。

第2图表示一种使用并联的LC电路的射频开关电路。

第3图表示为本发明的第一实施例的一射频开关电路。

第4图表示第3图中所示的开关元件的结构。

第5图表示频率与插入损失的关系图。

第6图表示为本发明的第一实施例的另一射频开关电路。

第7图表示为本发明的第一实施例的一单极双投的射频开关电路。

第8图表示为本发明的第二实施例的一射频开关电路。

第9图表示第7图中所示的开关元件的结构。

第10图表示为本发明的第二实施例的另一射频开关电路。

第11图表示为本发明的第二实施例的一单极双投的射频开关电路。

标号说明

现有技术

M1～M5：开关元件；    ANT：天线装置；

RX：接收端；          TX：发射端；

D：漏极；             S：源极；

G：栅极；             B：本体端；

L：电感；             C：电容。

本发明

100A～100D：开关电路；

10A～10D、N1a～N1d、M12、M14、M16：开关元件；

N1：NMOS元件；

P1：PMOS元件；

RA、RA1、RA2：外部电阻元件；

VCTRL、/VCRTL：控制信号；

ANT：天线装置；

18、36：第一端；

20、40：第二端；

RB：接点阻值；

D：漏极；

S：源极；

G：栅极；

B：本体端；

L：电感；

R1～R4：电阻；

12：P基板；

14：N型深阱区；

16：P阱区；

24：N基板；

28：P型深阱区；

32：N阱区；

TX/RX、TX1/RX1、TX2/RX2：输出/输入端。

具体实施方式

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：

第一实施例

第3图表示为本发明的第一实施例的一射频开关电路。如图所示开关电路100A包括两开关元件10A、M12。其中开关元件10A包括第一端18耦接输出/输入端TX/RX，第二端20耦接天线元件ANT，控制端耦接控制信号VCTRL，以及本体(bulk)端B经由外部电阻元件RA耦接接地电压GND。开关元件M12包括控制端耦接控制信号VCTRL的反相信号，第一端耦接接地电压GND，以及第二端耦接输入/输入TX/RX与开关元件10A的第一端18。当开关元件10A根据其控制端上的控制信号，而导通用以由天线装置所接收的信号传递至输出/输入端，或是将输入/输出端所输出的信号传递至天线装置。

第4图表示开关元件10A的结构。如图所示，开关元件10A包括设置于P基板12中的NMOS元件N1与N型深阱区14。MOS元件N1包括P阱区16设置于N型深阱区14中、第一、第二掺杂区设置于p阱区16中，以及本体(bulk)端经由外部电阻元件RA耦接接地电压(GND)；N型深阱区14设置于P衬底12上，用以隔绝NMOS元件N1与P衬底12。

由于增加或减少基板阻值都可以以降低插入损失，本实施例藉由串联一高阻抗的外部电阻元件RA，使得开关元件10A的本体与接地端间的阻值，变为接点电阻RB与外部电阻元件RA的总合，用以增加本体端与接地端之间的绝缘，而降低插入损失。但如果少了N型深阱区14，NMOS元件N1的本体端B上的串联电阻RA将失去隔绝信号损失的功能。因此，本发明藉由三重阱区(triple well)技术，于NMOS元件N1的P阱区16的下方，再掺杂N型深阱区14，用以隔绝NMOS元件N1的本体端B与整颗IC的P基板(GND)相接。相较于现有技术使用大量接点(contact)或电感、电容，本发明使用电阻元件，所需之面较小且没有频宽的限制，其中外部电阻元件RA的阻值不小于1K欧姆，最好为10K欧姆以上。

第5图表示频率与插入损失的关系图，其中曲线PH1表示未加外部电阻的现有开关元件中，频率与插入损失的关系；曲线PH2表示本发明具有外部电阻元件的开关元件中，频率与插入损失的关系。由此可知，本发明的插入损失于3GHz时增进了0.5dB，在6GHz时更增进了1dB左右。

开关元件10A亦可以由PMOS与P型深阱区来实现，如第6图所示的开关元件10B。如图所示，开关电路10B包括PMOS元件P1以及P型深阱区28。PMOS元件P1设置于N衬底24中，且包括N阱区32设置于P型深阱区28中、第一、第二掺杂区S、D设置于N阱区32中以及本体(bulk)端经由外部电阻元件RA耦接高电压(VDD)。P型深阱区28设置于N型衬底24上，用以隔绝PMOS元件P1与N衬底24。开关元件10B的动作原理与第4图中所示的开关元件10A相似，于此不在累述。

第二实施例

本发明的第二实施例亦提供单极双投(single pole dual throw；SPDT)的射频开关电路，如第7图所示。如图所示，开关电路100B包括开关元件N1a、N1b、M14及M16，其中开关元件M14及M16为正常的NMOS晶体管，而开关元件N1a、N1b的结构与第4图所示的开关元件10A相同。开关元件N1a具有漏极端耦接至输入/输出端RX1/TX1，源极端耦接至天线装置ANT，栅极端耦接经由电阻R1耦接至控制信号VCTRL，以及本体端藉由外部电阻元件RA1耦接至接地电位GND。开关元件N1b具有漏极端耦接至输入/输出端RX2/TX2，源极端耦接至天线装置ANT，栅极端经由电阻R2耦接至控制信号VCTRL的反相信号/VCTRL，以及本体端藉由外部电阻元件RA2耦接至接地电位GND。开关元件M14具有漏极端耦接至输入/输出端RX1/TX1，源极端经由电容耦接至接地电位GND，栅极端经由电阻R3耦接至控制信号VCTRL的反相信号/VCRTL，以及本体端耦接至接地电位GND。开关元件M16具有漏极端耦接至输入/输出端RX2/TX2，源极端经由电容耦接至接地电位GND，栅极端耦接经由电阻R4耦接至控制信号VCTRL，以及本体端耦接至接地电位GND，其中外部电阻元件RA1、RA2的阻值不小于1K欧姆，最好为10K欧姆以上。

当控制信号VCTRL为HIGH时，开关元件N1a会导通用以将天线装置ANT所接收之信号传递至输出/输入端RX1/TX1，或是将输入/输出端RX1/TX1所输出的信号传递至天线装置ANT。开关元件M16会导通，以将输入/输出端RX2/TX2上的电位拉到接地电位GND，且开关元件N1b、M14会截止。反过来说，当控制信号VCTRL为LOW时，开关元件N1b会导通用以将天线装置ANT所接收的信号传递至输出/输入端RX2/TX2，或是将输入/输出端RX2/TX2所输出的信号传递至天线装置ANT。开关元件M14会导通，以将输入/输出端RX1/TX1上的电位拉到接地电位GND，且开关元件N1a、M16会截止。

第三实施例

当负半弦周期时，电压摆幅(voltage swing)会使得MOS元件的漏/源端电平低于0V。由于MOS元件的本体(bulk)端接地，将造成NMOS元件的漏/源极与本体(bulk)间的PN接面有正偏压现象，而导致信号失真。为了避免此问题，本发明的第三实施例揭露另一射频开关电路100C，如第8图中所示。

如图所示，开关电路100C包括两开关元件10C、M12。其中开关元件10C包括第一端18耦接输出/输入端TX/RX，第二端20耦接天线元件ANT，控制端耦接控制信号VCTRL，以及本体(bulk)端B经由外部电阻元件RA耦接至接地电压GND。开关元件M12包括控制端耦接控制信号VCTRL的反相信号，第一端耦接接地电压GND，以及第二端耦接输入/输入TX/RX与开关元件10C的第一端18。当开关元件10C根据其控制端上的控制信号VCTRL，而导通用以由天线装置ANT所接收的信号传递至输出/输入端TX/RX，或是将输入/输出端TX/RX所输出的信号传递至天线装置ANT。

第9图表示开关元件10C的结构。如图所示，开关元件10C与第3图的开关元件10A相似，包括NMOS元件N1以及N型深阱区14，不同的是外部电阻元件RA耦接于NMOS元件N1的本体端B与源极S之间。由于外部电阻元件RA，开关元件10C之本体端与接地端间的总阻值亦会增加，而用以降低插入损失，其中外部电阻元件RA的阻值不小于1K欧姆，最好为10K欧姆以上。

此外，由于NMOS元件N1的本体端B不会有电流流通，因此当NMOS元件N1之源极端S与本体端B连接时，源极S与本体端B上的电位会相等。因此，在负半弦周期时，NMOS元件N1之本体端B、源极端D与漏极端S之间不会有电位差，故不会产生顺偏(forward bias)，因而可防止信号失真。

同样地，开关元件10C亦可以由PMOS与P型深阱区来实现，如第10图所示之开关元件10D。如图所示，开关电路10D包括PMOS元件P1以及P型深阱区28。PMOS元件P1设置于N衬底24中，且包括N阱区32设置于P型深阱区28中、源极掺杂区S、漏极掺杂区D以及本体(bulk)端B经由外部电阻元件RA耦接至源极掺杂区S。P型深阱区28设置于N型衬底24上，用以隔绝PMOS元件P1与N衬底24。开关元件10D的动作原理与第3图中所示的开关元件10A相似，于此不在累述。

第四实施例

本发明的第四实施例亦提供另一单极双投的射频开关电路，如第11图所示。如图所示，开关电路100D包括开关元件N1c、N1d、M14及M16，其中开关元件M14及M16为正常的NMOS晶体管，而开关元件N1c、N1d的结构与第10图所示的开关元件10D相同。开关元件N1c具有漏极端耦接至输入/输出端RX1/TX1，源极端耦接至天线装置ANT，栅极端耦接至控制信号VCTRL，以及本体端藉由外部电阻元件RA1耦接至其源极端。开关元件N1d具有漏极端耦接至输入/输出端RX2/TX2，源极端耦接至天线装置ANT，栅极端耦接至控制信号VCTRL的反相信号/VCTRL，以及本体端藉由外部电阻元件RA2耦接至其源极端。开关元件M14具有漏极端耦接至输入/输出端RX1/TX1，源极端经由电容耦接至接地电位GND，栅极端耦接经由电阻R3耦接至控制信号VCTRL的反相信号/VCRTL，以及本体端耦接至接地电位GND。开关元件M16具有漏极端耦接至输入/输出端RX2/TX2，源极端经由电容耦接至接地电位GND，栅极端耦接经由电阻R4耦接至控制信号VCTRL，以及本体端耦接至接地电位GND，其中外部电阻元件RA1、RA2的阻值不小于1K欧姆，最好为10K欧姆以上。

当控制信号VCTRL为HIGH时，开关元件N1c会导通用以将天线装置ANT所接收之信号传递至输出/输入端RX1/TX1，或是将输入/输出端RX1/TX1所输出之信号传递至天线装置ANT。开关元件M16会导通，以将输入/输出端RX2/TX2上的电位拉到接地电位GND，且开关元件N1d、M14会截止。反过来说，当控制信号VCTRL为LOW时，开关元件N1d会导通用以将天线装置ANT所接收的信号传递至输出/输入端RX2/TX2，或是将输入/输出端RX2/TX2所输出的信号传递至天线装置ANT。开关元件M14会导通，以将输入/输出端RX1/TX1上的电位拉到接地电位GND，且开关元件N1c、M16会截止。由于外部电阻元件RA，开关元件10D的本体端与接地端间的总阻值亦会增加，而用以降低插入损失。此外，由于开关元件的本体端B不会有电流流通，因此当开关元件的源极端S与本体端B连接时，源极S与本体端B上的电位会相等。因此，在负半弦周期时，开关元件的本体端B、源极端D与漏极端S之间不会有电位差，故不会产生顺偏(forward bias)，因而可防止信号失真。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。

Claims (29)

1.一种开关电路，包括：

第一导电型的第一MOS元件，设置于第二导电型的衬底中，包括第一端耦接输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体端经由外部电阻元件耦接第一电压；以及

第一导电型的深阱区，设置于上述第二导电型的衬底上，用以隔绝上述第一导电型的第一MOS元件与上述第二导电型的衬底。

2.根据权利要求1所述的开关电路，其中上述第一MOS元件，包括：

第二导电型的阱区，设置于上述第一导电型的深阱区中，耦接至上述本体端；

第一导电型的第一掺杂区，设置于上述第二导电型的阱区中，耦接至上述第一端；以及

第一导电型的第二掺杂区，设置于上述第二导电型的阱区中，耦接上述第二端。

3.根据权利要求1所述的开关电路，其中上述第一导电型为N型，且第二导电型为P型。

4.根据权利要求3所述的开关电路，其中上述第一电压为接地电压。

5.根据权利要求4所述的开关电路，还包括第一导电型的第二MOS元件，具有第一端耦接上述第一MOS元件的第一端，第二端耦接上述接地电压，以及控制端耦接上述控制信号的反相信号。

6.根据权利要求1所述的开关电路，其中上述第一导电型为P型，且第二导电型为N型。

7.根据权利要求6所述的开关电路，其中上述第一电压为电源电压。

8.根据权利要求7所述的开关电路，还包括第一导电型的第二MOS元件，具有第一端耦接上述第一MOS元件的第一端，第二端耦接上述电源电压，以及控制端耦接上述控制信号的反相信号。

9.根据权利要求1所述的开关电路，其中上述外部电阻元件的阻值不小于1K欧姆。

10.一种开关电路，包括：

第一导电型的第一MOS元件，设置于第二导电型的衬底中，包括第一端耦接输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体端；

第一导电型的深阱区，设置于上述第二导电型的衬底中，用以隔绝上述第一导电型的第一MOS元件与上述第二导电型的衬底；以及

电阻元件，耦接于上述第一MOS元件的第二端与本体端之间。

11.根据权利要求10所述的开关电路，其中上述第一MOS元件，包括：

第二导电型的阱区，设置于上述第一导电型深阱区中，耦接至上述本体端；

第一导电型的第一掺杂区，设置于上述第二导电型的阱区中，耦接至上述第一端；以及

上述第一导电型的第二掺杂区，设置于上述第二导电型的阱区中，耦接上述第二端。

12.根据权利要求10所述的开关电路，其中上述第一导电型为N型，且第二导电型为P型。

13.根据权利要求12所述的开关电路，还包括第一导电型的第二MOS元件，具有第一端耦接上述第一MOS元件的第一端，第二端耦接接地电压，以及控制端耦接上述控制信号的反相信号。

14.根据权利要求10所述的开关电路，其中上述第一导电型为P型，且第二导电型为N型。

15.一种开关电路，包括：

第一导电型的深阱区，设置于第二导电型的衬底上；

第一导电型的第一MOS元件，设置于上述第一导电型的深阱区中，包括第一端耦接第一输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体端经由第一外部电阻元件耦接第一电压；以及

第一导电型的第二MOS元件，设置于上述第一导电型的深阱区中，包括第一端耦接第二输出/输入端，第二端耦接上述天线元件，控制端耦接上述控制信号的反相信号，以及本体端经由第二外部电阻元件耦接上述第一电压，

其中，上述第一导电型的深阱区用以隔绝上述第一导电型的第一、第二MOS元件与上述第二导电型的衬底。

16.根据权利要求15所述的开关电路，其中上述第一、第二MOS元件各包括：

第二导电型的阱区，设置于上述第一导电型的深阱区中，耦接至上述本体端；

第一导电型的第一掺杂区，设置于上述第二导电型的阱区中，耦接至上述第一端；以及

第一导电型的第二掺杂区，设置于上述第二导电型的阱区中，耦接上述第二端。

17.根据权利要求15所述的开关电路，其中上述第一导电型为N型，且第二导电型为P型。

18.根据权利要求17所述的开关电路，其中上述第一电压为接地电压。

19.根据权利要求18所述的开关电路，还包括：

第一导电型的第三MOS元件，具有第一端耦接上述第一MOS元件的第一端，第二端耦接上述接地电压，以及控制端耦接上述反相信号；以及

第一导电型的第四MOS元件，具有第一端耦接上述第二MOS元件的第一端，第二端耦接上述接地电压，以及控制端耦接上述控制信号。

20.根据权利要求15所述的开关电路，其中上述第一导电型为P型，且第二导电型为N型。

21.根据权利要求20所述的开关电路，其中上述第一电压为电源电压。

22.根据权利要求15所述的开关电路，其中上述开关电路为射频开关电路。

23.根据权利要求15所述的开关电路，其中上述第一、第二外部电阻元件的阻值不小于1K欧姆。

24.一种开关电路，包括：

第一导电型的深阱区，设置于第二导电型的衬底中；

第一导电型的第一MOS元件，设置于上述第一导电型的深阱区，包括第一端耦接第一输出/输入端，第二端耦接天线元件，控制端耦接控制信号，以及本体端；

第一外部电阻元件，耦接于上述第一MOS元件的第二端与本体端之间；

第一导电型的第二MOS元件，设置于上述第一导电型的深阱区，包括第一端耦接第二输出/输入端，第二端耦接上述天线元件，控制端耦接控制信号，以及本体端，其中，上述第一导电型的深阱区用以隔绝上述第一导电型的第一、第二MOS元件与上述第二导电型的衬底；以及

第二外部电阻元件，耦接于上述第二MOS元件的第二端与本体端之间。

25.根据权利要求24所述的开关电路，其中上述第一、第二MOS元件，各包括：

第二导电型的阱区，设置于上述第一导电型深阱区中，耦接至上述本体端；

第一导电型的第一掺杂区，设置于上述第二导电型的阱区中，耦接至上述第一端；以及

上述第一导电型的第二掺杂区，设置于上述第二导电型的阱区中，耦接上述第二端。

26.根据权利要求24所述的开关电路，其中上述第一导电型为N型，且第二导电型为P型。

27.根据权利要求26所述的开关电路，还包括：

第一导电型的第三MOS元件，具有第一端耦接上述第一MOS元件的第一端，第二端耦接接地电压，以及控制端耦接上述反相信号；以及

第一导电型的第四MOS元件，具有第一端耦接上述第二MOS元件的第一端，第二端耦接上述接地电压，以及控制端耦接上述控制信号。

28.根据权利要求24所述的开关电路，其中上述开关电路为射频开关电路。

29.根据权利要求24所述的开关电路，其中上述外部电阻元件的阻值大于1K欧姆。

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