JPH029163A

JPH029163A - Ｃｍｏｓ半導体装置

Info

Publication number: JPH029163A
Application number: JP63158003A
Authority: JP
Inventors: Yutaka Tajima; 豊田島
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1988-06-28
Filing date: 1988-06-28
Publication date: 1990-01-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的〕（産業上の利用分野）この発明は、ＣＭＯＳ半導体装置に関し、ラッチアップ
耐量を改善したものである。

（従来の技術）ＣＭＯ３半導体装置は、その構造上、寄生的にｐｎｐと
ｎｐｎのトランジスタを含み、これらのトランジスタの
相互作用によりラッチアップを引き起し易い。

いま、このラッチアップの発生機構を、第１の従来例と
しての第４図及び第５図のＣＭＯＳ半導体装置を用いて
説明する。

第４図中、１はｎ形のＳｉ半導体基板であり、半導体基
板１の主面にｐウェル２が形成されている。ｐウェル２
内には、ｎ＋ソース領域３、ｎ“ドレイン領域４及び図
示省略のゲート絶縁膜上にゲート電極５が形成されて、
ｎチャネルのＭＯＳＦＥＴ　（以下ｎＭＯ３のように云
う）７が形成されている。６はｐ１ウェルコンタクト領
域である。

一方、半導体基板１のｎ形基板領域（以下ｎ形基板領域
という場合も半導体基板と同一符号１を用いる）には、
ｐ＋ソース領域８、ｐ＋ドレイン領域９及び図示省略の
ゲート絶縁膜上にゲート電極１１が形成されて０ＭＯ３
１３が形成されている。

１２はｎ＋基板コンタクト領域である。

ｎＭＯ８７と０ＭＯ８１３とは、ゲート電極５．１１同
士が接続されてこれが入力端子１４とされ、またドレイ
ン領域４．９同士が接続されてこれが出力端子１５とさ
れ、さらに０ＭＯ８１３のソース領域８及びｎ＋基板コ
ンタクト領域１２を介してｎ形基板領［１に電源電圧Ｖ
ＤＤの電源端子１６が共通に接続され、ｎＭＯ８７のソ
ース領域３及びｐ＋ウェルコンタクト領域６を介してｐ
ウェル２に低電位Ｖｓｓの低電位点としての低電位端子
１７が共通に接続されてＣＭＯＳインバータが構成され
ている。

ＣＭＯＳ半導体装置は、上述のように半導体基板１の内
部に、ｐ＋形のソース領域８、ドレイン領域９、ｐ形の
ウェル２及びｎ＋形のソース領域３、ドレイン領域４が
作り込まれている。このため、これらの領域により、第
４図中に示すようにｐｎｐ形のトランジスタＱ＋　、Ｑ
３及びｎｐｎ形のトランジスタＱ２　、Ｑ４が寄生的に
生じ、さらにこれらのトランジスタ０１〜Ｑ４の結合に
よりｐｎｐｎサイリスタが構成されている。

第５図は、上記の寄生トランジスタ０１〜Ｑ４の接続関
係を等両回路で示したものである。

Ｒｎ＋　はトランジスタＱ１のベース抵抗、Ｒｎ３はト
ランジスタＱ３のベース抵抗、ＲｐはトランジスタＱ４
のベース抵抗である。そしていま、出力端子１５に電源
電圧■ＤＤ以上のく＋）サージ電圧が入った場合を考え
る。このときトランジスタＱ１のベース・エミッタ間に
ベース電流１ｔ）＋が流れ、その電流増幅率をｈＦＥ＋
　とするとコレクタ電流Ｊｃ１＝Ｉｂ＋　　・ｈＦ　Ｅ
　＋が、トランジスタＱ４のベース抵抗Ｒｐを通って低
電位端子１７に流れる。

ベース抵抗Ｒｐでの電圧降下がトランジスタＱ４のベー
ス閾値電圧■ｂｔｈ４以上（ＩＣ＋Ｒｐ≧０．６Ｖ）に
なると、トランジスタＱ４にベース電流Ｉｂ４が流れ込
み、当該トランジスタＱ４は、その電流増幅率をｈＦＩ
：４とするとトランジスタＱ３のベース抵抗Ｒｎ３を通
じて電源端子１６からコレクタ電流ＩＣ４＝Ｉｂ＋　　
・ｈＦＥ４を引込む。これにより抵抗Ｒｎ３にＩＣ４Ｒ
ｎ３の電圧降下が生じ、これがトランジスタＱ３　（７
）べ−，１ｍ値電圧Ｖｂ　ｔ　ｈ３　（基０．６Ｖ）を
超えると、トランジスタＱ３のベースにも電流Ｉｂ３が
流れて、これがオン状態となる。そして、トランジスタ
Ｑ３の電流増幅率をｈＦＥ　３とすると、そのコレクタ
電流［Ｃ３＝Ｉｂ３　・ｈＦＥ３が１−ランジスタＱ４
とそのベース抵抗Ｒｐに流れ込む。

ｐｎｐ形のトランジスタＱ３とｎｐｎ形のトランジスタ
Ｑ４とでｐｎｐｎサイリスタが構成されているので、上
記のように両トランジスタＱ３、Ｑ４がともにオン状態
となると、電源端子１６と低電位端子１７との間に過大
な電流が流れ、電源を一旦切らない限り元の状態に復帰
しないというラッチアップ現象が引き起されるのである
。

上記のラッチアップの発生は、出力端子１５に電′ｇＡ
電圧ｖＤＤ以上の（＋）サージ電圧が入った場合である
が、出力端子１５に低電位Ｖｓｓ以下の（−）サージ電
圧が入った場合にも、以下のようにラッチアップ現象が
発生する。

即ち、このときはｎｐｎ形のトランジスタＱ２にベース
電流■ｂ２が流れ、そのコレクタ電流ＩＣ２がトランジ
スタＱ３のベース抵抗Ｒｎ＋を通じて流れ込む。このベ
ース抵抗Ｒｒｌ＋の電圧降下ＩＣ２・Ｒｒｌ＋がトラン
ジスタＱ３のベース閾ｒｆＩ電圧Ｖｂｔｌ１３を超える
と、トランジスタＱ３がオン状態となり、そのコレクタ
電流ＩＣ３がトランジスタＱ４のベース抵抗Ｒｐに流れ
込む。

ＩＣ３・Ｒｐ≧ｖｂｔｈ４になるとトランジスタＱ４も
オン状態となり、前記と同様にサイリスタ動作を起して
ラッチアップ現象が発生する。

そして、以上のようなラッチアップ現象が発生すると、
ＣＭＯＳ半導体装置の正常動作は勿論望めないが、電源
端子１６および低電位端子１７間に過大な電流が流れ、
これによる電力損失が許容値を超えると素子破壊に結び
つく。

また、上）本のラッチアップの発生は、出力端子１５側
から（＋）または（−）のサージが入った場合について
説明した。入力端子１４側についてみると、第４図では
図示省略されているがＣＭＯＳ半導体装置は、ゲート絶
縁膜を絶縁破壊から保護する目的で、多結晶３ｉ抵抗や
多結晶３ｉダイオードによる電圧クランプ回路を設ける
ことが行われている。このように、電圧クランプ回路を
構成する抵抗及びダイオードを多結晶Ｓｉを用いて作製
することにより、これらの素子を半導体基板中に拡散層
を用いて構成した場合に生じる入力端子１４から入った
過大サージ電圧によるラッチアップ現象が、かなり低減
される。

以上のことから、ＣＭＯＳ半導体装置におけるラッチア
ップ現象は、そのトリがとなる過大サージが、殆んどの
場合、出力端子から半導体チップ内に入ることにより発
生する。

そして、従来のこのようなラッチアップ対策としては、
次の（イ）、（０）の２方法がよく使われている。

（イ）ターン・オン防止。　前記第１の従来例で云えば
、２個の寄生トランジスタＱ３　、Ｑ４に基づくサイリ
スタ構造がターン・オンする条件は、ｈ＋”　Ｅ　３　
　・ｈＦＥ　４≧１である。このため、ｈＦＥ　３　　
・ｈＦＥ４＜１となるようにＣＭＯＳデバイスを設計し
てサイリスタ構造がターン・オンするのを防止しようと
するものである。

（ロ）寄生トランジスタのベース抵抗を小さくする。　
前記第１の従来例で云えば、例えばトランジスタＱ３　
、Ｑ４の各ベース抵抗Ｒｎａ、Ｒ１）を小さくする。ベ
ース抵抗が小さければ電圧降下が小さくなってトランジ
スタＱ３　、Ｑ４がターン・オンしにくくなる。

次にこのようなラッチアップ対策の施された第２の従来
例を第６図を用いて説明する。

この従来例は、ｐＭＯ８１３の形成領域と０Ｍ０８７の
形成されているｐウェル２間の間隔ｄが２００μｍ程度
以上に大きく設定されてベース幅が広げられ、ｐｎｐ形
の奇生トランジスタＱＩＱ３の電流増幅率ｈＦＥが小さ
くされている。また、これとともにｐＭＯ３１３及びｎ
ＭＯ８７間におけるｎ形基板領域１上に別途にｎ＋基板
コンタクト領域１８が設けられ、ざらにｐウェル２内に
もｎＭＯ８７を取囲むように別途にｐ＋ウェルコンタク
ト領域１９が形成されて、各奇生トランジスタＱ＋　、
Ｑ３　、Ｑ４のベース抵抗Ｒｎ＋Ｒｎ３、Ｒｐの値が小
さくされている。

そして、出力端子１５に電源電圧Ｖｄｄ以上の（＋）サ
ージ電圧が入った場合、ｐＭＯ８１３のドレイン領域９
からｎ形基板領域１中に少数キャリヤであるホール（正
孔）が注入される。ホールはドレイン領域９とｐウェル
２間の間隔ｄが２００μｍ以上に大きく設定されている
ので、その殆んどがｎ形基板ｍ１ｆｃｌ中の電子と再結
合し、その極く一部だけがトランジスタＱ１のコレクタ
電流ｆｃ＋　としてｐウェル２中に流れ込み、トランジ
スタＱ４のベース抵抗Ｒｐを通って低電位端子１７に抜
は出る。ベース抵抗Ｒｐの値は、前記のようにｐ＋ウェ
ルコンタクト領域１つの形成により低くなっているので
１その電圧降下ＩＣ＋ＲＯは小さく、トランジスタＱ４
はオン状態に至るまでに、より大きな電流の流れ込みに
耐える。

コレクタ電流ＩＣ＋が増えて電圧降下ＩＣ＋Ｒｏが増大
し、トランジスタＱ１がオン状態に転じたとしても、そ
のコレクタ電流ＩＣ＋　はｎ＋基板コンタクト領域１８
の経路から供給される。このためｐＭＯ８１３のソース
領域８に隣接したｎ＋基板コンタクト領域１２側から流
入するコレクタ電流ＩＣ＋　は極めて少なくなる。トラ
ンジスタＱ３のベース抵抗Ｒｒｌ＋は、ｎ＋基板コンタ
クト領域１８の形成により低く設定されているので、こ
れにコレクタ電流ＩＣ＋が流れても、その電圧降下は小
さくなってトランジスタＱ３はオンしにくくなる。この
ようにして第２の従来例は、トランジスタＱ３．０４等
で構成されるサイリスタがターン・オンしにくくなって
ラッチアップの耐量が改善されている。

しかしながら第２の従来例にあっては、ｐＭ。

８１３の形成領域とｐウェル２間の間隔ｄが２００μｍ
程度以上に設定する必要があるため、チップ面積が大き
くなってコスト高を招く等の問題があった。

次いで第７図には、ラッチアップ対策の施された第３の
従来例を示す。

この従来例では、前記第２の従来例の構成に加えて、ざ
らに０ＭＯ８１３の形成領域とｎ＋基板コンタクト領域
１８との間のｎ形基板領域１の部分に、ｐ形のホール抽
出領域２１が形成されている。ホール抽出領域２１は、
Ｖｓｓの低電位点に接続されている。したがってｐ形の
ホール抽出領域２１は、ｐｎｐ形のトランジスタＱ１の
コレクタとして機能する。そして出力端子１５に電源電
圧ｖＤＤ以上のく＋）サージが入ったとき、ｐＭ０８１
３のドレイン領域９からｎ形基板領域１に注入されたホ
ールは、ホール抽出領域２１からＶｓｓの低電位点に抜
は出る。これによりｐウェル２中に流れ込むトランジス
タＱ１のコレクタ電流ＩＣ＋が極く低い値に抑えられる
。

このように第３の従来例では、前記第２の従来例のよう
に０ＭＯ３１３の形成領域とｐウェル２との間隔を大き
くとることに代えてホール抽出領１２１を設けることに
より、ラッチアップの耐量改善を図り、且つチップ面積
の増大を抑えるようにしている。

しかしながら上記第３の従来例にあっては、半導体基板
１の主面にホール抽出領域２１を作り込み、また、この
ホール抽出領域２１等に接続される低電位Ｖｓｓの配線
層及びｎ＋基板コンタクト領域１８に接続される電源電
圧ＶＤＤの配線層等が半導体基板１の表面部に引き回さ
れるので、実際にはレイアウトがかなり複雑になり、ま
た、チップ面積を小さくすることが難しいという問題が
あった。

（発明が解決しようとする課題）従来のＣＭＯＳ半導体装置にあっては、０ＭＯ８１３の
形成領域とｐウェル間の間隔を大きく設定して、この間
隔部におけるｎ形基板領域１上に、ｎ＋基板コンタクト
領域１８、又はこの領域１８とｐ形ホール抽出領域２１
を設け、ざらにｐウェル２中にはｐ＋ウェルコンタクト
領域１９を設けて寄生トランジスタのベース抵抗を小さ
くするような構造となっていたため、チップ面積が大き
くなってコスト高を招く等の問題があった。また、出力
端子１５に入った過電圧サージが、０ＭＯ８１３のドレ
イン領域９からｎ形基板領域１に吸収され、或はｎＭＯ
８７のドレイン領域４からｐウェル２に吸収されて、そ
のｎ形基板領域１及びｐウェル２には、−旦、キャリヤ
の注入現象が生じるようになっていたため、ラッチアッ
プ耐量を十分に大きくすることが難しいという問題があ
った。

この発明は上記事情に基づいてなされたもので、過電圧
サージが基板領域或いはウェルに吸収されるのを防止し
てラッチアップ耐量を十分に大きくすることのできるＣ
ＭＯＳ半導体装置を提供することを目的とする。

［発明の構成コ（課題を解決するための手段））この発明は上記課題を解決するために、ｐチャネルＭＯ
８Ｆ　Ｅ　Ｔのソース領域を電源に接続し、ｎチャネル
ＭＯＳＦＥＴのソース領域を低電位点に接続し、前記ｎ
チャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴの両
ゲート電極を入力端子に接続し、前記ｎチャネルＭＯＳ
ＦＥＴのドレイン領域から出力端子との間に第１のダイ
オードを順方向に接続し、前記ｎチャネルＭＯＳＦＥＴ
のドレイン領域から前記出力端子との間に第２のダイオ
ードを逆方向に接続してなることを要旨とする。

（作用）出力端子に入った（＋）、（−）の過電圧サージは、第
１のダイオード及び第２のダイオードにより、ｐＭＯ３
及びｎＭＯ８の各ドレイン領域から基板領域ないしはウ
ェルに吸収されるのが防止される。したがって基板領域
及びウェルには、寄生トランジスタをオン状態に転じさ
せるようなキャリヤの注入がなくなり、ラッチアップ耐
■が顕著に増大する。

（実施例）以下、この発明の実施例を図面に基づいて説明する。

第１図及び第２図は、この発明の第一実施例を示す図で
ある。

なお、第１図及び第２図において、前記第４図及び第５
図における部材および部位等と同一ないし均等のものは
、前記と同一符号を以って示し重複した説明を省略する
。

まず、ＣＭＯ３半導体半導体購買を説明すると、この実
施例では、半導体基板の主面上に形成されたＳｉＭ化膜
等の絶縁膜上に、多結晶Ｓｉにより過電圧サージ吸収防
止用等の各ダイオード及び論理振幅拡大用の抵抗が、そ
れぞれ作り込まれている。そして、これらの各ダイオー
ド及び抵抗が、次のように接続されている。

即ち、０ＭＯ８１３のｐ＋ドレイン領域９から出力端子
１５との間に、第１のダイオード２２が順方向に接続さ
れ、この第１のダイオード２２に抵抗２６が並列接続さ
れている。抵抗２６は、サージ電流を阻止するのに十分
な抵抗値とされている。また、ｎＭＯ３７のｎ＋　ドレ
イン領１ｉｉ！４カラ出力喘子１５との間に、第２のダ
イオード２３が逆方向に接続され、この第２のダイオー
ド２３に抵抗２７が並列接続されている。抵抗２７は、
前記の抵抗２６と同様にサージ電流を阻止するのに十分
な抵抗値とされている。そして、さらに、出力端子１５
から電源端子１６との間に、第３のダイオード２４が順
方向に接続されている。また、出力端子１５から低電位
端子１７との間に、第４のダイオード２５が逆方向に接
続されている。

次に、上述のように構成されたＣＭＯＳ半導体装置の作
用を説明する。

この実施例に係るＣＭＯＳ半導体装置の半導体基板及び
ｐウェル２の内部にも、前記第４図及び第５図に示した
ものと同様のｐｎｐ形のトランジスタ（ｈ　、Ｑ３及び
ｎｐｎ形のトランジスタＱ２、Ｑ４が寄生的に生じてい
る。

いま、例として出力端子１５に電源電圧ｖＤＤ以上のく
＋）サージ電圧が入った場合を考えると、０ＭＯ８１３
のｐ＋ドレイン領域９からｎ形基板領域にホール（少数
キャリヤ）の注入傾向が生じて寄生トランジスタＱ＋　
、Ｑ２　、Ｑ４がオン状態に転じ、ラッチアップ現象の
発生傾向が生じる。

しかし、この実施例では、第１のダイオード２２により
、（＋）サージが、０ＭＯ８１３のｐ＋ドレイン領域９
からｎ形基板領域に吸収されるのが防止され、また、こ
れと同時に、その（＋）サージは第３のダイオード２４
を介して電源端子１６側に逃げる。このため、（＋）サ
ージによるｎ形基板領域へのホールの注入は掻く僅かに
抑えられ、奇生トランジスタがオン状態に転じることが
防止されてラッチアップ耐量が大幅に向上する。

また、上記のように、出力端子１５に（＋）サージが入
ったとき、この（＋）サージは、第２のダイオード２３
を介してｎＭＯ３７のｎ＋ドレイン領域４からｐウェル
２側に入るが、ｐウェル２側に入った（＋）サージによ
ってはラッチアップ現象は生じない。

出力端子１５に低電位Ｖｓｓ以下の（−）サージが入っ
た場合は、ｐウェル２側への電子の注入傾向により、奇
生トランジスタＱ２、Ｑ３、Ｑ４がオン状態に転じてラ
ッチアップ現象の発生傾向が生じる。

しかし、この場合は、第２のダイオード２３により、（
−）サージが、ｎＭＯ３７のｎ＋ドレイン領［４からρ
ウェル２に吸収されるのが防止され、これと同時に、そ
の（−）サージは第４のダイオード２５を介して低電位
端子１７側に逃げる。

このため、（−）サージによるｐウェル２への電子の注
入は掻く僅かに抑えられ、前記と同様に、寄生トランジ
スタがオン状態に転じることが防止されてラッチアップ
耐量が大幅に向上する。また、上記のように、出力端子
１５にクー）サージが入ったとぎ、この（−）サージは
、第１のダイオード２２を介して０ＭＯ８１３のｐ１ド
レイン領域９側に入るが、ｎ形基板領域側に入った（−
）サージによっては、ラッチアップ現象は生じない。

また、上述のようなラッチアップ現象の発生防止作用と
ともに、抵抗２６．２７によりＣＭＯＳインバータの論
理振幅が所要値まで増大される。

そして、この抵抗２６．２７は、前述のようにサージ電
流を阻止するのに十分大なる抵抗値とされているので、
この抵抗２６．２７の接続によっては、ラッチアップ現
象の生じることはない。

そして、この実施例のＣＭＯ３半導体装置は、上述の過
電圧サージ吸収防止用等の各ダイオード及び論理ＩＦｅ
幅拡大用の抵抗が、半導体基板主面の絶縁膜上に、多結
晶Ｓ１で形成されているので、ラッチアップ対策を施し
てもチップ面積を格別増大させることがない。

次いで、第３図には、この発明の他の実施例を示す。こ
の実施例はオーブンドレイン出力を有するＣＭＯＳ半導
体装置に対し、ラッチアップ耐量の増大と、論理振幅の
増大とを図ったものである。

この実施例においても、半導体基板主面の絶縁膜上に、
多結晶３ｉにより、過電圧吸収防止用等の各ダイオード
、ツェナダイオード及び論理振幅拡大用の抵抗が、それ
ぞれ作り込まれている。そして、これらの各ダイオード
、ツェナダイオード及び抵抗が、オーブンドレイン出力
を有するＣＭＯＳ半導体装Ｍ３０における出力ＭＯＳＦ
ＥＴ３１に対し、次のように接続されている。

即ち、出力ＭＯＳＦＥＴ３１のドレイン領域から出力端
子１５との間に、第５のダイオード３２が逆方向に接続
され、この第５のダイオード３２に抵抗３３が並列接続
されている。抵抗３３は、サージ電流を阻止するのに十
分な抵抗値とされている。また、出力端子１５から低電
位点１７との間に、第６のダイオードとしてのツェナダ
イオード３４が逆方向に接続されている。

そして、出力端子１５がら（＋）サージが入ると、第６
のダイオードであるツェナダイオード３４を通って、サ
ージ電流が低電位点１７に流れる。このため、（＋）サ
ージによる基板領域へのホールの注入が掻く僅かに抑え
られて寄生トランジスタがオン状態に転じることが防止
され、ラッチアップ耐■が大幅に向上する。また、出力
端子１５から（−）サージが入ると、第５のダイオード
３２が逆バイアスとなり、同時に第６のダイオードであ
るツェナダイオード３４が順バイアスとなって、（−）
サージにょる１子は低電位点１７側に逃げる。したがっ
て、この場合においてもラッチアップ耐量が大幅に向上
する。そして、これらのラッチアップ耐量の増大作用と
ともに、抵抗３３により論理振幅の増大作用が得られる
。

［発明の効果］以上説明したように、この発明によれば、出力端子に入
った（＋）、（−）の過電圧サージは、第１のダイオー
ド及び第２のダイオードにより、ｐＭＯ８及びｎＭＯ８
の各ドレイン領域から基板領域ないしはウェルに吸収さ
れるのが防止されるので、基板領域及びウェルには、寄
生トランジスタをオン状態に転じさせるようなキャリヤ
の注入がなくなって、ラッチアップ耐量を顕著に増大さ
せることができるという利点がある。

【図面の簡単な説明】

第１図はこの発明に係るＣＭＯＳ半導体装置の一実施例
を示す平面図、第２図は同上一実施例の等価回路図、第
３図はこの発明の他の実施例を示す等価回路図、第４図
はＣＭＯ３半導体装置の第１の従来例を示す縦断面図、
第５図は同上第１の従来例における寄生トランジスタの
接続関係を示す等価回路図、第６図は第２の従来例を示
す縦断面図、第７図は第３の従来例を示す縦断面図であ
る。７：ｎチャネルＭＯＳＦＥＴ、１３：ｐチャネルＭＯＳＦＥＴ、１４：入力端子　　　４５二出力端子、１６：電源端子
、１７：低電位端子（低電位点）、２２〜２５：第１〜第４のダイオード。

Claims

【特許請求の範囲】

　ｐチャネルＭＯＳＦＥＴのソース領域を電源に接続し
、ｎチャネルＭＯＳＦＥＴのソース領域を低電位点に接
続し、前記ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯ
ＳＦＥＴの両ゲート電極を入力端子に接続し、前記ｐチ
ャネルＭＯＳＦＥＴのドレイン領域から出力端子との間
に第１のダイオードを順方向に接続し、前記ｎチャネル
ＭＯＳＦＥＴのドレイン領域から前記出力端子との間に
第２のダイオードを逆方向に接続してなることを特徴と
するＣＭＯＳ半導体装置。