CN102377334A - 电荷泵电路、非易失性存储器、数据处理装置和微计算机应用系统 - Google Patents
电荷泵电路、非易失性存储器、数据处理装置和微计算机应用系统 Download PDFInfo
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Abstract
本发明涉及电荷泵电路、非易失性存储器、数据处理装置和微计算机应用系统。提供电荷泵电路的改进技术以用于避免由于串联耦合形成一个升压电容器的多个电容器的中间节点的起电而导致的器件破坏，并且避免由于流过相关中间节点的漏电路径的漏电流而导致的泵效率降低。电荷泵电路包括由串联耦合的第一电容和第二电容配置的升压电容器、电容驱动器和保护电路。在未生成升压电压时，保护电路设置在导通状态中并且对存储在第一电容和第二电容的串联耦合节点的电荷放电，而在生成升压电压时，保护电路被维持在非导通状态中。因此，实现升压电容器的耐受电压的放宽，并且避免泵效率的降低。
Description
相关申请的交叉引用
在此通过整体引用并入于2010年7月14日提交的第2010-159489号日本专利申请的公开内容，包括说明书、说明书附图和说明书摘要。
技术领域
本发明涉及电荷泵电路的改进技术，并且涉及在例如应用于非易失性存储器的电源电路时有效的技术。
背景技术
使用非易失性存储器的半导体器件由非易失性存储器、其外围电路和其它部分配置。非易失性存储器被提供有堆叠于衬底之上的浮置栅极、控制栅极等。在使用这样的非易失性存储器的半导体器件中，用于操作非易失性存储器及其外围电路的各种电源由内部电源电压生成电路生成。具体而言，电荷泵电路用于高电压的升压。
电荷泵电路包括如在专利文献1(第0038-0052段)中描述的正电压升压电路和负电压升压电路。根据专利文献1，闪存的电荷泵电路的电容器结构由如下电容器C1和电容器C2配置，该电容器C1由夹在与非易失性存储器单元的浮置栅极相同层中的第一栅极FG和与控制栅极相同层中的第二栅极SG之间的绝缘膜形成，并且该电容器C2由夹在第一栅极FG与阱区域nwell之间的绝缘膜形成。第二栅极SG和阱区域nwell被形成为处于相同电势，并且电容器C1和电容器C2并联耦合。电容器C1和电容器C2堆叠于串接结构中。
(专利文献1)第2001-085633号日本待审专利
发明内容
在这样的电荷泵电路中，电压绝对值在位置与电荷泵电路的输出端子更接近的升压级处变得更大；因此重要的是将施加到相关升压级中的电容(“升压电容器”)的端子的电压设置为不超过相关升压电容器的破坏耐受电压。作为一种放宽耐受电压的措施，有可能用串联耦合的两个电容器形成一个升压电容器，由此抑制施加到每一电容器的电压绝对值。本申请的发明人考察这样的耐受电压放宽措施并且发现以下问题。
即，当不存在针对串联耦合形成一个升压电容器的两个电容器的串联耦合节点(称为“中间节点”)的适当漏电路径时，中间节点可能发生不希望的起电从而引起由于起电而导致的器件破坏的可能性。当存在针对串联耦合形成一个升压电容器的两个电容器的中间节点的漏电路径时，存在以下可能性：电荷泵电路的泵效率可能由于流过相关漏电路径的漏电流而降低。
鉴于上述境况做出本发明并且本发明提供如下技术，在该技术中有可能避免由于相互串联耦合形成一个升压电容器的多个电容器的中间节点起电而导致的器件破坏，并且在该技术中有可能避免由于流过相关中间节点的漏电路径的漏电流而导致的泵效率降低。
从本发明的说明书和附图的描述，上述和其它目的以及新特征将变得清楚。
下文简要说明本申请将公开的典型发明的概述。
即，一种电荷泵电路包括：升压电容器，包括相互串联耦合的第一电容和第二电容；电容驱动器，能够通过驱动升压电容器来生成升压电压；以及保护电路，耦合到第一电容和第二电容的串联耦合节点。在未生成升压电压时，保护电路设置在导通状态中并且对存储在第一电容和第二电容的串联耦合节点处的电荷放电，而在生成升压电压时，保护电路被维持在非导通状态中。
下文简要说明将在本申请中公开的典型发明所获得的效果。
即，有可能提供用于避免由于相互串联耦合形成一个升压电容器的多个电容器的中间节点起电而导致的器件破坏并且避免由于流过相关中间节点的漏电路径的漏电流而导致的泵效率降低的技术。
附图说明
本发明将根据下文给出的具体描述和以下附图而变得加以完全理解：
图1是图示了根据本发明的电荷泵电路的示例配置的电路图；
图2是图示了供应到图1中所示的电荷泵电路的时钟信号的波形图；
图3A和图3B是图示了图1中所示的电荷泵电路中的升压电容器的示例配置的说明图；
图4A和图4B是图示了图1中所示的电荷泵电路中的升压电容器的另一示例配置的说明图；
图5A和图5B是图示了图1中所示的电荷泵电路中的升压电容器的又一示例配置的说明图；
图6是图示了在图1中所示的电荷泵电路中在中间节点处于浮置状态的假设下获得的仿真结果的说明图；
图7是图示了图1中所示的电荷泵电路的非工作状态(关断状态)的说明图；
图8是图示了图1中所示的电荷泵电路的工作状态(接通状态)的说明图；
图9是图示了耦合到两个电容的串联耦合节点的二极管的示例配置的说明图；
图10是图示了使用借助于n沟道MOS晶体管的开关取代图9中所示二极管这一情况的说明图；
图11是图示了作为根据本发明的数据处理装置的例子的微计算机的示例配置的方框图；
图12是图示了作为根据本发明的非易失性存储器的例子的闪 存的示例配置的方框图；
图13是图示了在图12中所示闪存中包括的电源电路的示例配置的方框图；
图14是图示了适配图11中所示微计算机的系统的说明图；
图15是图示了适配图11中所示微计算机的另一系统的说明图；并且
图16是图示了适配图11中所示微计算机的又一系统的说明图。
具体实施方式
此后参照附图详细说明本发明的实施例。
1.实施例的概述
首先说明在本申请中公开的本发明的典型实施例的概述。在关于典型实施例的概述说明中的括号中引用的附图标号仅举例说明标号所附的部件的概念中包括的内容。
(1)根据本发明的典型实施例的一种电荷泵电路(1307)包括：升压电容器(C(x-1)，Cx)，包括相互串联耦合的第一电容(Ca)和第二电容(Cb)；电容驱动器(DRV(x-1)，DRVx)，用于通过驱动升压电容器来生成升压电压；以及保护电路(D1，D2)，耦合到第一电容和第二电容的串联耦合节点(105，106)。在未生成升压电压时，保护电路被设置在导通状态中并且对存储在第一电容和第二电容的串联耦合节点的电荷放电，而在生成升压电压时，保护电路被维持在非导通状态中。
根据该配置，通过用相互串联耦合的第一电容和第二电容形成一个升压电容器，有可能将施加到每一电容器的电压绝对值抑制为低。在电荷泵电路中，电压绝对值在位置与电荷泵电路的输出端子更接近的升压级处变成更大。然而如上文所述，有可能通过用相互串联耦合的第一电容和第二电容形成一个升压电容器来将施加到每一电容器的电压绝对值抑制为低。因此，有可能进一步放宽升压电 容器的耐受电压。在这样的升压电容器耐受电压放宽措施中，在未生成升压电压时，保护电路被设置在导通状态中，并且对存储在第一电容和第二电容的串联耦合节点的电荷放电。因此，由保护电路形成漏电路径。因此，有可能避免由于第一电容和第二电容的串联耦合节点的起电而导致的器件破坏。另外，在生成升压电压时，保护电路被维持在非导通状态。因此有可能防止流过第一电容和第二电容的串联耦合节点的漏电路径的漏电流；因此，有可能避免泵效率的降低。
(2)在第(1)段中，可以通过包括耦合到第一电容和第二电容的串联耦合节点的二极管(D1，D2)来配置保护电路。因此，可以容易形成保护电路。
(3)在第(2)段中，电荷泵电路被提供有可以控制二极管的阴极电势的控制电路(101)。通过使用控制电路来控制二极管的阴极电势，有可能容易地实现保护电路的功能。
(4)在第(3)段中，控制电路可以被配置成在未生成升压电压时将二极管的阴极控制成低电平而在生成升压电压时将二极管的阴极控制成高电平。通过在控制电路中进行的这样的控制，在未生成升压电压时，二极管被设置在导通状态；因此，二极管对存储在第一电容和第二电容的串联耦合节点的电荷放电。在生成升压电压时，二极管被维持在非导通状态。
(5)在第(4)段中，二极管是pn结二极管，其中n阱区域(nwell)中的p型扩散层(p+)和n型扩散层(n+)接合。通过将pn结二极管的阳极耦合到第一电容和第二电容的串联耦合节点，可以呈现上述二极管的功能。
(6)在第(1)段中，保护电路可以采用除了二极管之外的器件。例如，可以通过包括借助于MOS晶体管(1001，1002)的开关来配置保护电路，该MOS晶体管耦合到第一电容和第二电容的串联耦合节点。
(7)在第(6)段中，电荷泵电路可以被提供有控制电路(101)， 该控制电路可以控制借助于MOS晶体管的开关的操作。
(8)在第(7)段中，在未生成升压电压时，控制电路将控制开关控制到导通状态，而在生成升压电压时将开关控制到非导通状态。通过这样的控制，在未生成升压电压时，开关被设置在导通状态中，并且开关对存储在第一电容和第二电容的串联耦合节点的电荷放电。在生成升压电压时，开关被维持在非导通状态中。
(9)在第(5)段中，关于串联耦合的第一电容和第二电容可以考虑各种配置。例如，包括串联耦合的第一电容和第二电容的升压电容器可以采用第一多晶硅层(PolySi1)和第二多晶硅层(PolySi2)在阱区域(pwell)之上的层叠，而绝缘膜插入在第一多晶硅层(PolySi1)和第二多晶硅层(PolySi2)之间。
(10)在第(5)段中，第一电容和第二电容可以采用具有插入绝缘膜的多晶硅层(PolySi)在阱区域(pwell)之上的层叠。由于第二电容层叠在第一电容之上，所以第一电容和第二电容可以在由一件电容占用的区域中形成。
(11)在第(5)段中，第一电容和第二电容可以采用上金属层(501，503)和下金属层(502，504)的层叠，而绝缘膜插入在上金属层和下金属层之间。
(12)一种非易失性存储器(1103)可以由电荷泵电路(1307)、其中布置有非易失性存储器单元的存储器阵列(1208)和使用由电荷泵电路生成的升压电压来进行存储器阵列的读/写的电路(1209，1210)来配置升压。通过采用具有如上文所述工作效果的电荷泵电路可以实现非易失性存储器的可靠性的改善。
(13)一种数据处理装置可以由包括非易失性存储器(1103)和可以访问非易失性存储器的CPU(1107)来配置。通过采用非易失性存储器可以实现数据处理装置的可靠性的改善。
(14)在装配执行预定控制程序的微计算机的微计算机应用系统(1401，1501，1601)中，可以采用根据第(13)段所述的数据处理装置作为微计算机。
2.实施例的细节
更详细地说明实施例。
《实施例1》
图11图示了作为根据本发明的数据处理装置的例子的微计算机。
图11中所示的微计算机1100包括端口1101和端口1104、定时器1102、闪存模块1103、总线接口(总线IF)1105和DMAC(直接存储器存取控制器)1106。微计算机1100还包括CPU(中央处理单元)1107、时钟发生器1108、RAM(随机存取存储器)1109和定序器1110。虽然未具体限制，但是微计算机1100通过公知的半导体集成电路制造技术来形成于诸如单晶硅衬底的半导体衬底上。
端口1101和端口1104、定时器1102、定序器1110、闪存模块1103、总线接口1105和时钟发生器1108经由外围总线1112相互耦合。RAM 1109、闪存模块1103、总线接口1105、DMAC 1106和CPU 1107经由高速总线1111相互耦合。端口1101和端口1104传送去往和来自外界的各种数据。定时器1102具有用于通过对时钟进行计数来检测固定时间流逝的功能。DMAC 1106控制绕过CPU 1107在各种设备之间进行的直接数据传送。时钟发生器1108包括生成预定频率的时钟信号的振荡器和倍增生成的时钟信号的PLL(锁相环)。微计算机1100在待机信号STBY被确立(assert)时移向待机状态而在重置信号RES被确立时被初始化。经由预定端子供应高电势侧电源Vcc和低电势侧电源Vss作为用于微计算机1100的操作的电源电压。定序器1110根据来自CPU 1107的命令来依次控制闪存模块1103的操作。
图12图示了闪存模块1103的配置例子。
闪存1103包括I/O控制电路1201、振荡器(OSC)1204、子定序器(Sub Sequencer)1205、读出放大器(Sense Amp)1211、列解码器(Y Dec)1210、闪存阵列1208以及行解码器(X Dec)1209。闪存1103也包括分发器(Distributor)1207和电源电路1206。
I/O控制电路(I/O Control)1201具有用于控制闪存1103中的信号输入-输出的功能并且包括I/O缓冲器(I/O Buff)1202和地址缓冲器(Address Buff)1203。振荡器1204生成时钟信号Clock。生成的时钟信号Clock被传送到子定序器1205和电源电路1206。子定序器1205依次控制分发器1207和电源电路1206的操作。电源电路1206包括用于生成互不相同的电压的多个电荷泵电路。在多个电荷泵电路中，工作状态/非工作状态由来自子定序器1205的接通/关断控制信号控制。由多个电荷泵电路生成的电压经由分发器1207传送到行解码器1209和列解码器1210。行解码器1209通过对经由地址缓冲器1203传送的行地址进行解码来将闪存阵列1208中的字线驱动至选择电平。读出放大器1211通过将基于列解码器1210的输出从闪存阵列1208有选择地输出的信号与参考电平进行比较来获得读出数据。列解码器1210通过对列地址进行解码来生成列系统的选择信号。闪存阵列1208由布置在行方向和列方向上的多个闪存单元配置。该非易失性存储器单元具有控制栅极电极、浮置栅极电极、漏极电极和源极电极。布置在列方向上的多个闪存单元的漏极接合在一起并且经由子位线选择器耦合到位线。多个闪存单元的源极耦合到共同源极线。耦合到共同源极线的闪存单元组成一个块，并且这些闪存单元在半导体衬底的共同阱区域中形成，从而用作擦除单位。另一方面，布置在行方向上的多个闪存单元的控制栅极以行为单位耦合到字线。
图13图示了电源电路1206的配置例子。
电源电路1206包括运算放大器1301、1312、1313和1314、比较器1308-1311、恒定电压生成电路1302、振荡器电路(OSC)1303和电荷泵电路1304-1307。基于运算放大器1301的输出，从恒定电压生成电路1302输出标准电压。运算放大器1301将恒定电压生成电路1302的输出电压与参考电压Vref进行比较。参考电压Vref设置成1.2V。振荡器电路(OSC)1303响应于在恒定电压生成电路1302中生成的标准电压的供应而生成预定频率的时钟信号。时钟信号被 传送到电荷泵电路1304-1307。温度特性附加电路1315将预定温度相关特性附加到恒定电压生成电路1302生成的标准电压。已经由温度特性附加电路1315向其附加温度相关特性的标准电压被传送到比较器1308-1311。
比较器1308将电荷泵电路1304的输出电压与温度特性附加电路1315的输出进行比较。电荷泵电路1304基于比较器1308的比较结果生成存储器重写电压1。存储器重写电压1设置成+10V。运算放大器1312将温度特性附加电路1315的输出添加到电荷泵电路1304的输出以生成验证电压1。
比较器1309将电荷泵电路1305的输出电压与温度特性附加电路1315的输出进行比较。电荷泵电路1305基于比较器1309的比较结果生成存储器重写电压2。存储器重写电压2设置成+7V。
比较器1310将电荷泵电路1306的输出电压与温度特性附加电路1315的输出进行比较。电荷泵电路1306基于比较器1310的比较结果生成存储器重写电压3。存储器重写电压3设置成+4V。
比较器1311将电荷泵电路1307的输出电压与温度特性附加电路1315的输出进行比较。电荷泵电路1307基于比较器1311的比较结果生成存储器重写电压4。存储器重写电压4设置成-10V。运算放大器1313将温度特性附加电路1315的输出添加到电荷泵电路1307的输出以生成验证电压2。运算放大器1314将温度特性附加电路1315的输出添加到电荷泵电路1307的输出以生成存储器阵列控制电压。
图1图示了电荷泵电路1307的配置例子。其它电荷泵电路1304-1306与电荷泵电路1307类似地进行配置。
图1中所示的电荷泵电路1307生成负高电压，并且其包括在电荷泵电路1307休止时将到该电路的供应电流停止的n沟道MOS晶体管NM0、转移电荷的n沟道MOS晶体管NM1-NMz(转移MOS)和升压电容器C1-Cx。n沟道MOS晶体管NM0耦合到接地(低电势侧电源Vss)。n沟道MOS晶体管NMz耦合到输出端子104。n沟 道MOS晶体管NM-NMz相互串联耦合。升压电容器C1-Cx分别耦合到用于充电和放电的驱动器DRV1-DRVx，并且由相应驱动器DRV1-DRVx进行驱动，从而与时钟信号φ1和φ2同步。升压电容器C1-Cx的其他端分别耦合到n沟道MOS晶体管NM1-NMz的串联耦合节点。时钟信号φ1和φ2从图13中所示的振荡器电路1303供应，并且这些信号如图2中所示具有相差180度的相位。这样的时钟信号φ1和φ2被供应到电荷泵电路1307，使得相位在偶数升压级和奇数升压级中移位180度。时钟信号φ1和φ2的高(H)电平等于高电势侧电源电压Vcc。时钟信号φ1和φ2的低(L)电平等于低电势侧电源电压Vss。向与门AND1和AND2供应从控制电路101传送的控制信号。接通/关断控制信号经由输入端子102从子定序器1205传送到控制电路101。当子定序器1205确立接通/关断控制信号时，控制电路101被激活。当控制电路101将控制信号CNT1设置成高电平时，时钟信号φ1和φ2分别经由与门AND1和AND2传送到驱动器DRV1-DRVx。当控制电路101将控制信号CNT1设置成低电平时，不向驱动器DRV1-DRVx传送时钟信号φ1和φ2。
负电压Vp从输出端子104输出。在比较器1311中将这一负电压Vp与从温度特性附加电路1315输出的标准电压进行比较。比较结果经由输入端子103传送到控制电路1311。为了基于比较器1311的输出来稳定负电压Vp，控制电路101通过对控制信号CNT1的逻辑值进行控制来控制向驱动器DRV1-DRVx供应时钟信号φ1和φ2。
通过与时钟信号φ1和φ2同步地由偶数级和奇数级交替地移动电荷来将电荷泵1304的输出端子的电压电平升压至负电压Vp。
在这样的电荷泵电路1307中，电压绝对值在位置与输出端子104更接近的升压级中变得更大。施加到升压电容器的电压由作为驱动器高电平输出的Vcc与升压电压Vm的差给出。例如，如果假设Vcc＝6V并且升压电压为-10V，存在以下可能性：16V电压可以跨接近输出端子104的升压级的升压电容器C(x-1)和Cx的端子而施加。因此，在本实 施例中，升压电容器C(x-1)和Cx分别包括相互串联耦合的两个电容器Ca和Cb。因此，有可能将施加到每一电容器的电压绝对值抑制为低。
二极管D1和D2被提供作为用于在由相互串联耦合的两个电容器形成一个升压电容器的情况下形成从串联耦合节点(中间节点)105和106的适当漏电路径的器件。这些二极管D1和D2是pn结二极管。二极管D1的阳极耦合到升压电容器C(x-1)的电容器Ca和Cb的串联耦合节点105，而二极管D2的阳极耦合到升压电容器Cx的电容器Ca和Cb的串联耦合节点106。二极管D1和D2的阴极共同地耦合到控制电路101。控制电路101在电荷泵电路1307的非工作状态(关断状态)下将二极管D1和D2的阴极设置成接地电平(低电势侧电源Vss的电平)。控制电路101在电荷泵电路1307的工作状态(接通状态)下将二极管D1和D2的阴极设置成高电势侧电源Vcc的电平。后文将全面具体描述这样的控制。
升压电容器C(x-1)和Cx可以形成如下。
图3A图示了升压电容器C(x-1)的示例配置。升压电容器Cx可以类似地形成。
图3A中所示的升压电容器C(x-1)可以被实现为层叠电容器，该层叠电容器通过具有插入绝缘层的两个多晶硅层在阱区域之上的层叠来形成。阱区域深nwell形成于p型衬底psub中，阱区域pwell形成于阱区域深nwell中，而扩散层p+形成于阱区域pwell中。在这一表面之上层叠具有插入绝缘膜的第一多晶硅层PolySi1和第二多晶硅层PolySi2。使用氮化硅作为插入在第一多晶硅层PolySi1与第二多晶硅层PolySi2之间的绝缘膜，而使用氧化硅或者其它材料作为插入在第一多晶硅层PolySi1与阱区域pwell之间的绝缘膜。电容器Ca通过相向布置第一多晶硅层PolySi1与第二多晶硅层PolySi2而绝缘膜插入在其间来形成。电容器Cb通过与阱区域pwell相向布置第一多晶硅层PolySi1而绝缘膜插入在其间来形成。升压电容器C(x-1)通过电容器Ca和电容器Cb的串联耦合形成。电容驱动器DRV(x-1)的输出被传送到第二多晶硅层PolySi2。从阱区域pwell中的扩散层 p+获得升压电压Vm。扩散层n+形成于阱区域深nwell中，并且高电势侧电源Vcc被传送到扩散层n+。二极管D1由如下pn结二极管实现，该pn结二极管由在形成于p型衬底psub中的阱区域nwell中形成的扩散层p+和n+形成。
闪存单元包括分别在阱区域上层叠的浮置栅极和控制栅极。升压电容器C(x-1)通过与当前闪存单元相同的工艺来形成。
图3B图示了图3A中的主要部分的等效电路和中间节点105。
在图3A中所示的层叠电容器的情况下，由于电容器Ca和Cb串接堆叠并且它们还串联耦合为串接堆叠，因此在串联耦合形成一个升压电容器的两个电容器的串联耦合节点(中间节点)105产生的寄生电容小到可忽略不计。假设在高电势侧电源Vcc的端子与升压电压Vm的端子之间的寄生电容为Cpara，则升压电压Vm的幅度由下等式给出：
(等式1)
Amplitude_of_Vm＝(Vcc·Ca·Cb)/(Ca·(Cb+Cpara))
当假设Ca＝Cb并且假设寄生电容Cpara为电容器Cb的电容的20％时，升压电压Vm的幅度如下式导出的那样变成Vcc的83％。
(等式2)
Amplitude_of_Vm＝Vcc×1/1.2＝Vcc×83％
在图3A中所示的层叠电容器的情况下，预计施加到中间节点105的电压为施加到升压电容器C(x-1)的电压的一半。这里，如果假设中间节点105处于浮置状态，则中间节点105可以被充电并且施加到中间节点105的电压变成未知值。
图6图示了在假设中间节点105处于浮置状态并且假设相关中间节点105的初始电压为0.7V和3V的情况下的仿真结果。在3V的情况下，施加到中间节点105的电压极大地从施加到升压电容器C(x-1)的电压的一半移位，并且产生电压的偏离。依赖于充电电压，存在以下可能性：过量电压被施加到电容器Ca和Cb，从而超过电容器的破坏耐受电压。
另一方面，根据图1中所示的配置，二极管D1和D2被提供作为用于形成从中间节点105和106的漏电路径的器件，并且二极管D1和D2由控制电路101控制。因此，避免了由于中间节点起电而导致的器件破坏，并且也避免了由于从中间节点105和106流过漏电路径的漏电流而导致的泵效率降低。
在电荷泵电路1307的非工作状态(关断状态)下，如图7中所示，控制电路101将二极管D1和D2的阴极设置成接地电平(低电势侧电源Vss的电平)，由此将二极管D1和D2设置成导通状态(接通状态)。因此，中间节点105和106的电荷经由二极管D1和D2流向控制电路101。因此，中间节点105和106的电势变得低于二极管D1和D2的正向电压。因此，有可能避免由于中间节点起电而导致的器件破坏。在电荷泵电路1307的工作状态(接通状态)下，如图8中所示，控制电路101将二极管D1和D2的阴极设置成高电势侧电源Vcc的电平，由此将二极管D1和D2设置成非导通状态(关断状态)。由于在电容驱动器DRV(x-1)和DRVx中的驱动电压幅度在从Vss到Vcc的范围内，所以中间节点105和106的电势不会变成高于Vcc。因此，二极管D1和D2总是反向偏置，并且不会生成正向电流。因此，有可能避免由于从中间节点105和106流过漏电路径的漏电流而导致的泵效率降低。由于提供二极管D1和D2，所以结电容和布线电容被添加作为寄生电容。然而使二极管D1和D2具有按照布局规则可允许的最小尺寸就足够了，并且如图9中所示，通过二极管D1和D2分别布置在对应升压电容器C(x+1)和Cx附近，也可以最小化布线电容。由于二极管D1和D2是由阱区域nwell中的扩散层p+和n+形成的pn结二极管，所以有可能将pn结电容抑制为小。
在上文已经说明输出负电压的电荷泵电路。输出正电压的电荷泵电路可以用相同方式进行配置。在输出正电压的电荷泵电路中，图1中所示的n沟道型MOS晶体管NM0-NMz被用p沟道MOS晶体管替换，并且高电势侧电源Vcc耦合到用于在阻塞(stoppage)时 停止电流供应的开关的p沟道MOS晶体管(对应于NM0)。
《实施例2》
有可能应用如图4A中所示的单层电容器作为图1中所示的升压电容器C(x-1)和Cx。
电容器Ca和Cb分别为单层电容器并且形成于互不相同的电容形成区域401和电容形成区域402中。
在电容形成区域401中，阱区域深nwell形成于p型衬底psub中，阱区域pwell形成于阱区域深nwell中，而扩散层p+形成于阱区域pwell中。在这一表面之上层叠具有插入绝缘膜的多晶硅层PolySi。通过与阱区域pwell相向布置多晶硅层PolySi而绝缘膜插入于其间来将电容器Ca形成于电容形成区域401中。
在电容形成区域402中，阱区域深nwell形成于p型衬底psub中，阱区pwell形成于阱区域深nwell中，而扩散层p+形成于阱区域pwell中。在这一表面之上层叠具有插入绝缘膜的多晶硅层PolySi。通过与阱区域pwell相向布置多晶硅层PolySi而绝缘膜插入于其间来将电容器Cb形成于电容形成区域402中。
电容驱动器DRV(x-1)的输出被传送到电容形成区域401中的多晶硅层PolySi。在电容形成区域401中的扩散层p+和在电容形成区域402中的多晶硅层PolySi是耦合的，并且形成中间节点105。当前中间节点105如实施例1的情况那样经由二极管D1耦合到控制电路101。从电容形成区域402中的扩散层p+获得升压电压Vm。
图4B图示了图4A中的外围部分的等效电路。
电容器Ca和Cb相互串联耦合。假设在高电势侧电源Vcc与中间节点105之间的寄生电容为Ca_para而在高电势侧电源Vcc与升压电压Vm的端子之间的寄生电容为Cb_para，则升压电压Vm的幅度由以下等式给出。
(等式3)
Amplitude_of_Vm＝(Vcc·Ca·Cb)/((Ca+Ca_para)·(Cb+Cb_para))
当假设Ca＝Cb并且寄生电容Ca_para为电容器Ca的电容的 20％而寄生电容Cb_para为电容器Cb的电容的20％时，升压电压Vm的幅度如由以下等式导出的那样变成Vcc的70％，
Amplitude_of_Vm＝Vcc×1/1.44＝Vcc×70％
由于Vm在实施例1的情况下的幅度如由等式2导出的那样为Vcc的83％，所以Vm在实施例2的情况下的幅度与在实施例1的情况下相比降低。在使用图3A中所示的电容器的电荷泵电路中，从Vcc＝1.62到-10V的升压需要电荷泵电路中的八个升压级。另一方面，在使用图4A中所示的电容器的电荷泵电路中，从Vcc＝1.62到-10V的升压需要电荷泵电路中的九个升压级；因此，升压级的数目增加。
然而，在应用如图4A中所示的单层电容器(Ca，Cb)作为如图1中所示升压电容器C(x-1)和Cx的情况下，由于串联耦合两个单层电容器(Ca，Cb)，也有可能将施加到每一电容器的电压绝对值抑制为低。由于中间节点105在图4中所示的配置中未浮置，因此，可认为随时间流逝，中间节点105的起电电荷通过阱区域的结漏电而放电。然而，如果在中间节点105中起电的电荷未完全放电，则如图3A中所示配置的情况那样过量电压将依赖于充电电压而被施加到电容器Ca和Cb中的任一电容器。因此，存在过量电压超过电容器的破坏耐受电压的可能性。
因此，在使用图4A中所示的电容器的电荷泵电路中通过向中间节点105和106提供二极管D1和D2并且控制电路101控制二极管D1和D2(如图1中所示情况那样)，有可能避免由于中间节点起电而导致的器件破坏，并且另外，有可能避免由于从中间节点105和106流过漏电路径的漏电流而导致的泵效率降低。
《实施例3》
在半导体集成电路中，有可能通过使用金属-绝缘体-金属的层叠结构来形成电容器(今后将该电容器称为金属-绝缘体-金属电容器(MIM电容器))。因此，使用如图5A中所示MIM电容器作为图1中所示升压电容器C(x-1)和Cx也是优选的。例如，在图5A中，通过层叠具有插入绝缘膜的上金属层501和下金属层502来形成 MIM电容器505，而通过层叠具有插入绝缘膜的上金属层503和下金属层504来形成MIM电容器506。MIM电容器505和MIM电容器506对应于图1中所示的电容器Ca和电容器Cb。
图5B图示了图5A中的主要部分的等效电路。
当使用MIM电容器505和MIM电容器506时，也通过向中间节点105和106提供二极管D1和D2并且控制电路101控制二极管D1和D2(如图1中所示情况那样)，有可能避免由于中间节点起电而导致的器件破坏，并且另外，有可能避免由于从中间节点105和106流过漏电路径的漏电流而导致的泵效率降低。
《实施例4》
代替在图1中所示的二极管D1和D2，有可能应用借助于n沟道MOS晶体管的开关(如图10中所示)。
在图10中提供n沟道MOS晶体管1001和n沟道MOS晶体管1002。n沟道MOS晶体管1001耦合到中间节点105，而n沟道MOS晶体管1002耦合到低电势侧电源Vss。n沟道MOS晶体管1001和n沟道MOS晶体管1002相互串联耦合。控制电路101的输出被传送到n沟道MOS晶体管1002的栅极。控制电路101的输出在电平移位电路1003中进行电平移位并且被传送到n沟道MOS晶体管1001的栅极。高电势侧电源Vcc和电荷泵电路1307的输出Vp被传送到电平移位电路1003。在控制电路101的输出处于高电平时，n沟道MOS晶体管1001和n沟道MOS晶体管1002的栅极被设置成高电势侧电源Vcc的电平。在控制电路101的输出处于低电平时，n沟道MOS晶体管1002的栅极被设置成低电势侧电源Vss的电平。然而，n沟道MOS晶体管1001的栅极被设置成电荷泵电路1307的输出Vp的电平。因此，无论中间节点105的电势如何都可以确信使n沟道MOS晶体管1001截止。
如上文所述，即使在应用借助于n沟道MOS晶体管1001和n沟道MOS晶体管1002的开关取代图1中所示二极管D1和二极管D2时，仍然可以通过基于控制电路101的输出进行对n沟道MOS 晶体管1001和1002的导通-截止控制来获得与实施例1的情况相同的工作效果。
《实施例5》
有可能将根据实施例1-实施例4的微计算机1100应用到各种微计算机应用系统。
根据实施例1-实施例4的微计算机1100可以例如应用于如图14中所示作为家用电器例子的洗衣机1401的控制板1402。控制板1402装配如下微计算机1100，该微计算机执行预定控制程序并且进行对装配于洗衣机1401中的逆变器电动机的控制等。
根据实施例1-实施例4的微计算机1100也可以例如应用于如图15中所示作为家用电器例子的冰箱1501的控制板1502。控制板1502装配如下微计算机1100，该微计算机执行预定控制程序并且进行压缩机逆变器控制、风扇控制、制冰控制、显示控制等。
根据实施例1-实施例4的微计算机1100也可以例如应用于如图16中所示家用电器例子的数字相机1601的控制板1602。控制板1602装配如下微计算机1100，该微计算机执行预定控制程序并且进行对数字相机1601的图像拾取单元、图像处理器和定序器单元的操作控制等。
如上文所述，已经基于各种实施例具体说明由本发明人实现的发明。然而无论如何强调都不为过的是，本发明并不限于实施例，并且可以在不脱离主旨的范围内进行各种改变。
Claims (14)
1.一种电荷泵电路，包括：
升压电容器，包括相互串联耦合的第一电容和第二电容；
电容驱动器，可操作用于通过驱动所述升压电容器来生成升压电压；以及
保护电路，耦合到所述第一电容和所述第二电容的串联耦合节点，
其中在未生成所述升压电压时，所述保护电路设置在导通状态中并且对存储在所述第一电容和所述第二电容的所述串联耦合节点的电荷放电，而在生成所述升压电压时，所述保护电路被维持在非导通状态中。
2.根据权利要求1所述的电荷泵电路，
其中所述保护电路包括与所述第一电容和所述第二电容的所述串联耦合节点耦合的二极管。
3.根据权利要求2所述的电荷泵电路，还包括：
控制电路，可操作用于控制所述二极管的阴极的电势。
4.根据权利要求3所述的电荷泵电路，
其中在未生成所述升压电压时，所述控制电路将所述二极管的所述阴极控制成低电平，而在生成所述升压电压时，所述控制电路将所述二极管的所述阴极控制成高电平。
5.根据权利要求4所述的电荷泵电路，
其中所述二极管是pn结二极管，在所述pn结二极管中，在n阱区域中的p型扩散层和n型扩散层接合，并且所述pn结二极管的阳极耦合到所述第一电容和所述第二电容的所述串联耦合节点。
6.根据权利要求1所述的电荷泵电路，
其中所述保护电路包括借助于MOS晶体管的开关，所述MOS晶体管耦合到所述第一电容和所述第二电容的所述串联耦合节点。
7.根据权利要求6所述的电荷泵电路，还包括：
控制电路，可操作用于控制借助于所述MOS晶体管的所述开关的操作。
8.根据权利要求7所述的电荷泵电路，
其中在未生成所述升压电压时，所述控制电路将所述开关控制成导通状态，而在生成所述升压电压时，所述控制电路将所述开关控制成非导通状态。
9.根据权利要求5所述的电荷泵电路，
其中在所述阱区域之上层叠第一多晶硅层和第二多晶硅层，而绝缘层插入在所述第一多晶硅层和所述第二多晶硅层之间来形成包括相互串联耦合的所述第一电容和所述第二电容的所述升压电容器。
10.根据权利要求5所述的电荷泵电路，
其中所述第一电容和所述第二电容是单层电容器，所述单层电容器包括在所述阱区域之上的具有插入绝缘膜的多晶硅层的层叠。
11.根据权利要求5所述的电荷泵电路，
其中所述第一电容和所述第二电容是MIM电容器，所述MIM电容器包括上金属层和下金属层的层叠，而绝缘膜插入在所述上金属层和所述下金属层之间。
12.一种非易失性存储器，包括：
根据权利要求5所述的电荷泵电路，
存储器阵列，在所述存储器阵列中布置有非易失性存储器单元；以及
电路，可操作以使用由所述电荷泵电路生成的升压电压来对所述存储器阵列进行读/写。
13.一种数据处理装置，包括：
根据权利要求12所述的非易失性存储器；以及
CPU，可操作以用于存取所述非易失性存储器。
14.一种微计算机应用系统，包括：
微计算机，可操作以用于执行预定控制程序，
其中所述微计算机包括根据权利要求13所述的数据处理装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106961211A (zh) * | 2015-10-29 | 2017-07-18 | 辛纳普蒂克斯日本合同会社 | 具有升压部的半导体装置以及升压电路 |
| CN107276429A (zh) * | 2017-05-27 | 2017-10-20 | 全球能源互联网研究院 | 一种直流装置的高电位送能装置和高电位供能系统 |
| CN112786083A (zh) * | 2019-11-07 | 2021-05-11 | 美光科技公司 | 涉及与外部泵电容器和其它电路系统耦合的电荷泵的系统和方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5587253B2 (ja) | 2011-06-27 | 2014-09-10 | ウィンボンド エレクトロニクス コーポレーション | 昇圧回路 |
| JP6161267B2 (ja) * | 2012-11-28 | 2017-07-12 | ルネサスエレクトロニクス株式会社 | コンデンサ、およびチャージポンプ回路 |
| US10666136B2 (en) * | 2017-09-11 | 2020-05-26 | Khalifa University of Science and Technology | Two dimensional charge pump |
| JP7224943B2 (ja) * | 2019-01-31 | 2023-02-20 | ローム株式会社 | チャージポンプ回路、半導体装置、半導体記憶装置及び電気機器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001043690A (ja) * | 1999-07-27 | 2001-02-16 | Matsushita Electric Ind Co Ltd | 負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置 |
| US6359798B1 (en) * | 2000-12-08 | 2002-03-19 | Samsung Electronics Co., Ltd. | Charge pump voltage converter |
| US6608782B2 (en) * | 2001-02-28 | 2003-08-19 | Sharp Kabushiki Kaisha | Booster circuit capable of achieving a stable pump operation for nonvolatile semiconductor memory device |
| CN1829056A (zh) * | 2005-01-24 | 2006-09-06 | 恩益禧电子股份有限公司 | 电荷泵电路以及用于电荷泵电路的升压方法 |
| US7256641B2 (en) * | 2004-09-08 | 2007-08-14 | Kabushiki Kaisha Toshiba | Semiconductor device including a three or more stage semiconductor charge pump |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154663A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 電圧発生回路 |
| JPH06283667A (ja) * | 1993-03-26 | 1994-10-07 | Toshiba Corp | 高電圧発生回路 |
| JP3421580B2 (ja) * | 1998-06-22 | 2003-06-30 | 株式会社東芝 | 撮像装置 |
| JP2001085633A (ja) * | 1999-09-10 | 2001-03-30 | Hitachi Ltd | 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置 |
| JP5179849B2 (ja) * | 2006-12-28 | 2013-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2010
- 2010-07-14 JP JP2010159489A patent/JP5537307B2/ja not_active Expired - Fee Related
-
2011
- 2011-07-13 CN CN201110205213.4A patent/CN102377334B/zh active Active
- 2011-07-13 US US13/181,804 patent/US8670280B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001043690A (ja) * | 1999-07-27 | 2001-02-16 | Matsushita Electric Ind Co Ltd | 負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置 |
| US6359798B1 (en) * | 2000-12-08 | 2002-03-19 | Samsung Electronics Co., Ltd. | Charge pump voltage converter |
| US6608782B2 (en) * | 2001-02-28 | 2003-08-19 | Sharp Kabushiki Kaisha | Booster circuit capable of achieving a stable pump operation for nonvolatile semiconductor memory device |
| US7256641B2 (en) * | 2004-09-08 | 2007-08-14 | Kabushiki Kaisha Toshiba | Semiconductor device including a three or more stage semiconductor charge pump |
| CN1829056A (zh) * | 2005-01-24 | 2006-09-06 | 恩益禧电子股份有限公司 | 电荷泵电路以及用于电荷泵电路的升压方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106961211A (zh) * | 2015-10-29 | 2017-07-18 | 辛纳普蒂克斯日本合同会社 | 具有升压部的半导体装置以及升压电路 |
| CN106961211B (zh) * | 2015-10-29 | 2020-11-03 | 辛纳普蒂克斯日本合同会社 | 具有升压部的半导体装置以及升压电路 |
| CN107276429A (zh) * | 2017-05-27 | 2017-10-20 | 全球能源互联网研究院 | 一种直流装置的高电位送能装置和高电位供能系统 |
| CN112786083A (zh) * | 2019-11-07 | 2021-05-11 | 美光科技公司 | 涉及与外部泵电容器和其它电路系统耦合的电荷泵的系统和方法 |
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