JP2835245B2 - 不揮発性半導体記憶装置およびその動作方法 - Google Patents
不揮発性半導体記憶装置およびその動作方法Info
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Description
装置およびその動作方法に関し、特に電荷蓄積部からの
電荷引き抜き動作の改良と、この改良された動作を行う
装置に関する。
OM(以後フラッシュEEPROMと記す)のセルの断
面図である。
01内には、n型ソ−ス拡散層103、n型ドレイン拡
散層105がそれぞれ形成されている。チャネル領域1
07上には、第1ゲ−ト絶縁膜109が形成されてい
る。第1ゲ−ト絶縁膜109は、例えば100オングス
トロ−ム程度の膜厚を有する。第1ゲ−ト絶縁膜109
上には、浮遊ゲ−ト111が形成されている。浮遊ゲ−
ト111上には、第2ゲ−ト絶縁膜113が形成されて
いる。第2ゲ−ト絶縁膜113上には、制御ゲ−ト11
5が形成されている。図22に示すセルの従来の動作方
法について説明する。 [デ−タの書き込み]
プログラム電圧、例えば10Vを印加し、ドレイン拡散
層105に電源電圧、例えば5Vを印加し、ドレイン拡
散層105の近傍にホット・エレクトロンを発生させ
る。このホット・エレクトロンを、ドレイン拡散層10
5の近傍から浮遊ゲ−ト111へと注入する。 [デ−タの消去]デ−タの消去についてはそのフロ−を
図23(a)に示し、工程毎のセルのしきい値の状態を
図23(b)に示す。
に対してデ−タを書き込む。これはプレプログラミング
と呼ばれ、全てのセルの浮遊ゲ−ト111へエレクトロ
ンを注入しておいてから、エレクトロンを引き抜くこと
によって、デ−タの過消去を解消する方法である。
拡散層105をオ−プンとし、制御ゲ−ト115に、例
えば−10Vを印加し、ソ−ス拡散層103に、例えば
5Vを印加し、エレクトロンを、F−Nトンネル電流に
より、浮遊ゲ−ト111からソ−ス拡散層103へ引き
抜く。
3に示すベリファイとを、10ms毎に繰り返す。これ
はインテリジェント消去と呼ばれ、デ−タが過消去とな
っていないかをベリファイしながら、エレクトロンを徐
々に引き抜くことによって、デ−タの過消去を解消する
方法である。通常、“消去−ベリファイ”の繰り返し
は、ト−タル1秒以内で終了される。 [デ−タの読み出し]
読み出し電圧例えば5Vを印加し、ドレイン拡散層10
5に読み出し電圧例えば1Vを印加し、この状態でチャ
ネル107に電流が流れるか否かにより、“1、0”の
デ−タを得る。
が起こると、読み出し誤動作を起こす。例えば選択され
ていないセルのデ−タが過消去となっていると、そのセ
ルはオン状態となり、ビット線に電流が流れる。このた
め、選択したセルの情報が正しく読めなくなる。この問
題を改善するために、フラッシュEEPROMでは、イ
ンテリジェント消去法が用いられている。
タの過消去を防止する方法であり、消去後におけるセル
のしきい値のバラツキまでは改善されない。従って、図
23(b)に示すように、消去後におけるセルのしきい
値にはバラツキが起こる。このバラツキは、次の2つの
要因により発生する。
ツキに起因したエレクトロン引き抜き特性のバラツキで
ある。このバラツキを抑制するには、製造プロセスを工
夫し、ゲ−ト絶縁膜の膜質のバラツキを無くすことが最
も効果的である。しかしながら、ゲ−ト絶縁膜の膜質の
バラツキを無くせるプロセスは、現在のところ、確立し
ていない。
に起因したエレクトロン引き抜き特性のバラツキであ
る。このバラツキも製造プロセスを工夫し、加工形状の
バラツキを無くせば解消されるであろうが、第1の要因
と同様、その様なプロセスは、確立していない。
ラツキは、最大2V程度である。しかし、今後の微細化
の進展により、設計値に対する加工形状のバラツキの割
合は増大することとなり、消去後におけるしきい値のバ
ラツキは、さらに拡大することが予想される。
フラッシュEEPROMでは、電子を引き抜いた後のセ
ルのしきい値のバラツキが、ゲ−ト絶縁膜の膜質のバラ
ツキに起因したバラツキと、セルの加工形状のバラツキ
に起因したバラツキとが重なることにより、大きくな
る、という問題があった。
い値のバラツキが大きくなるという問題を解決し、電荷
引き抜き後のセルのしきい値のバラツキが小さくなる不
揮発性半導体記憶装置およびその動作方法を提供するこ
とを目的としている。また、その他の目的は、プレプロ
グラミングを行わなくともデ−タの過消去に問題を改善
できる新規な動作方法を提供することにある。
め、この発明に係わる不揮発性半導体記憶装置では、電
荷蓄積部から電子を放出させる放出手段と、電荷蓄積部
にアバランシェ・ホット・キャリアを注入する注入手段
とを具備したことを特徴としている。そして、その動作
方法は、電荷蓄積部から電子を放出させ、さらに電荷蓄
積部にアバランシェ・ホット・キャリアを注入するよう
にしたことを特徴としている。
に、この発明の動作方法では、電荷蓄積部から電子を放
出させる工程と、電荷蓄積部にアバランシェ・ホット・
キャリアを注入する工程と、を具備することを特徴とし
ている。
積部から電子を放出させたままでは電位状態にバラツキ
が残るが、電子を放出させた後に、電荷蓄積部にアバラ
ンシェ・ホット・キャリアを注入することにより、この
バラツキを改善することができる。アバランシェ・ホッ
ト・キャリアには、アバランシェ・ホット・エレクトロ
ン(以下AHEと略す)とアバランシェ・ホット・ホ−
ル(以下AHHと略す)との2種類があるが、これら
は、電荷蓄積部の帯電状態により、AHE、AHHのい
ずれかが支配的に電荷蓄積部に注入される。電荷蓄積部
の帯電状態には、AHEの注入とAHHの注入とが互い
につり合う平衡電位が存在する。電荷蓄積部の電位の状
態は、電荷蓄積部から電子を放出させた時のバラツキに
よって決まる。この時、電荷蓄積部の電位が平衡電位よ
りも高かったらAHEが注入され、その電位は下がり、
徐々に平衡電位に収束していく。また、反対に、電荷蓄
積部の電位が平衡電位よりも低かったらAHHが注入さ
れ、その電位は上がり、上記同様、平衡電位に収束して
いく。このように電荷蓄積部の電位状態は、ある特定の
値に収束する。従って、電荷引き抜き後のセルのしきい
値は、ある特定の値に収束するようになり、しきい値の
バラツキは小さくなる。
法であると、プレプログラミングの代りに、アバランシ
ェ・ホット・キャリアを注入する工程を持つことによ
り、デ−タの過消去が改善される。即ち、電荷蓄積部が
過消去状態に近くなって正に帯電した場合には、AHE
が電荷蓄積部に注入され、電荷蓄積部の電位状態が平衡
電位にまで下げられる。電荷蓄積部にアバランシェ・ホ
ット・キャリアを注入する工程は、電荷蓄積部から電荷
を引き抜く工程の前に行なわれても、後に行われても良
い。なぜならば、デ−タの過消去は、デ−タが消去され
た状態の電荷蓄積部から、さらにエレクトロンが引き抜
かれることにより、電荷蓄積部が強く正に帯電した場合
に発生する。このため、一度でも電荷蓄積部の電位を下
げておけば、電荷蓄積部が強く正に帯電することは無く
なるからである。
ラミングのようにセルにデ−タを書き込む方法に比べ
て、制御ゲ−トに高い電位を供給しなくて済む分、消費
電力を少なくすることができる。また、デ−タ消去に要
する時間も短くできる。
いて説明する。なお、この説明において、全図に渡り共
通部分には共通の参照符号を用いることで、重複説明を
避けるものとする。図1は、この発明の実施例に係わる
フラッシュEEPROMの全体構成を示すブロック図で
ある。
モリセル12(121 〜12n )が複数個、行列状に配
置されている。メモリセル12は、図22に示した構造
を持つ。メモリセル121 〜12n が行列状に配置され
ている部分はメモリセルアレイ14と呼ばれる。メモリ
セルアレイ14の周辺には、メモリセルアレイ14中の
ビット線BLを選択するカラム・デコ−ダ16、および
ワ−ド線WLを選択するロウ・デコ−ダ18がそれぞれ
設けられている。さらに、デ−タの書き込み、デ−タの
消去、およびデ−タの読み出しの各々のモ−ドを選択す
るモ−ドセレクト回路20が設けられている。このモ−
ドセレクト回路20は、デ−タ書き込み/読み出し回路
22、並びにデ−タ消去回路24に接続されている。モ
−ドセレクト回路20は、デ−タの書き込み/読み出し
の際、デ−タ書き込み/読み出し回路22を活性化させ
る信号を出す。また、デ−タの消去の際には、デ−タ消
去回路24を活性化させる信号を出す。さらにデ−タ消
去回路24は、Fowler−Nordheim(以後F−Nと記す)
トンネル消去制御回路26およびAHC注入制御回路2
8によって構成されている。このようなデ−タ消去回路
24による、フラッシュEEPROMのデ−タの消去
は、例えば次のようにして行われる。図2はデ−タ消去
回路24のブロック図、図3(a)は消去動作制御部の
動作のフロ−チャ−ト、図3(b)はデ−タ消去のフロ
−チャ−トである。
は消去動作制御部30が設けられている。モ−ドセレク
ト回路20により生成された消去動作の実行を命令する
信号S1が、デ−タ消去回路24に供給される。この信
号S1を受けて、消去動作制御部30が活性化されて図
3(a)に示す動作を行い、これにより図3(b)に示
す消去動作が行われる。
で、信号S2を、F−Nトンネル消去制御回路26に供
給する。この信号S2を受けてF−Nトンネル消去制御
回路26が活性化される。F−Nトンネル消去制御回路
26は、メモリセルアレイ14に、消去信号S3を供給
する。消去信号S3は、メモリセルアレイ14内に配置
されているセル12のゲ−ト、ソ−ス、ドレインそれぞ
れの電位を、F−Nトンネル電流によるデ−タの消去が
行えるように、設定するための信号である。これによ
り、図3(b)に示すように、電子が浮遊ゲ−ト111
からF−Nトンネル電流により引き抜かれる。次いで、
ST.2で、F−Nトンネル消去の時間を計測する。所
定の設定時間が経過したら、ST.3で、信号S2の供
給を止める。
注入制御回路28に供給する。この信号S4を受けて、
AHC注入制御回路28が活性化される。AHC注入制
御回路28は、メモリセルアレイ14に、注入信号S5
を供給する。注入信号S5は、メモリセルアレイ14内
に形成されているセルのゲ−ト、ソ−ス、ドレインそれ
ぞれの電位を、浮遊ゲ−ト111にAHCが注入される
ように、設定するための信号である。これにより、図3
(b)に示すように、浮遊ゲ−ト111には、AHE、
またはAHHが注入され、セル12のしきい値がチュ−
ニングされる。このチュ−ニングによって、F−Nトン
ネル電流による電子引き抜き後、バラツキを生じていた
セルのしきい値は、セルの加工形状および製造条件等で
決まるある一定のしきい値(以後平衡しきい値電圧Vth
*と記す)に収束するようになる。これによって、電子
の引き抜き後において、セルのしきい値のバラツキは小
さくなる。次いで、ST.5で、AHC注入の設定時間
を計測する。所定の設定時間が経過したら、ST.6
で、信号S5の供給を止める。以上のようなステップに
より、この発明に係わるフラッシュEEPROMの消去
動作が終了する。図4は、消去回路のその他の構成例を
示すブロック図、図5は、図4に示す回路のタイミング
チャ−トである。
がF−Nトンネル消去回路26およびANDゲ−ト29
の第1入力に供給される。F−Nトンネル消去回路26
は、消去信号Eが供給されることにより活性化され、信
号Aを出力する。信号Aは、メモリセル12のゲ−ト、
ソ−ス、ドレインそれぞれの電位を、F−Nトンネル電
流によるデ−タ消去が行えるように設定する。信号A
は、インバ−タ27の入力に供給され、信号Aが“H”
レベルの期間、F−Nトンネル電流によるデ−タ消去が
行われる。また、インバ−タ27は“L”レベルの信号
を出力し、この信号をANDゲ−ト29の第2入力に供
給する。F−Nトンネル消去回路26は、所定の消去時
間を計測し、所定の消去時間が経過した後、信号Aを
“L”レベルとする。信号Aが“L”レベルとなると、
F−Nトンネル電流によるデ−タの消去が終了する。ま
た、インバ−タ27は“H”レベルの信号をANDゲ−
ト29の第2入力に供給するようになる。これにより、
ANDゲ−ト29が持つ2つの入力にはそれぞれ“H”
レベルの信号が供給されるようになり、ANDゲ−ト2
9は、AHC注入制御回路28に“H”レベルの信号を
供給する。これにより、AHC注入制御回路28は活性
化され、信号Bを出力する。信号Bが“H”レベルの期
間、AHC注入によるしきい値のチュ−ニングが行われ
る。AHC注入制御回路28は、所定のチュ−ニング時
間を計測し、所定のチュ−ニング時間が経過した後、信
号Bを“L”レベルとする。信号Bの立ち下がりによっ
て装置がデ−タ消去が終了したことを認識し、消去信号
Eが“L”レベルとする。次に、デ−タ消去の具体的な
例を、そのタイミングとともに説明する。
ングチャ−ト、図6(b)はF−Nトンネリングによる
電子の引き抜きの状態を示す図、図6(c)はAHC注
入によるAHEまたはAHHの注入の状態を示す図であ
る。
御ゲ−ト115に−12V(Vg)、ソ−ス拡散層10
3に+6V(Vs)、ドレイン拡散層105に0V(V
d)またはオ−プンをそれぞれ印加する状態を、例えば
50m秒間設ける。これにより、浮遊ゲ−ト111中に
蓄積されていた電子eを、ソ−ス拡散層103へと、F
−Nトンネリングにより、放出させる。
(c)に示すように、制御ゲ−ト115に0V(V
g)、ソ−ス拡散層103に+6V(Vs)、ドレイン
拡散層103に0V(Vd)をそれぞれ印加する状態
を、例えば1秒間設ける。これによって、ソ−ス拡散層
103側から浮遊ゲ−ト111にAHC注入が起こり、
電子(AHE)eまたは正孔(AHH)hが、浮遊ゲ−
ト111に注入される。これにより、F−Nトンネリン
グによる電子の引き抜き直後にばらつきを持ったセルの
しきい値分布は、平衡しきい値電圧Vth*に収束するよ
うに再分布が起こる。これによりしきい値のバラツキは
小さくなる。
ングチャ−ト、図7(b)はF−Nトンネリングによる
電子の引き抜きの状態を示す図、図7(c)はAHC注
入によるAHEまたはAHHの注入の状態を示す図であ
る。
に、制御ゲ−ト115に−12V、ソ−ス拡散層103
に+6V、ドレイン拡散層105に0V(またはオ−プ
ン)をそれぞれ印加する状態を、例えば50m秒間設け
る。これによって、浮遊ゲ−ト111中に蓄積されてい
た電子eを、ソ−ス拡散層103へと、F−Nトンネリ
ングにより、放出させる。
うに、制御ゲ−ト115に0V、ソ−ス拡散層103に
0V、ドレイン拡散層105に+6Vをそれぞれ印加す
る状態を、例えば1秒間設ける。これにより、ドレイン
拡散層105側から浮遊ゲ−ト111にAHC注入を起
こさせ、電子(AHE)eまたは正孔(AHH)hを注
入するようにしても良い。このように、ドレイン拡散層
105側から、AHE(e)またはAHH(h)を注入
しても、第1の動作例と同様、セルのしきい値の再分布
が起こり、バラツキが小さくなる。
ングチャ−ト、図8(b)はF−Nトンネリングによる
電子の引き抜きの状態を示す図、図8(c)はAHC注
入によるAHEまたはAHHの注入の状態を示す図であ
る。
に、制御ゲ−ト115に−15V、ソ−ス拡散層103
に0V、ドレイン拡散層105に0Vをそれぞれ印加す
る状態を、例えば50m秒間設ける。これにより、浮遊
ゲ−ト111に蓄積されていた電子を、基板101へ
と、F−Nトンネリングにより、放出させる。これによ
り、セルのしきい値は、例えば0V程度となる。
のチュ−ニングを、図8(a)および図8(c)に示す
ように、制御ゲ−ト115に0V、ソ−ス拡散層103
に+6V、ドレイン拡散層105に0Vをそれぞれ印加
する状態を例えば1秒間設けることにより行う。これに
より、ソ−ス拡散層103側から、浮遊ゲ−ト111
に、AHE(e)またはAHH(h)が注入される。こ
のようにしても、消去後において、セルのしきい値が平
衡しきい値電圧Vth*に収束するように再分布が起こ
り、バラツキが小さくなる。
ングチャ−ト、図9(b)はF−Nトンネリングによる
電子の引き抜きの状態を示す図、図9(c)はAHC注
入によるAHEまたはAHHの注入の状態を示す図であ
る。第3の動作例では、セルのしきい値のチュ−ニング
を、ドレイン拡散層105側から浮遊ゲ−ト111にA
HC注入により行う。
ように、浮遊ゲ−ト111に蓄積されていた電子を、制
御ゲ−ト115に−15V、ソ−ス拡散層103に0
V、ドレイン拡散層105に0Vをそれぞれ印加する状
態を例えば50m秒間設けることにより、基板101に
放出させる。
うに、制御ゲ−ト115に0V、ソ−ス拡散層103に
0V、ドレイン拡散層105に+6Vをそれぞれ印加す
る状態を例えば1秒間設け、AHE(e)またはAHH
(h)をドレイン拡散層105側から浮遊ゲ−ト111
に注入する。
ミングチャ−ト、図10(b)はF−Nトンネリングに
よる電子の引き抜きの状態を示す図、図10(c)はA
HC注入によるAHEまたはAHHの注入の状態を示す
図である。
うに、制御ゲ−ト115に−12V、ソ−ス拡散層10
3に0V、ドレイン拡散層105に+6Vをそれぞれ印
加する状態を、例えば50m秒間設ける。これにより、
浮遊ゲ−ト111に蓄積されていた電子を、ドレイン拡
散層105へと、F−Nトンネリングにより、放出させ
る。
ように、制御ゲ−ト115に0V、ソ−ス拡散層103
に+6V、ドレイン拡散層105に0V(またはオ−プ
ン)をそれぞれ印加する状態を例えば1秒間設け、AH
C注入によるセルのしきい値のチュ−ニングを行う。こ
のようにしても、第1〜第4の動作例と同様に、セルの
しきい値を、平衡しきい値電圧Vth*に収束させるよう
再分布させることができ、バラツキを小さくできる。
ミングチャ−ト、図11(b)はF−Nトンネリングに
よる電子の引き抜きの状態を示す図、図11(c)はA
HC注入によるAHEまたはAHHの注入の状態を示す
図である。
値のチュ−ニングを、ドレイン拡散層105側から、浮
遊ゲ−ト111に、アバランシェ・ホット・キャリア注
入により、AHE(e)またはAHH(h)を注入する
ようにしたものである。
すように、浮遊ゲ−ト111に蓄積されていた電子を、
制御ゲ−ト115に−12V、ソ−ス拡散層103に+
6V、ドレイン拡散層105に0V(またはオ−プン)
をそれぞれ印加する状態を例えば50m秒間設ける。こ
れにより、浮遊ゲ−ト111に蓄積されていた電子e
は、ドレイン拡散層105に放出される。
ように、制御ゲ−ト115に0V、ソ−ス拡散層103
に+6V、ドレイン拡散層105に0Vをそれぞれ印加
する状態を例えば1秒間設け、AHE(e)またはAH
H(h)を、ドレイン拡散層105側から浮遊ゲ−ト1
11に注入する。
ル消去制御回路26およびAHC注入制御回路28を、
デ−タ消去回路24内に設けられた消去動作制御部30
により制御したが、これらの回路26、28の制御を、
例えばCPUに行なわせることも可能である。
アレイ14と同一の基板上に、必ずしも設ける必要もな
い。例えばプログラムライタ等に、デ−タ消去機能を持
たせ、この機能によるデ−タ消去を、上記実施例で説明
したように、電荷蓄積部から電子を引き抜き、この後、
電荷蓄積部にAHC注入により、AHEまたはAHHを
注入させるように構成すれば良い。上記構成のフラッシ
ュEEPROMであると、次のような利点が得られる。
まず、消去後におけるセルのしきい値のバラツキが低減
する。
だけによって消去を行うから、消去後のセルのしきい値
がばらつく。特に消去後のしきい値は、ゲ−ト絶縁膜の
膜質に敏感に反応する。また、浮遊ゲ−トがポリシリコ
ンで成る場合には、その結晶粒界がトンネル領域にある
かどうかも、消去後におけるしきい値のバラツキの要因
となる。
トンネリングの後、AHC注入によるチュ−ニング動作
を行うので、F−Nトンネリングでばらついたしきい値
は、書き込み後(浮遊ゲ−トに電子が注入された状態)
におけるしきい値なみにバラツキが低減される。なぜな
らば、平衡しきい値電圧Vth*は、デ−タ書き込み後の
しきい値Vthと同様、加工バラツキが生んだ容量結合バ
ラツキのみしか反映されないからである。
うな、ソ−ス拡散層と制御ゲ−ト(ワ−ド線)とを選択
してデ−タの消去を行う方式においては、ソ−ス拡散層
を共有するセルを、いくつかのロウ毎にまとめてブロッ
ク化しておくと、デ−タを、ブロック単位で消去するこ
とができる。このような場合、ソ−ス拡散層側からAH
C注入を行えば、選択ブロックに対してのみ、ストレス
が印加されるようになるので、非選択ブロックに対して
は、ストレスフリ−とすることができる。次に、この発
明に係わる不揮発性半導体記憶装置における物理現象に
ついて説明する。
流とゲ−ト電圧との関係を示す図、図12(b)は、試
験に用いられたMOSFETの断面図である。図12
(b)において、参照符号108はゲ−ト絶縁膜を示
し、参照符号110はゲ−トを示している。
MOSFETのソ−ス拡散層103を接地し、ドレイン
拡散層105に例えば6Vの電位を印加すると、チャネ
ル・エレクトロンがドレイン拡散層105近傍で加速さ
れ、衝突電離によってAHCをを生成し、AHE(e)
およびAHH(h)を発生させる。AHEおよびAHH
はともにゲ−トへ注入されるが、その注入効率は、ゲ−
ト電圧に依存する。ゲ−ト電圧には、AHE注入とAH
H注入とがつり合う平衡電圧Vg*が存在する。ゲ−ト
電圧Vgが、この平衡電圧Vg*より低いと、AHH
(h)が支配的にゲ−ト110に注入され、ゲ−ト電流
Igが流れ出す。逆に、ゲ−ト電圧Vgが平衡電圧Vg
*より高いと、AHE(e)が支配的にゲ−ト110に
注入され、同様にゲ−ト電流Igが流れる。尚、ゲ−ト
電圧Vgが、平衡電圧Vg*より、はるかに高い場合に
は、チャネルで十分にれた加速されたキャリアがチャネ
ル・ホット・キャリア(この例はnチャネル型MOSF
ETであるのでチャネル・ホット・エレクトロン、CH
Eと称す)となり、CHEがゲ−ト110に注入され、
ゲ−ト電流Igが流れる。
て考えると、F−Nトンネル電流によりエレクトロンが
引き抜かれたセルが、平衡電圧Vg*よりも高くなるよ
うに帯電している場合は、上記MOSFETと同様に、
発生したAHCのうち、AHE(e)が支配的に浮遊ゲ
−トに注入されるようになる。結果として、浮遊ゲ−ト
の電位が下がり、浮遊ゲ−トの電位は、正の方向から、
平衡電圧Vg*に漸近する。反対に、F−Nトンネル電
流によりエレクトロンが引き抜かれたセルが、浮遊ゲ−
トが平衡電圧Vg*よりも低くなるように帯電している
場合は、AHH(h)が支配的に浮遊ゲ−トに注入され
るようになる。よって、浮遊ゲ−トの電位が上がり、浮
遊ゲ−トの電位は、負の方向から、平衡電圧Vg*に漸
近する。結局、セルのしきい値もある一定のしきい値V
th*に漸近することになる。すなわち、AHC注入によ
って、浮遊ゲ−トがこの平衡電圧Vg*になったセルし
きい値電圧が、Vth*である。このことからVth*を平衡
しきい値電圧と呼んでいる。
構造のメモリセルのチャネル107にチャネル・エレク
トロンを走らせ、このチャネル・エレクトロンをトリガ
に用いてAHCを発生させる。このため図13に示すよ
うに、メモリセルでは、制御ゲ−ト115の電圧Vg
が、例えば0Vのようにしきい値電圧以下の低い電圧で
あっても、僅かにチャネル電流Ichが流れるように設定
しておく。尚、図13においては、セルのしきい値電圧
を、ドレイン電流に1μA流れた時の電圧Vg(図中で
は1V)として定義している。図14(a)は、ドレイ
ンストレス時間とセルのしきい値との関係を示した図、
図14(b)は、試験に用いられたメモリセルの断面図
である。
セル12のソ−ス拡散層103を接地し、制御ゲ−ト1
15に0V、ドレイン拡散層105に例えば6Vの電
位、を印加する。このようにドレイン拡散層105にス
トレスを与えておくと、そのストレス時間の経過に伴
い、セル12のしきい値が変化する。例えばセルの初期
のしきい値Vthint を1.5V程度としてストレスを印
加した場合、1000m秒経過した時には、約0.7V
に下がっている。また、セルの初期のしきい値Vthint
を−0.5V程度としてストレスを印加した場合、10
00m秒経過した時には、約0.7Vに上がっている。
すなわち、この試験に用いたセル12では、平衡しきい
値電圧Vth*が約0.7Vである。
にストレスを与えることで、平衡しきい値電圧Vth
*(0.7V)より、初期のしきい値Vthint が高い場
合、浮遊ゲ−ト111にはAHHが注入され、また初期
のしきい値Vthint が低い場合、浮遊ゲ−ト111には
AHEが注入され、そのストレス印加時間の経過に伴
い、セルしきい値のシフトが起こる。そして、セルのし
きい値は、平衡しきい値電圧Vth*に収束して行く。
EPROMのEndurance 特性を示す図である。横軸は書
き込み/消去の回数を表し、横軸はセルのしきい値を表
す。図15において、線Iは書き込み後のしきい値を示
し、線IIは消去後のしきい値を示す。このEndurance 試
験では、F−Nトンネル消去後のしきい値が設計上約
0.7Vとなり、チュ−ニング後の平衡しきい値電圧V
th*が約1.7Vとなるセルを使用した。試験の条件
は、次の通りである。 [書き込み]制御ゲ−トに+10.5V、ドレイン拡散
層に+5.0V、ソ−ス拡散層をオ−プンとした状態
を、10μ秒間保つ。 [消去]
0V、ソ−ス拡散層に+6Vを印加した状態を、50m
秒間保ち、その後、チュ−ニング動作として、制御ゲ−
トを0Vとした状態を、0.5秒間保つ。このような条
件の書き込み/消去を繰り返し行った。
に示されるように、書き込み/消去の回数が105 回に
至っても、約0.2V程度と、実使用上、問題が無い結
果が得られた。よって、この発明は、セルのEndurance
等の信頼性に与える影響も少ない。尚、この発明は、上
記実施例に限られるものではなく、種々の変形が可能で
ある。
モリセルの形状は問われない。一例を挙げると、上記実
施例で示したセルの他、絶縁膜を介して浮遊ゲ−トと一
部が重なっている消去ゲ−トを有し、この消去ゲ−トに
電圧を印加することで、浮遊ゲ−ト中に蓄積されている
電子を、絶縁膜をF−Nトンネリングさせて消去ゲ−ト
に引き抜くセルにおいても、この発明を適用することが
できる。すなわち、浮遊ゲ−ト中に蓄積されているエレ
クトロンを消去ゲ−トに引き抜いた後、ソ−ス、あるは
ドレイン拡散層に電圧を印加して、AHEまたはAHH
を浮遊ゲ−ト内に注入すれば、上記実施例と同様の効果
を得ることができる。
としては、浮遊ゲ−トの他、シリコン酸化膜とシリコン
窒化膜との積層膜をゲ−ト絶縁膜に用い、これらの膜の
界面並びに窒化膜側に広がったトラップに電子を注入し
て書き込む、所謂“MNOS(Metal Nitride Oxide Se
miconductor )”型としても良い。
Mのセルのみならず、例えば紫外線消去型EPROMの
セルにも用いることができる。この場合には、浮遊ゲ−
トからの電子を引き抜きをF−Nトンネリングによら
ず、紫外線照射により、浮遊ゲ−ト中に蓄積された電子
を励起させ、絶縁膜が有する障壁を越えさせて、基板
や、ソ−ス拡散層、あるいはドレイン拡散層等に引き抜
く。この後、上記実施例で説明したように、浮遊ゲ−ト
にAHEまたはAHHを注入すれば良い。この場合、原
理的に平衡しきい値電圧Vth*は、紫外線照射により得
られるしきい値UV−Vthよりも低いので、EPROM
のセルの紫外線照射後のセルのしきい値を、さらに低い
しきい値へとシフトさせることができる。これによっ
て、セル電流を多く流せるようになり、動作を高速化で
きる。また、フラッシュ以外のEEPROMのセルにも
使用することができる。フラッシュ以外のEEPROM
のセルでは、浮遊ゲ−トから電子を引き抜いた状態を、
書き込み状態とするセルが用いられるが、このようなセ
ルにおいて、この発明を適用すれば、書き込み後のセル
のしきい値のバラツキをなくすことができる。
形状や、チャネル領域の不純物濃度等で制御できるが、
次に説明する方法でも平衡しきい値電圧Vth*を制御で
きる。すなわち、AHC注入時、制御ゲ−トに任意の電
圧を与えることである。例えばAHC注入時、制御ゲ−
トに正の電位を与えると、平衡しきい値電圧Vth*を正
の方向にシフトできる。一方、制御ゲ−トに正の電位を
与えると、平衡しきい値電圧Vth*を負の方向にシフト
できる。このような方法によって、平衡しきい値電圧V
th*を任意に制御しても良い。
い値Vthint は、上記実施例で説明したように、平衡し
きい値電圧Vth*より、正/負、いずれの方向にあって
も構わない。しかし、AHHの注入効率よりも、AHE
の注入効率のほうが良いので、チュ−ニング動作を速め
るには、AHE注入が支配的に起こるように、初期しき
い値Vthint を、平衡しきい値電圧Vth*より、負の方
向に設定されることが望ましい。また、AHE注入を支
配的に起こるようにすることでAHH注入を少なくする
と、ゲ−ト酸化膜等へのホ−ルのトラッピングが抑制さ
れ、ゲ−ト酸化膜の劣化を防止できる、という効果も得
られる。この方法について、以下、図面を参照して詳細
に説明する。
ャネル電流Id とAHCの発生量との関係を模式的に示
す図で、チャネル不純物濃度が異なる場合の2例を示し
てある。
圧VFGの増加とともにチャネル電流Id が増加する。チ
ャネルの不純物濃度が濃い場合にはチャネル電流Id の
立ち上がりは高い浮遊ゲ−ト電圧VFG側へシフトしてい
る。AHCはチャネル電流で誘起されるのでAHC発生
量はチャネル電流の増加に伴い増加する。チャネルの不
純物濃度が濃い場合にはAHC発生量もまた高い浮遊ゲ
−ト電圧VFG側へシフトする。図16(b)は、浮遊ゲ
−ト電圧VFGとAHCの注入効率との関係を模式的に示
す図である。
圧VFGが低い時には、ドレインからゲ−ト向かう電界が
強いので、AHHの注入効率(線I)の方がAHEの注
入効率(線II)より勝っている。電圧VFGが上昇するに
つれドレインからゲ−トへ向かう電界が弱まり、AHE
の注入効率(線II)の方がAHGの注入効率(線II)よ
り勝るようになる。図16(c)はチャネル濃度が薄い
場合の、浮遊ゲ−ト電圧VFGとAHC注入量との関係を
模式的に示す図である。
生量と、図16(b)のAHC注入効率の積に比例する
から、浮遊ゲ−ト電圧異存性で示すと、図16(c)に
示すようになる。チャネルの濃度が薄い場合には、低い
ゲ−ト電圧でチャネル電流が流れ出し、それによって誘
起されるAHCも低いゲ−ト電圧で起こることになる。
そして、低い浮遊ゲ−ト電圧ではAHHの注入効率も高
いので、十分AHH注入が起こり得る。高い浮遊ゲ−ト
電圧ではAHEの発生量および注入効率が高くなるので
AHEが支配的となる。
トレス時間とセルのしきい値電圧との関係を示す図であ
るが、図17(a)がチャネルの不純物濃度が薄い場合
に相当する。図16(d)は、チャネルの不純物濃度が
濃い場合の浮遊ゲ−ト電圧VFGとAHC注入量との関係
を模式的に示す図である。
遊ゲ−ト電圧を高くしてはじめてチャネル電流が流れ出
すので、それによって誘起されるAHCも高い浮遊ゲ−
ト電圧で起こることになる。そして、高い浮遊ゲ−ト電
圧では、AHEは発生量および注入効率とも高いので十
分AHE注入が起こり得る。AHHについて言えば、チ
ャネル電流に誘起されて発生はしているものの、高い浮
遊ゲ−ト電圧領域であるために注入効率が低く、結果と
してAHH注入はほとんど起こらないようになる。図1
7(b)に示すドレインストレス時間とセルのしきい値
電圧の関係がこのチャネルの不純物濃度が濃い場合に相
当する。結果、チャネルの不純物濃度を高めることによ
り、AHE注入を支配的に起こさせるようにしたセルを
得ることができる。尚、AHHの注入効率を高めるに
は、ソ−ス/ドレイン拡散層に電圧を、パルス状に印加
することによって、実現できる。
ングによる消去動作を1回だけ行っているが、この消去
を、インテリジェント消去方式を用いて行っても良い。
すなわち、インテリジェント消去方式によって、全てセ
ルがオンセルとなる状態まで、“消去−ベリファイ”を
繰り返し、全てのセルが所望のしきい値以下になったと
判断されてから、上記AHC注入を用いたしきい値のチ
ュ−ニングを行うことも可能である。
ンテリジェント消去方式を用いなくても、セルの過消去
を防止できるものである。なぜならば、F−Nトンネル
消去後において、セルが過消去状態となっていても、過
消去状態のセル(浮遊ゲ−トが強く正に帯電しているセ
ル)にはAHEが注入され、セルの帯電状態を負の方向
にシフトでき、セルのしきい値を上昇させることができ
るためである。
ない。これも、上記同様に、消去状態のセルから、さら
に電子を引き抜くことにより過消去状態となっても、過
消去状態のセルにはAHEが注入されて、過消去状態か
ら脱することができるためである。このような消去方法
について、図面を参照して説明する。図18は消去動作
から書き込み動作までのフロ−チャ−ト、図19は、図
18にに示す消去動作とセルのしきい値との関係を示す
図である。
み状態のセルと消去状態のセルとから、同時に、F−N
トンネル電流により、エレクトロンを引き抜く(ST.
1)。この後、消去状態となったセルに、一斉にAHC
を注入し、しきい値をチュ−ニングする(ST.2)。
この後、選ばれたセルに対して、制御ゲ−トにプログラ
ム電圧(例えば10V)を印加し、ソ−ス拡散層を接地
し、ドレイン拡散層に動作電圧(例えば5V)を印加し
てチャネル・エレクトロンを加速させることにより、チ
ャネル・ホット・エレクトロン(CHE)を生成し、こ
のCHEをセルに注入し、デ−タを書き込む(ST.
3)。また、デ−タの書き込みは、制御ゲ−トに10.
5V、ドレイン拡散層に5.0Vを印加し、ソ−ス拡散
層をオ−プンとして、ドレイン拡散層と基板との接合を
ブレ−クダウンさせ、アバランシェ・ホット・エレクト
ロンを生成し、このAHEをセルに注入して、デ−タを
書き込むようにしても良い。このAHEとしきい値のチ
ュ−ニングに使用されたAHEとは、その発生原因が違
う。すなわち、しきい値のチュ−ニングに使用されるA
HEはチャネル電流により誘起されるAHEであり、デ
−タの書き込みに使用されるAHEは、ブレ−クダウン
電流により誘起されるAHEである。また、AHEが発
生した時の制御ゲ−トへの印加電圧も、しきい値電圧以
下であるか、しきい値電圧以上であるかで相違する。制
御ゲ−トの電圧が、例えばしきい値電圧以下の低電圧で
あると、浮遊ゲ−トの電位が平衡電位VFG *に収束す
る。しかし、制御ゲ−トの電圧が、例えばしきい値電圧
以上の高電圧であると、AHEがより強く加速されるた
め、浮遊ゲ−トへのAHEの注入量が増し、浮遊ゲ−ト
の電位が、上記平衡電位よりもさらに低い書き込み状態
の電位までシフトされる。
ラミング、インテリジェントのいずれの方式も使用しな
いでデ−タの消去を行っても、AHC注入によってしき
い値を上昇させるので、セルが過消去状態となることが
ない。図20はその他の消去動作から書き込み動作まで
のフロ−チャ−ト、図21は、図20に示す消去動作と
セルのしきい値との関係を示す図である。
み状態のセルと消去状態のセルとに、一斉にAHCを注
入する(ST.1)。これにより、しきい値が低いセル
(消去状態)にはAHEが注入され、そのしきい値が上
記した平衡しきい値まで上昇する。この時、しきい値が
高いセル(書き込み状態)のセルのしきい値は、上述し
たAHH注入を抑制する方法を用いれば、ほとんど変化
しない。この後、書き込み状態のセルと消去状態のセル
とから、同時に、F−Nトンネル電流により、エレクト
ロンを引き抜く(ST.2)。この後、選ばれたセルに
対して、CHEをセルに注入し、デ−タを書き込む(S
T.3)。
よるデ−タの消去の後、消去状態のセルのしきい値にバ
ラツキが残るが、AHC注入によりしきい値を上昇させ
る工程があるため、セルが過消去状態となることがなく
なる。
注入を、例えば制御ゲ−トの電圧を0Vとして行うこと
が可能となるため、例えば制御ゲ−トの電圧を12Vと
してCHEをセルに注入するプリプログラミング方式に
比べ、消費電力を少なくできる。また、しきい値電圧を
揃える動作であるプレプログラミングは数バイト単位で
セルにデ−タを書き込む方法であるのに比べて、例え
ば、消去ブロック内でソ−スが共通でソ−ス側でAHC
注入を行う場合には、消去ブロック内の全てのセルに対
して一括して同時にAHCストレスを印加することにな
るので、しきい値電圧を揃える動作に要する時間が本発
明の方が短くて済み、しきい値電圧を揃える動作を含め
た消去時間は短くて済むようになる。さらに、F−Nト
ンネル電流によるデ−タの消去が1回で良いため、この
種の消去を数回繰り返すインテリジェント方式に比べ、
デ−タの消去に要する時間を短縮することが可能であ
る。また、次のような消去方式も、この発明の範囲であ
る。
後、ベリファイを行って、過消去のセルが無いと判断さ
れた場合には、AHC注入を行わず、過消去状態のセル
が有ると判断された場合にのみ、そのビット線を検知し
て、そのビット線に電位を与え、ドレイン拡散層側から
のAHC注入によるしきい値のチュ−ニングを行う方式
である。このような方式を使用した場合には、消費電力
を少なくできる。
ば、電荷引き抜き後のセルのしきい値のバラツキが小さ
くなる不揮発性半導体記憶装置およびその動作方法を提
供できる。また、プレプログラミングを行わなくともデ
−タの過消去に問題を改善できる新規な動作方法を提供
できる。
EPROMの全体構成を示すブロック図である。
ある。
で(a)は消去動作制御部の動作のフロ−チャ−ト、
(b)は消去動作のフロ−チャ−トである。
ロック図である。
トである。
タイミングチャ−ト、(b)は電子の引き抜き状態を示
す図、(c)はAHCの注入状態を示す図である。
タイミングチャ−ト、(b)は電子の引き抜き状態を示
す図、(c)はAHCの注入状態を示す図である。
タイミングチャ−ト、(b)は電子の引き抜き状態を示
す図、(c)はAHCの注入状態を示す図である。
タイミングチャ−ト、(b)は電子の引き抜き状態を示
す図、(c)はAHCの注入状態を示す図である。
(a)はタイミングチャ−ト、(b)は電子の引き抜き
状態を示す図、(c)はAHCの注入状態を示す図であ
る。
(a)はタイミングチャ−ト、(b)は電子の引き抜き
状態を示す図、(c)はAHCの注入状態を示す図であ
る。
−ト電流とゲ−ト電圧との関係を示す図、(b)はMO
SFETの断面図である。
関係を示す図である。
るしきい値の変動を説明する図で(a)はドレインスト
レス時間とセルしきい値との関係を示した図、(b)は
メモリセルの断面図である。
durance 特性を示す図である。
HC注入を説明する図で(a)は浮遊ゲ−ト電圧とチャ
ネル電流との関係、および浮遊ゲ−ト電圧とAHCの発
生量との関係を示す図、(b)は浮遊ゲ−ト電圧とAH
Cの注入効率との関係を示す図、(c)および(d)は
それぞれ浮遊ゲ−ト電圧とチャネル電流との関係、およ
び浮遊ゲ−ト電圧とゲ−ト電流との関係を示す図であ
る。
HC注入によるしきい値の変動を説明する図で(a)お
よび(b)はそれぞれドレインストレス時間とセルしき
い値との関係を示す図である。
フロ−チャ−トである。
の関係を示す図である。
示すフロ−チャ−トである。
値との関係を示す図である。
(a)は消去動作を示すフロ−チャ−ト、(b)は消去
動作としきい値との関係を示す図である。
レイ、24…デ−タ消去回路、26…F−Nトンネル消
去制御回路、28…AHC注入制御回路、30…消去動
作制御部、101…p型シリコン基板、103…ソ−ス
拡散、105…ドレイン拡散層、107…チャネル領
域、109…第1ゲ−ト絶縁膜、111…浮遊ゲ−ト、
113…第2ゲ−ト絶縁膜、115…制御ゲ−ト。
Claims (19)
- 【請求項1】 第1導電型の半導体基板領域と、この基
板領域内に形成された第2導電型のソ−ス領域およびド
レイン領域と、前記ソ−ス領域とドレイン領域との間の
チャネル領域上にゲ−ト絶縁物を介して配置される電荷
蓄積部と、前記電荷蓄積部上に層間絶縁膜を介して形成
された制御ゲ−トとから成るメモリセルを有し、 前記制御ゲ−トと前記ソ−ス領域、前記ドレイン領域お
よび前記基板領域のいずれかの領域との間に前記いずれ
かの領域が高電位となる電圧を印加し、前記電荷蓄積部
に蓄積された電子を前記いずれかの領域に放出させる放
出手段と、 前記制御ゲ−トに読み出し電圧以下の電圧を供給しなが
ら、前記ソ−ス領域と前記ドレイン領域との間に前記ド
レイン領域および前記ソ−ス領域のいずれかの領域が高
電位となる電圧を印加し、前記高電位となった領域の近
傍にアバランシェ・ホット・キャリアを発生させ、この
アバランシェ・ホット・キャリアを前記電荷蓄積部に注
入する注入手段と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 前記メモリセルは、前記制御ゲ−トに読
み出し電圧以下の電圧を供給した時、前記チャネル領域
に、前記制御ゲ−トに読み出し電圧を供給した時に流れ
るチャネル電流以下のチャネル電流が流れるように構成
されていることを特徴とする請求項1に記載の不揮発性
半導体記憶装置。 - 【請求項3】 前記注入手段は、前記放出手段の動作が
終えた後に動作するように構成されていることを特徴と
する請求項2に記載の不揮発性半導体記憶装置。 - 【請求項4】 前記放出手段は、前記注入手段の動作が
終えた後に動作するように構成されていることを特徴と
する請求項2に記載の不揮発性半導体記憶装置。 - 【請求項5】 前記アバランシェ・ホット・キャリアは
アバランシェ・ホット・エレクトロンとアバランシェ・
ホット・ホ−ルとを含み、前記浮遊ゲ−トの電位は前記
アバランシェ・ホット・エレクトロンの注入量とアバラ
ンシェ・ホット・ホ−ルの注入量とが互いつり合う平衡
電位を有し、前記電子放出後の前記電荷蓄積部の電位を
前記平衡電位よりも正の方向となるように設定し、前記
電荷蓄積部への前記アバランシェ・ホット・ホ−ルの注
入が抑制されるように構成されたことを特徴とする請求
項3または4いずれかに記載の不揮発性半導体記憶装
置。 - 【請求項6】 前記電子放出後の前記電荷蓄積部の電位
を前記平衡電位よりも正の方向となるように設定した
時、前記電荷蓄積部の電位のアシストによりしきい値電
圧が低くなる現象を、前記チャネル領域の不純物濃度を
高めることにより抑制するように構成されたことを特徴
とする請求項5に記載の不揮発性半導体記憶装置。 - 【請求項7】 第1導電型の半導体基板領域と、この基
板領域内に形成された第2導電型のソ−ス領域およびド
レイン領域と、前記ソ−ス領域とドレイン領域との間の
チャネル領域上にゲ−ト絶縁物を介して配置される電荷
蓄積部と、前記電荷蓄積部上に層間絶縁膜を介して形成
された制御ゲ−トとから成るメモリセルを有する不揮発
性半導体記憶装置の動作方法であって、 前記制御ゲ−トと前記ソ−ス領域、前記ドレイン領域お
よび前記基板領域のいずれかの領域との間に前記いずれ
かの領域が高電位となる電圧を印加し、前記電荷蓄積部
に蓄積された電子を前記いずれかの領域に放出させた
後、 前記制御ゲ−トに読み出し電圧以下の電圧を供給しなが
ら、前記ソ−ス領域と前記ドレイン領域との間に前記ド
レイン領域および前記ソ−ス領域のいずれかの領域が高
電位となる電圧を印加して、前記高電位となった領域の
近傍にアバランシェ・ホット・キャリアを発生させ、こ
のアバランシェ・ホット・キャリアを前記電荷蓄積部に
注入することを特徴とする不揮発性半導体記憶装置の動
作方法。 - 【請求項8】 前記制御ゲ−トに読み出し電圧以下の電
圧を供給した時、前記チャネル領域には、前記制御ゲ−
トに読み出し電圧を供給した時に流れるチャネル電流以
下のチャネル電流が流れることを特徴とする請求項7に
記載の不揮発性半導体記憶装置の動作方法。 - 【請求項9】 前記アバランシェ・ホット・キャリア
は、前記制御ゲ−トに読み出し電圧以下の電圧を供給し
た時に流れるチャネル電流により誘起されることを特徴
とする請求項8に記載の不揮発性半導体記憶装置の動作
方法。 - 【請求項10】 前記電荷蓄積部は浮遊ゲ−トで成り、
前記ゲ−ト絶縁物は絶縁膜で成り、前記制御ゲ−トと前
記ソ−ス領域、前記ドレイン領域および前記基板領域の
いずれかの領域との間に前記いずれかの領域が高電位と
なる電圧を印加した時、前記絶縁膜にF−Nトンネル電
流が流れ、このF−Nトンネル電流により前記浮遊ゲ−
トに蓄積された電子が前記いずれかの領域に放出される
ことを特徴とする請求項9に記載の不揮発性半導体記憶
装置の動作方法。 - 【請求項11】 前記アバランシェ・ホット・キャリア
はアバランシェ・ホット・エレクトロンとアバランシェ
・ホット・ホ−ルとを含み、前記浮遊ゲ−トの電位は前
記アバランシェ・ホット・エレクトロンの注入量とアバ
ランシェ・ホット・ホ−ルの注入量とが互いつり合う平
衡電位を有し、前記電子を前記ソ−ス領域に放出させた
後の浮遊ゲ−トの電位が前記平衡電位よりも正の方向に
ある時には前記アバランシェ・ホット・エレクトロンが
前記アバランシェ・ホット・ホ−ルよりも多く前記浮遊
ゲ−トに注入され、前記平衡電位よりも負の方向にある
時には前記アバランシェ・ホット・ホ−ルが前記アバラ
ンシェ・ホット・エレクトロンよりも多く前記浮遊ゲ−
トに注入されることを特徴とする請求項10に記載の不
揮発性半導体記憶装置の動作方法。 - 【請求項12】 前記浮遊ゲ−トの電位が前記平衡電位
よりも正の方向となるように前記電子を前記いずれかの
領域に放出させ、前記浮遊ゲ−トへの前記アバランシェ
・ホット・ホ−ルの注入を抑制することを特徴とする請
求項11に記載の不揮発性半導体記憶装置の動作方法。 - 【請求項13】 前記浮遊ゲ−トの電位が前記平衡電位
よりも正の方向となるように前記電子を前記いずれかの
領域に放出させた時、前記浮遊ゲ−トの電位のアシスト
によりしきい値電圧が低くなる現象を、前記チャネル領
域の不純物濃度を高めることにより抑制するように構成
されたことを特徴とする請求項12に記載の不揮発性半
導体記憶装置の動作方法。 - 【請求項14】 第1導電型の半導体基板領域と、この
基板領域内に形成された第2導電型のソ−ス領域および
ドレイン領域と、前記ソ−ス領域とドレイン領域との間
のチャネル領域上にゲ−ト絶縁物を介して配置されるデ
−タをストアする電荷蓄積部と、前記電荷蓄積部上に層
間絶縁膜を介して形成された制御ゲ−トとから成るメモ
リセルを有する不揮発性半導体記憶装置の動作方法であ
って、 前記制御ゲ−トと前記ソ−ス領域、前記ドレイン領域お
よび前記基板領域のいずれかの領域との間に前記いずれ
かの領域が高電位となる電圧を印加し、前記電荷蓄積部
に蓄積された電子を前記いずれかの領域に放出させた
後、前記制御ゲ−トに読み出し電圧以下の電圧を供給し
ながら、前記ソ−ス領域と前記ドレイン領域との間に前
記ドレイン領域および前記ソ−ス領域のいずれかの領域
が高電位となる電圧を印加し、前記高電位となった領域
の近傍にアバランシェ・ホット・キャリアを発生させ、
このアバランシェ・ホット・キャリアを前記電荷蓄積部
に注入して前記電荷蓄積部にストアされたデ−タを消去
し、 前記制御ゲ−トに読み出し電圧以上の電圧を供給しなが
ら、前記ドレイン領域および前記ソ−ス領域のいずれか
の領域と前記制御ゲ−トとの間に前記制御ゲ−トが高電
位となる電圧を印加して、ホット・エレクトロンを前記
電荷蓄積部に注入して前記電荷蓄積部にデ−タを書き込
むことを特徴とする不揮発性半導体記憶装置の動作方
法。 - 【請求項15】 第1導電型の半導体基板領域と、この
基板領域内に形成された第2導電型のソ−ス領域および
ドレイン領域と、前記ソ−ス領域とドレイン領域との間
のチャネル領域上にゲ−ト絶縁物を介して配置されるデ
−タをストアする電荷蓄積部と、前記電荷蓄積部上に層
間絶縁膜を介して形成された制御ゲ−トとから成るメモ
リセルを有する不揮発性半導体記憶装置の動作方法であ
って、 前記制御ゲ−トに読み出し電圧以下の電圧を供給しなが
ら、前記ソ−ス領域と前記ドレイン領域との間に前記ド
レイン領域および前記ソ−ス領域のいずれかの領域が高
電位となる電圧を印加し、前記高電位となった領域の近
傍にアバランシェ・ホット・キャリアを発生させ、この
アバランシェ・ホット・キャリアを前記電荷蓄積部に注
入した後、前記制御ゲ−トと前記ソ−ス領域、前記ドレ
イン領域および前記基板領域のいずれかの領域との間に
前記いずれかの領域が高電位となる電圧を印加し、前記
電荷蓄積部に蓄積された電子を前記いずれかの領域に放
出させて前記電荷蓄積部にストアされたデ−タを消去
し、 前記制御ゲ−トに読み出し電圧以上の電圧を供給しなが
ら、前記ドレイン領域および前記ソ−ス領域のいずれか
の領域と前記制御ゲ−トとの間に前記制御ゲ−トが高電
位となる電圧を印加し、ホット・エレクトロンを前記電
荷蓄積部に注入して前記電荷蓄積部にデ−タを書き込む
ことを特徴とする不揮発性半導体記憶装置の動作方法。 - 【請求項16】 前記制御ゲ−トに読み出し電圧以下の
電圧を供給した時、前記チャネル領域には、前記制御ゲ
−トに読み出し電圧を供給した時に流れるチャネル電流
以下のチャネル電流が流れることを特徴とする請求項1
4または15いずれかに記載の不揮発性半導体記憶装置
の動作方法。 - 【請求項17】 前記アバランシェ・ホット・キャリア
は、前記制御ゲ−トに読み出し電圧以下の電圧を供給し
た時に流れるチャネル電流により誘起されたものである
ことを特徴とする請求項16に記載の不揮発性半導体記
憶装置の動作方法。 - 【請求項18】 前記デ−タ書き込みは、前記制御ゲ−
トに読み出し電圧以上の電圧を供給しながら、前記ドレ
イン領域および前記ソ−ス領域のいずれかの領域と前記
制御ゲ−トとの間に前記制御ゲ−トが高電位となる電圧
を印加し、かつ前記いずれかの領域を開放状態としてブ
レ−クダウン電流を前記いずれかの領域と前記基板領域
との間に流し、このブレ−クダウン電流により誘起され
たアバランシェ・ホット・エレクトロンを前記浮遊ゲ−
トに注入して行われることを特徴とする請求項17に記
載の不揮発性半導体記憶装置の動作方法。 - 【請求項19】 前記デ−タ書き込みは、前記制御ゲ−
トに読み出し電圧以上の電圧を供給しながら、前記ドレ
イン領域および前記ソ−ス領域のいずれかの領域と前記
制御ゲ−トとの間に前記制御ゲ−トが高電位となる電圧
を印加し、かつ前記ソ−ス領域と前記ドレイン領域との
間に電圧を印加することにより前記チャネル領域にチャ
ネル電流を流してチャネル・エレクトロンを発生させ、
このチャネル・エレクトロンを前記制御ゲ−トの電位に
より加速させてチャネル・ホット・エレクトロンとし、
このチャネル・ホット・エレクトロンを前記浮遊ゲ−ト
に注入して行われることを特徴とする請求項18に記載
の不揮発性半導体記憶装置の動作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16497092A JP2835245B2 (ja) | 1991-06-27 | 1992-06-23 | 不揮発性半導体記憶装置およびその動作方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15706391 | 1991-06-27 | ||
JP3-157063 | 1991-06-27 | ||
JP16497092A JP2835245B2 (ja) | 1991-06-27 | 1992-06-23 | 不揮発性半導体記憶装置およびその動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05190866A JPH05190866A (ja) | 1993-07-30 |
JP2835245B2 true JP2835245B2 (ja) | 1998-12-14 |
Family
ID=26484640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16497092A Expired - Lifetime JP2835245B2 (ja) | 1991-06-27 | 1992-06-23 | 不揮発性半導体記憶装置およびその動作方法 |
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Country | Link |
---|---|
JP (1) | JP2835245B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2993358B2 (ja) * | 1994-03-11 | 1999-12-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の動作方法 |
JP2008060466A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 不揮発性半導体記憶装置、そのデータ消去方法、その消去判定方法 |
JP2008262626A (ja) * | 2007-04-11 | 2008-10-30 | Renesas Technology Corp | 不揮発性半導体メモリ |
-
1992
- 1992-06-23 JP JP16497092A patent/JP2835245B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH05190866A (ja) | 1993-07-30 |
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