JP2835245B2 - 不揮発性半導体記憶装置およびその動作方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置およびその動作方法に関し、特に電荷蓄積部からの
電荷引き抜き動作の改良と、この改良された動作を行う
装置に関する。

【０００２】

【従来の技術】図２２は、一般的な一括消去型ＥＥＰＲ
ＯＭ（以後フラッシュＥＥＰＲＯＭと記す）のセルの断
面図である。

【０００３】図２２に示すように、ｐ型シリコン基板１
０１内には、ｎ型ソ−ス拡散層１０３、ｎ型ドレイン拡
散層１０５がそれぞれ形成されている。チャネル領域１
０７上には、第１ゲ−ト絶縁膜１０９が形成されてい
る。第１ゲ−ト絶縁膜１０９は、例えば１００オングス
トロ−ム程度の膜厚を有する。第１ゲ−ト絶縁膜１０９
上には、浮遊ゲ−ト１１１が形成されている。浮遊ゲ−
ト１１１上には、第２ゲ−ト絶縁膜１１３が形成されて
いる。第２ゲ−ト絶縁膜１１３上には、制御ゲ−ト１１
５が形成されている。図２２に示すセルの従来の動作方
法について説明する。 ［デ−タの書き込み］

【０００４】デ−タの書き込みは、制御ゲ−ト１１５に
プログラム電圧、例えば１０Ｖを印加し、ドレイン拡散
層１０５に電源電圧、例えば５Ｖを印加し、ドレイン拡
散層１０５の近傍にホット・エレクトロンを発生させ
る。このホット・エレクトロンを、ドレイン拡散層１０
５の近傍から浮遊ゲ−ト１１１へと注入する。 ［デ−タの消去］デ−タの消去についてはそのフロ−を
図２３（ａ）に示し、工程毎のセルのしきい値の状態を
図２３（ｂ）に示す。

【０００５】まず、ステップ１に示すように、全てセル
に対してデ−タを書き込む。これはプレプログラミング
と呼ばれ、全てのセルの浮遊ゲ−ト１１１へエレクトロ
ンを注入しておいてから、エレクトロンを引き抜くこと
によって、デ−タの過消去を解消する方法である。

【０００６】次に、ステップ２に示すように、ドレイン
拡散層１０５をオ−プンとし、制御ゲ−ト１１５に、例
えば−１０Ｖを印加し、ソ−ス拡散層１０３に、例えば
５Ｖを印加し、エレクトロンを、Ｆ−Ｎトンネル電流に
より、浮遊ゲ−ト１１１からソ−ス拡散層１０３へ引き
抜く。

【０００７】この際、ステップ２に示す消去とステップ
３に示すベリファイとを、１０ｍｓ毎に繰り返す。これ
はインテリジェント消去と呼ばれ、デ−タが過消去とな
っていないかをベリファイしながら、エレクトロンを徐
々に引き抜くことによって、デ−タの過消去を解消する
方法である。通常、“消去−ベリファイ”の繰り返し
は、ト−タル１秒以内で終了される。 ［デ−タの読み出し］

【０００８】デ−タの読み出しは、制御ゲ−ト１１５に
読み出し電圧例えば５Ｖを印加し、ドレイン拡散層１０
５に読み出し電圧例えば１Ｖを印加し、この状態でチャ
ネル１０７に電流が流れるか否かにより、“１、０”の
デ−タを得る。

【０００９】フラッシュＥＥＰＲＯＭでデ−タの過消去
が起こると、読み出し誤動作を起こす。例えば選択され
ていないセルのデ−タが過消去となっていると、そのセ
ルはオン状態となり、ビット線に電流が流れる。このた
め、選択したセルの情報が正しく読めなくなる。この問
題を改善するために、フラッシュＥＥＰＲＯＭでは、イ
ンテリジェント消去法が用いられている。

【００１０】しかし、インテリジェント消去法は、デ−
タの過消去を防止する方法であり、消去後におけるセル
のしきい値のバラツキまでは改善されない。従って、図
２３（ｂ）に示すように、消去後におけるセルのしきい
値にはバラツキが起こる。このバラツキは、次の２つの
要因により発生する。

【００１１】第１の要因は、ゲ−ト絶縁膜の膜質のバラ
ツキに起因したエレクトロン引き抜き特性のバラツキで
ある。このバラツキを抑制するには、製造プロセスを工
夫し、ゲ−ト絶縁膜の膜質のバラツキを無くすことが最
も効果的である。しかしながら、ゲ−ト絶縁膜の膜質の
バラツキを無くせるプロセスは、現在のところ、確立し
ていない。

【００１２】第２の要因は、セルの加工形状のバラツキ
に起因したエレクトロン引き抜き特性のバラツキであ
る。このバラツキも製造プロセスを工夫し、加工形状の
バラツキを無くせば解消されるであろうが、第１の要因
と同様、その様なプロセスは、確立していない。

【００１３】現在、消去後におけるセルのしきい値のバ
ラツキは、最大２Ｖ程度である。しかし、今後の微細化
の進展により、設計値に対する加工形状のバラツキの割
合は増大することとなり、消去後におけるしきい値のバ
ラツキは、さらに拡大することが予想される。

【００１４】

【発明が解決しようとする課題】以上のように、従来の
フラッシュＥＥＰＲＯＭでは、電子を引き抜いた後のセ
ルのしきい値のバラツキが、ゲ−ト絶縁膜の膜質のバラ
ツキに起因したバラツキと、セルの加工形状のバラツキ
に起因したバラツキとが重なることにより、大きくな
る、という問題があった。

【００１５】この発明は、電荷引き抜き後のセルのしき
い値のバラツキが大きくなるという問題を解決し、電荷
引き抜き後のセルのしきい値のバラツキが小さくなる不
揮発性半導体記憶装置およびその動作方法を提供するこ
とを目的としている。また、その他の目的は、プレプロ
グラミングを行わなくともデ−タの過消去に問題を改善
できる新規な動作方法を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、この発明に係わる不揮発性半導体記憶装置では、電
荷蓄積部から電子を放出させる放出手段と、電荷蓄積部
にアバランシェ・ホット・キャリアを注入する注入手段
とを具備したことを特徴としている。そして、その動作
方法は、電荷蓄積部から電子を放出させ、さらに電荷蓄
積部にアバランシェ・ホット・キャリアを注入するよう
にしたことを特徴としている。

【００１７】また、上記その他の目的を達成するため
に、この発明の動作方法では、電荷蓄積部から電子を放
出させる工程と、電荷蓄積部にアバランシェ・ホット・
キャリアを注入する工程と、を具備することを特徴とし
ている。

【００１８】

【作用】上記装置およびその動作方法であると、電荷蓄
積部から電子を放出させたままでは電位状態にバラツキ
が残るが、電子を放出させた後に、電荷蓄積部にアバラ
ンシェ・ホット・キャリアを注入することにより、この
バラツキを改善することができる。アバランシェ・ホッ
ト・キャリアには、アバランシェ・ホット・エレクトロ
ン（以下ＡＨＥと略す）とアバランシェ・ホット・ホ−
ル（以下ＡＨＨと略す）との２種類があるが、これら
は、電荷蓄積部の帯電状態により、ＡＨＥ、ＡＨＨのい
ずれかが支配的に電荷蓄積部に注入される。電荷蓄積部
の帯電状態には、ＡＨＥの注入とＡＨＨの注入とが互い
につり合う平衡電位が存在する。電荷蓄積部の電位の状
態は、電荷蓄積部から電子を放出させた時のバラツキに
よって決まる。この時、電荷蓄積部の電位が平衡電位よ
りも高かったらＡＨＥが注入され、その電位は下がり、
徐々に平衡電位に収束していく。また、反対に、電荷蓄
積部の電位が平衡電位よりも低かったらＡＨＨが注入さ
れ、その電位は上がり、上記同様、平衡電位に収束して
いく。このように電荷蓄積部の電位状態は、ある特定の
値に収束する。従って、電荷引き抜き後のセルのしきい
値は、ある特定の値に収束するようになり、しきい値の
バラツキは小さくなる。

【００１９】また、その他の目的を達成する上記動作方
法であると、プレプログラミングの代りに、アバランシ
ェ・ホット・キャリアを注入する工程を持つことによ
り、デ−タの過消去が改善される。即ち、電荷蓄積部が
過消去状態に近くなって正に帯電した場合には、ＡＨＥ
が電荷蓄積部に注入され、電荷蓄積部の電位状態が平衡
電位にまで下げられる。電荷蓄積部にアバランシェ・ホ
ット・キャリアを注入する工程は、電荷蓄積部から電荷
を引き抜く工程の前に行なわれても、後に行われても良
い。なぜならば、デ−タの過消去は、デ−タが消去され
た状態の電荷蓄積部から、さらにエレクトロンが引き抜
かれることにより、電荷蓄積部が強く正に帯電した場合
に発生する。このため、一度でも電荷蓄積部の電位を下
げておけば、電荷蓄積部が強く正に帯電することは無く
なるからである。

【００２０】このような動作方法であると、プレプログ
ラミングのようにセルにデ−タを書き込む方法に比べ
て、制御ゲ−トに高い電位を供給しなくて済む分、消費
電力を少なくすることができる。また、デ−タ消去に要
する時間も短くできる。

【００２１】

【実施例】以下、図面を参照し、この発明の実施例につ
いて説明する。なお、この説明において、全図に渡り共
通部分には共通の参照符号を用いることで、重複説明を
避けるものとする。図１は、この発明の実施例に係わる
フラッシュＥＥＰＲＯＭの全体構成を示すブロック図で
ある。

【００２２】図１に示すように、チップ１０上には、メ
モリセル１２（１２₁ 〜１２_n ）が複数個、行列状に配
置されている。メモリセル１２は、図２２に示した構造
を持つ。メモリセル１２₁ 〜１２_n が行列状に配置され
ている部分はメモリセルアレイ１４と呼ばれる。メモリ
セルアレイ１４の周辺には、メモリセルアレイ１４中の
ビット線ＢＬを選択するカラム・デコ−ダ１６、および
ワ−ド線ＷＬを選択するロウ・デコ−ダ１８がそれぞれ
設けられている。さらに、デ−タの書き込み、デ−タの
消去、およびデ−タの読み出しの各々のモ−ドを選択す
るモ−ドセレクト回路２０が設けられている。このモ−
ドセレクト回路２０は、デ−タ書き込み／読み出し回路
２２、並びにデ−タ消去回路２４に接続されている。モ
−ドセレクト回路２０は、デ−タの書き込み／読み出し
の際、デ−タ書き込み／読み出し回路２２を活性化させ
る信号を出す。また、デ−タの消去の際には、デ−タ消
去回路２４を活性化させる信号を出す。さらにデ−タ消
去回路２４は、Fowler−Nordheim（以後Ｆ−Ｎと記す）
トンネル消去制御回路２６およびＡＨＣ注入制御回路２
８によって構成されている。このようなデ−タ消去回路
２４による、フラッシュＥＥＰＲＯＭのデ−タの消去
は、例えば次のようにして行われる。図２はデ−タ消去
回路２４のブロック図、図３（ａ）は消去動作制御部の
動作のフロ−チャ−ト、図３（ｂ）はデ−タ消去のフロ
−チャ−トである。

【００２３】図２に示すように、デ−タ消去回路２４に
は消去動作制御部３０が設けられている。モ−ドセレク
ト回路２０により生成された消去動作の実行を命令する
信号Ｓ１が、デ−タ消去回路２４に供給される。この信
号Ｓ１を受けて、消去動作制御部３０が活性化されて図
３（ａ）に示す動作を行い、これにより図３（ｂ）に示
す消去動作が行われる。

【００２４】まず、ステップ（以後ＳＴ．と略す）１
で、信号Ｓ２を、Ｆ−Ｎトンネル消去制御回路２６に供
給する。この信号Ｓ２を受けてＦ−Ｎトンネル消去制御
回路２６が活性化される。Ｆ−Ｎトンネル消去制御回路
２６は、メモリセルアレイ１４に、消去信号Ｓ３を供給
する。消去信号Ｓ３は、メモリセルアレイ１４内に配置
されているセル１２のゲ−ト、ソ−ス、ドレインそれぞ
れの電位を、Ｆ−Ｎトンネル電流によるデ−タの消去が
行えるように、設定するための信号である。これによ
り、図３（ｂ）に示すように、電子が浮遊ゲ−ト１１１
からＦ−Ｎトンネル電流により引き抜かれる。次いで、
ＳＴ．２で、Ｆ−Ｎトンネル消去の時間を計測する。所
定の設定時間が経過したら、ＳＴ．３で、信号Ｓ２の供
給を止める。

【００２５】次いで、ＳＴ．４で、信号Ｓ４を、ＡＨＣ
注入制御回路２８に供給する。この信号Ｓ４を受けて、
ＡＨＣ注入制御回路２８が活性化される。ＡＨＣ注入制
御回路２８は、メモリセルアレイ１４に、注入信号Ｓ５
を供給する。注入信号Ｓ５は、メモリセルアレイ１４内
に形成されているセルのゲ−ト、ソ−ス、ドレインそれ
ぞれの電位を、浮遊ゲ−ト１１１にＡＨＣが注入される
ように、設定するための信号である。これにより、図３
（ｂ）に示すように、浮遊ゲ−ト１１１には、ＡＨＥ、
またはＡＨＨが注入され、セル１２のしきい値がチュ−
ニングされる。このチュ−ニングによって、Ｆ−Ｎトン
ネル電流による電子引き抜き後、バラツキを生じていた
セルのしきい値は、セルの加工形状および製造条件等で
決まるある一定のしきい値（以後平衡しきい値電圧Ｖth
^*と記す）に収束するようになる。これによって、電子
の引き抜き後において、セルのしきい値のバラツキは小
さくなる。次いで、ＳＴ．５で、ＡＨＣ注入の設定時間
を計測する。所定の設定時間が経過したら、ＳＴ．６
で、信号Ｓ５の供給を止める。以上のようなステップに
より、この発明に係わるフラッシュＥＥＰＲＯＭの消去
動作が終了する。図４は、消去回路のその他の構成例を
示すブロック図、図５は、図４に示す回路のタイミング
チャ−トである。

【００２６】図４および図５に示すように、消去信号Ｅ
がＦ−Ｎトンネル消去回路２６およびＡＮＤゲ−ト２９
の第１入力に供給される。Ｆ−Ｎトンネル消去回路２６
は、消去信号Ｅが供給されることにより活性化され、信
号Ａを出力する。信号Ａは、メモリセル１２のゲ−ト、
ソ−ス、ドレインそれぞれの電位を、Ｆ−Ｎトンネル電
流によるデ−タ消去が行えるように設定する。信号Ａ
は、インバ−タ２７の入力に供給され、信号Ａが“Ｈ”
レベルの期間、Ｆ−Ｎトンネル電流によるデ−タ消去が
行われる。また、インバ−タ２７は“Ｌ”レベルの信号
を出力し、この信号をＡＮＤゲ−ト２９の第２入力に供
給する。Ｆ−Ｎトンネル消去回路２６は、所定の消去時
間を計測し、所定の消去時間が経過した後、信号Ａを
“Ｌ”レベルとする。信号Ａが“Ｌ”レベルとなると、
Ｆ−Ｎトンネル電流によるデ−タの消去が終了する。ま
た、インバ−タ２７は“Ｈ”レベルの信号をＡＮＤゲ−
ト２９の第２入力に供給するようになる。これにより、
ＡＮＤゲ−ト２９が持つ２つの入力にはそれぞれ“Ｈ”
レベルの信号が供給されるようになり、ＡＮＤゲ−ト２
９は、ＡＨＣ注入制御回路２８に“Ｈ”レベルの信号を
供給する。これにより、ＡＨＣ注入制御回路２８は活性
化され、信号Ｂを出力する。信号Ｂが“Ｈ”レベルの期
間、ＡＨＣ注入によるしきい値のチュ−ニングが行われ
る。ＡＨＣ注入制御回路２８は、所定のチュ−ニング時
間を計測し、所定のチュ−ニング時間が経過した後、信
号Ｂを“Ｌ”レベルとする。信号Ｂの立ち下がりによっ
て装置がデ−タ消去が終了したことを認識し、消去信号
Ｅが“Ｌ”レベルとする。次に、デ−タ消去の具体的な
例を、そのタイミングとともに説明する。

【００２７】図６（ａ）は第１の消去動作を示すタイミ
ングチャ−ト、図６（ｂ）はＦ−Ｎトンネリングによる
電子の引き抜きの状態を示す図、図６（ｃ）はＡＨＣ注
入によるＡＨＥまたはＡＨＨの注入の状態を示す図であ
る。

【００２８】図６（ａ）および（ｂ）に示すように、制
御ゲ−ト１１５に−１２Ｖ（Ｖｇ）、ソ−ス拡散層１０
３に＋６Ｖ（Ｖｓ）、ドレイン拡散層１０５に０Ｖ（Ｖ
ｄ）またはオ−プンをそれぞれ印加する状態を、例えば
５０ｍ秒間設ける。これにより、浮遊ゲ−ト１１１中に
蓄積されていた電子ｅを、ソ−ス拡散層１０３へと、Ｆ
−Ｎトンネリングにより、放出させる。

【００２９】この動作に続いて、図６（ａ）および
（ｃ）に示すように、制御ゲ−ト１１５に０Ｖ（Ｖ
ｇ）、ソ−ス拡散層１０３に＋６Ｖ（Ｖｓ）、ドレイン
拡散層１０３に０Ｖ（Ｖｄ）をそれぞれ印加する状態
を、例えば１秒間設ける。これによって、ソ−ス拡散層
１０３側から浮遊ゲ−ト１１１にＡＨＣ注入が起こり、
電子（ＡＨＥ）ｅまたは正孔（ＡＨＨ）ｈが、浮遊ゲ−
ト１１１に注入される。これにより、Ｆ−Ｎトンネリン
グによる電子の引き抜き直後にばらつきを持ったセルの
しきい値分布は、平衡しきい値電圧Ｖth^*に収束するよ
うに再分布が起こる。これによりしきい値のバラツキは
小さくなる。

【００３０】図７（ａ）は第２の消去動作を示すタイミ
ングチャ−ト、図７（ｂ）はＦ−Ｎトンネリングによる
電子の引き抜きの状態を示す図、図７（ｃ）はＡＨＣ注
入によるＡＨＥまたはＡＨＨの注入の状態を示す図であ
る。

【００３１】まず、図７（ａ）および（ｂ）に示すよう
に、制御ゲ−ト１１５に−１２Ｖ、ソ−ス拡散層１０３
に＋６Ｖ、ドレイン拡散層１０５に０Ｖ（またはオ−プ
ン）をそれぞれ印加する状態を、例えば５０ｍ秒間設け
る。これによって、浮遊ゲ−ト１１１中に蓄積されてい
た電子ｅを、ソ−ス拡散層１０３へと、Ｆ−Ｎトンネリ
ングにより、放出させる。

【００３２】この後、図７（ａ）および（ｃ）に示すよ
うに、制御ゲ−ト１１５に０Ｖ、ソ−ス拡散層１０３に
０Ｖ、ドレイン拡散層１０５に＋６Ｖをそれぞれ印加す
る状態を、例えば１秒間設ける。これにより、ドレイン
拡散層１０５側から浮遊ゲ−ト１１１にＡＨＣ注入を起
こさせ、電子（ＡＨＥ）ｅまたは正孔（ＡＨＨ）ｈを注
入するようにしても良い。このように、ドレイン拡散層
１０５側から、ＡＨＥ（ｅ）またはＡＨＨ（ｈ）を注入
しても、第１の動作例と同様、セルのしきい値の再分布
が起こり、バラツキが小さくなる。

【００３３】図８（ａ）は第３の消去動作を示すタイミ
ングチャ−ト、図８（ｂ）はＦ−Ｎトンネリングによる
電子の引き抜きの状態を示す図、図８（ｃ）はＡＨＣ注
入によるＡＨＥまたはＡＨＨの注入の状態を示す図であ
る。

【００３４】まず、図８（ａ）および（ｂ）に示すよう
に、制御ゲ−ト１１５に−１５Ｖ、ソ−ス拡散層１０３
に０Ｖ、ドレイン拡散層１０５に０Ｖをそれぞれ印加す
る状態を、例えば５０ｍ秒間設ける。これにより、浮遊
ゲ−ト１１１に蓄積されていた電子を、基板１０１へ
と、Ｆ−Ｎトンネリングにより、放出させる。これによ
り、セルのしきい値は、例えば０Ｖ程度となる。

【００３５】続いて、ＡＨＣ注入によるセルのしきい値
のチュ−ニングを、図８（ａ）および図８（ｃ）に示す
ように、制御ゲ−ト１１５に０Ｖ、ソ−ス拡散層１０３
に＋６Ｖ、ドレイン拡散層１０５に０Ｖをそれぞれ印加
する状態を例えば１秒間設けることにより行う。これに
より、ソ−ス拡散層１０３側から、浮遊ゲ−ト１１１
に、ＡＨＥ（ｅ）またはＡＨＨ（ｈ）が注入される。こ
のようにしても、消去後において、セルのしきい値が平
衡しきい値電圧Ｖth^*に収束するように再分布が起こ
り、バラツキが小さくなる。

【００３６】図９（ａ）は第４の消去動作を示すタイミ
ングチャ−ト、図９（ｂ）はＦ−Ｎトンネリングによる
電子の引き抜きの状態を示す図、図９（ｃ）はＡＨＣ注
入によるＡＨＥまたはＡＨＨの注入の状態を示す図であ
る。第３の動作例では、セルのしきい値のチュ−ニング
を、ドレイン拡散層１０５側から浮遊ゲ−ト１１１にＡ
ＨＣ注入により行う。

【００３７】すなわち、図９（ａ）および（ｂ）に示す
ように、浮遊ゲ−ト１１１に蓄積されていた電子を、制
御ゲ−ト１１５に−１５Ｖ、ソ−ス拡散層１０３に０
Ｖ、ドレイン拡散層１０５に０Ｖをそれぞれ印加する状
態を例えば５０ｍ秒間設けることにより、基板１０１に
放出させる。

【００３８】続いて、図９（ａ）および（ｃ）に示すよ
うに、制御ゲ−ト１１５に０Ｖ、ソ−ス拡散層１０３に
０Ｖ、ドレイン拡散層１０５に＋６Ｖをそれぞれ印加す
る状態を例えば１秒間設け、ＡＨＥ（ｅ）またはＡＨＨ
（ｈ）をドレイン拡散層１０５側から浮遊ゲ−ト１１１
に注入する。

【００３９】図１０（ａ）は第５の消去動作を示すタイ
ミングチャ−ト、図１０（ｂ）はＦ−Ｎトンネリングに
よる電子の引き抜きの状態を示す図、図１０（ｃ）はＡ
ＨＣ注入によるＡＨＥまたはＡＨＨの注入の状態を示す
図である。

【００４０】まず、図１０（ａ）および（ｂ）に示すよ
うに、制御ゲ−ト１１５に−１２Ｖ、ソ−ス拡散層１０
３に０Ｖ、ドレイン拡散層１０５に＋６Ｖをそれぞれ印
加する状態を、例えば５０ｍ秒間設ける。これにより、
浮遊ゲ−ト１１１に蓄積されていた電子を、ドレイン拡
散層１０５へと、Ｆ−Ｎトンネリングにより、放出させ
る。

【００４１】この後、図１０（ａ）および（ｃ）に示す
ように、制御ゲ−ト１１５に０Ｖ、ソ−ス拡散層１０３
に＋６Ｖ、ドレイン拡散層１０５に０Ｖ（またはオ−プ
ン）をそれぞれ印加する状態を例えば１秒間設け、ＡＨ
Ｃ注入によるセルのしきい値のチュ−ニングを行う。こ
のようにしても、第１〜第４の動作例と同様に、セルの
しきい値を、平衡しきい値電圧Ｖth^*に収束させるよう
再分布させることができ、バラツキを小さくできる。

【００４２】図１１（ａ）は第６の消去動作を示すタイ
ミングチャ−ト、図１１（ｂ）はＦ−Ｎトンネリングに
よる電子の引き抜きの状態を示す図、図１１（ｃ）はＡ
ＨＣ注入によるＡＨＥまたはＡＨＨの注入の状態を示す
図である。

【００４３】この例は、第５の動作例でのセルのしきい
値のチュ−ニングを、ドレイン拡散層１０５側から、浮
遊ゲ−ト１１１に、アバランシェ・ホット・キャリア注
入により、ＡＨＥ（ｅ）またはＡＨＨ（ｈ）を注入する
ようにしたものである。

【００４４】すなわち、図１１（ａ）および（ｂ）に示
すように、浮遊ゲ−ト１１１に蓄積されていた電子を、
制御ゲ−ト１１５に−１２Ｖ、ソ−ス拡散層１０３に＋
６Ｖ、ドレイン拡散層１０５に０Ｖ（またはオ−プン）
をそれぞれ印加する状態を例えば５０ｍ秒間設ける。こ
れにより、浮遊ゲ−ト１１１に蓄積されていた電子ｅ
は、ドレイン拡散層１０５に放出される。

【００４５】続いて、図１１（ａ）および（ｃ）に示す
ように、制御ゲ−ト１１５に０Ｖ、ソ−ス拡散層１０３
に＋６Ｖ、ドレイン拡散層１０５に０Ｖをそれぞれ印加
する状態を例えば１秒間設け、ＡＨＥ（ｅ）またはＡＨ
Ｈ（ｈ）を、ドレイン拡散層１０５側から浮遊ゲ−ト１
１１に注入する。

【００４６】尚、上記実施例においては、Ｆ−Ｎトンネ
ル消去制御回路２６およびＡＨＣ注入制御回路２８を、
デ−タ消去回路２４内に設けられた消去動作制御部３０
により制御したが、これらの回路２６、２８の制御を、
例えばＣＰＵに行なわせることも可能である。

【００４７】また、デ−タ消去回路２４は、メモリセル
アレイ１４と同一の基板上に、必ずしも設ける必要もな
い。例えばプログラムライタ等に、デ−タ消去機能を持
たせ、この機能によるデ−タ消去を、上記実施例で説明
したように、電荷蓄積部から電子を引き抜き、この後、
電荷蓄積部にＡＨＣ注入により、ＡＨＥまたはＡＨＨを
注入させるように構成すれば良い。上記構成のフラッシ
ュＥＥＰＲＯＭであると、次のような利点が得られる。
まず、消去後におけるセルのしきい値のバラツキが低減
する。

【００４８】従来の消去方式では、Ｆ−Ｎトンネリング
だけによって消去を行うから、消去後のセルのしきい値
がばらつく。特に消去後のしきい値は、ゲ−ト絶縁膜の
膜質に敏感に反応する。また、浮遊ゲ−トがポリシリコ
ンで成る場合には、その結晶粒界がトンネル領域にある
かどうかも、消去後におけるしきい値のバラツキの要因
となる。

【００４９】しかしながら、この発明によれば、Ｆ−Ｎ
トンネリングの後、ＡＨＣ注入によるチュ−ニング動作
を行うので、Ｆ−Ｎトンネリングでばらついたしきい値
は、書き込み後（浮遊ゲ−トに電子が注入された状態）
におけるしきい値なみにバラツキが低減される。なぜな
らば、平衡しきい値電圧Ｖth^*は、デ−タ書き込み後の
しきい値Ｖthと同様、加工バラツキが生んだ容量結合バ
ラツキのみしか反映されないからである。

【００５０】なお、上記第１の消去動作例で説明したよ
うな、ソ−ス拡散層と制御ゲ−ト（ワ−ド線）とを選択
してデ−タの消去を行う方式においては、ソ−ス拡散層
を共有するセルを、いくつかのロウ毎にまとめてブロッ
ク化しておくと、デ−タを、ブロック単位で消去するこ
とができる。このような場合、ソ−ス拡散層側からＡＨ
Ｃ注入を行えば、選択ブロックに対してのみ、ストレス
が印加されるようになるので、非選択ブロックに対して
は、ストレスフリ−とすることができる。次に、この発
明に係わる不揮発性半導体記憶装置における物理現象に
ついて説明する。

【００５１】図１２（ａ）は、ＭＯＳＦＥＴのゲ−ト電
流とゲ−ト電圧との関係を示す図、図１２（ｂ）は、試
験に用いられたＭＯＳＦＥＴの断面図である。図１２
（ｂ）において、参照符号１０８はゲ−ト絶縁膜を示
し、参照符号１１０はゲ−トを示している。

【００５２】図１２（ａ）および（ｂ）に示すように、
ＭＯＳＦＥＴのソ−ス拡散層１０３を接地し、ドレイン
拡散層１０５に例えば６Ｖの電位を印加すると、チャネ
ル・エレクトロンがドレイン拡散層１０５近傍で加速さ
れ、衝突電離によってＡＨＣをを生成し、ＡＨＥ（ｅ）
およびＡＨＨ（ｈ）を発生させる。ＡＨＥおよびＡＨＨ
はともにゲ−トへ注入されるが、その注入効率は、ゲ−
ト電圧に依存する。ゲ−ト電圧には、ＡＨＥ注入とＡＨ
Ｈ注入とがつり合う平衡電圧Ｖｇ^*が存在する。ゲ−ト
電圧Ｖｇが、この平衡電圧Ｖｇ^*より低いと、ＡＨＨ
（ｈ）が支配的にゲ−ト１１０に注入され、ゲ−ト電流
Ｉｇが流れ出す。逆に、ゲ−ト電圧Ｖｇが平衡電圧Ｖｇ
^*より高いと、ＡＨＥ（ｅ）が支配的にゲ−ト１１０に
注入され、同様にゲ−ト電流Ｉｇが流れる。尚、ゲ−ト
電圧Ｖｇが、平衡電圧Ｖｇ^*より、はるかに高い場合に
は、チャネルで十分にれた加速されたキャリアがチャネ
ル・ホット・キャリア（この例はｎチャネル型ＭＯＳＦ
ＥＴであるのでチャネル・ホット・エレクトロン、ＣＨ
Ｅと称す）となり、ＣＨＥがゲ−ト１１０に注入され、
ゲ−ト電流Ｉｇが流れる。

【００５３】このような現象を、メモリセルに置き換え
て考えると、Ｆ−Ｎトンネル電流によりエレクトロンが
引き抜かれたセルが、平衡電圧Ｖｇ^*よりも高くなるよ
うに帯電している場合は、上記ＭＯＳＦＥＴと同様に、
発生したＡＨＣのうち、ＡＨＥ（ｅ）が支配的に浮遊ゲ
−トに注入されるようになる。結果として、浮遊ゲ−ト
の電位が下がり、浮遊ゲ−トの電位は、正の方向から、
平衡電圧Ｖｇ^*に漸近する。反対に、Ｆ−Ｎトンネル電
流によりエレクトロンが引き抜かれたセルが、浮遊ゲ−
トが平衡電圧Ｖｇ^*よりも低くなるように帯電している
場合は、ＡＨＨ（ｈ）が支配的に浮遊ゲ−トに注入され
るようになる。よって、浮遊ゲ−トの電位が上がり、浮
遊ゲ−トの電位は、負の方向から、平衡電圧Ｖｇ^*に漸
近する。結局、セルのしきい値もある一定のしきい値Ｖ
th^*に漸近することになる。すなわち、ＡＨＣ注入によ
って、浮遊ゲ−トがこの平衡電圧Ｖｇ^*になったセルし
きい値電圧が、Ｖth^*である。このことからＶth^*を平衡
しきい値電圧と呼んでいる。

【００５４】また、この発明では、例えば図２２に示す
構造のメモリセルのチャネル１０７にチャネル・エレク
トロンを走らせ、このチャネル・エレクトロンをトリガ
に用いてＡＨＣを発生させる。このため図１３に示すよ
うに、メモリセルでは、制御ゲ−ト１１５の電圧Ｖｇ
が、例えば０Ｖのようにしきい値電圧以下の低い電圧で
あっても、僅かにチャネル電流Ｉchが流れるように設定
しておく。尚、図１３においては、セルのしきい値電圧
を、ドレイン電流に１μＡ流れた時の電圧Ｖｇ（図中で
は１Ｖ）として定義している。図１４（ａ）は、ドレイ
ンストレス時間とセルのしきい値との関係を示した図、
図１４（ｂ）は、試験に用いられたメモリセルの断面図
である。

【００５５】図１４（ａ）および（ｂ）に示すように、
セル１２のソ−ス拡散層１０３を接地し、制御ゲ−ト１
１５に０Ｖ、ドレイン拡散層１０５に例えば６Ｖの電
位、を印加する。このようにドレイン拡散層１０５にス
トレスを与えておくと、そのストレス時間の経過に伴
い、セル１２のしきい値が変化する。例えばセルの初期
のしきい値Ｖth_int を１．５Ｖ程度としてストレスを印
加した場合、１０００ｍ秒経過した時には、約０．７Ｖ
に下がっている。また、セルの初期のしきい値Ｖth_int
を−０．５Ｖ程度としてストレスを印加した場合、１０
００ｍ秒経過した時には、約０．７Ｖに上がっている。
すなわち、この試験に用いたセル１２では、平衡しきい
値電圧Ｖth^*が約０．７Ｖである。

【００５６】このように、例えばドレイン拡散層１０５
にストレスを与えることで、平衡しきい値電圧Ｖth
^*（０．７Ｖ）より、初期のしきい値Ｖth_int が高い場
合、浮遊ゲ−ト１１１にはＡＨＨが注入され、また初期
のしきい値Ｖth_int が低い場合、浮遊ゲ−ト１１１には
ＡＨＥが注入され、そのストレス印加時間の経過に伴
い、セルしきい値のシフトが起こる。そして、セルのし
きい値は、平衡しきい値電圧Ｖth^*に収束して行く。

【００５７】図１５は、この発明に係わるフラッシュＥ
ＥＰＲＯＭのEndurance 特性を示す図である。横軸は書
き込み／消去の回数を表し、横軸はセルのしきい値を表
す。図１５において、線Ｉは書き込み後のしきい値を示
し、線IIは消去後のしきい値を示す。このEndurance 試
験では、Ｆ−Ｎトンネル消去後のしきい値が設計上約
０．７Ｖとなり、チュ−ニング後の平衡しきい値電圧Ｖ
th^*が約１．７Ｖとなるセルを使用した。試験の条件
は、次の通りである。 ［書き込み］制御ゲ−トに＋１０．５Ｖ、ドレイン拡散
層に＋５．０Ｖ、ソ−ス拡散層をオ−プンとした状態
を、１０μ秒間保つ。 ［消去］

【００５８】制御ゲ−トに−１２Ｖ、ドレイン拡散層に
０Ｖ、ソ−ス拡散層に＋６Ｖを印加した状態を、５０ｍ
秒間保ち、その後、チュ−ニング動作として、制御ゲ−
トを０Ｖとした状態を、０．５秒間保つ。このような条
件の書き込み／消去を繰り返し行った。

【００５９】上記Endurance 試験による結果は、図１５
に示されるように、書き込み／消去の回数が１０⁵ 回に
至っても、約０．２Ｖ程度と、実使用上、問題が無い結
果が得られた。よって、この発明は、セルのEndurance
等の信頼性に与える影響も少ない。尚、この発明は、上
記実施例に限られるものではなく、種々の変形が可能で
ある。

【００６０】例えば、この発明を実施するにあたり、メ
モリセルの形状は問われない。一例を挙げると、上記実
施例で示したセルの他、絶縁膜を介して浮遊ゲ−トと一
部が重なっている消去ゲ−トを有し、この消去ゲ−トに
電圧を印加することで、浮遊ゲ−ト中に蓄積されている
電子を、絶縁膜をＦ−Ｎトンネリングさせて消去ゲ−ト
に引き抜くセルにおいても、この発明を適用することが
できる。すなわち、浮遊ゲ−ト中に蓄積されているエレ
クトロンを消去ゲ−トに引き抜いた後、ソ−ス、あるは
ドレイン拡散層に電圧を印加して、ＡＨＥまたはＡＨＨ
を浮遊ゲ−ト内に注入すれば、上記実施例と同様の効果
を得ることができる。

【００６１】また、デ−タを記憶するための電荷蓄積部
としては、浮遊ゲ−トの他、シリコン酸化膜とシリコン
窒化膜との積層膜をゲ−ト絶縁膜に用い、これらの膜の
界面並びに窒化膜側に広がったトラップに電子を注入し
て書き込む、所謂“ＭＮＯＳ（Metal Nitride Oxide Se
miconductor ）”型としても良い。

【００６２】さらに、この発明はフラッシュＥＥＰＲＯ
Ｍのセルのみならず、例えば紫外線消去型ＥＰＲＯＭの
セルにも用いることができる。この場合には、浮遊ゲ−
トからの電子を引き抜きをＦ−Ｎトンネリングによら
ず、紫外線照射により、浮遊ゲ−ト中に蓄積された電子
を励起させ、絶縁膜が有する障壁を越えさせて、基板
や、ソ−ス拡散層、あるいはドレイン拡散層等に引き抜
く。この後、上記実施例で説明したように、浮遊ゲ−ト
にＡＨＥまたはＡＨＨを注入すれば良い。この場合、原
理的に平衡しきい値電圧Ｖth^*は、紫外線照射により得
られるしきい値ＵＶ−Ｖthよりも低いので、ＥＰＲＯＭ
のセルの紫外線照射後のセルのしきい値を、さらに低い
しきい値へとシフトさせることができる。これによっ
て、セル電流を多く流せるようになり、動作を高速化で
きる。また、フラッシュ以外のＥＥＰＲＯＭのセルにも
使用することができる。フラッシュ以外のＥＥＰＲＯＭ
のセルでは、浮遊ゲ−トから電子を引き抜いた状態を、
書き込み状態とするセルが用いられるが、このようなセ
ルにおいて、この発明を適用すれば、書き込み後のセル
のしきい値のバラツキをなくすことができる。

【００６３】また、平衡しきい値電圧Ｖth^*は、セルの
形状や、チャネル領域の不純物濃度等で制御できるが、
次に説明する方法でも平衡しきい値電圧Ｖth^*を制御で
きる。すなわち、ＡＨＣ注入時、制御ゲ−トに任意の電
圧を与えることである。例えばＡＨＣ注入時、制御ゲ−
トに正の電位を与えると、平衡しきい値電圧Ｖth^*を正
の方向にシフトできる。一方、制御ゲ−トに正の電位を
与えると、平衡しきい値電圧Ｖth^*を負の方向にシフト
できる。このような方法によって、平衡しきい値電圧Ｖ
th^*を任意に制御しても良い。

【００６４】また、Ｆ−Ｎトンネル消去直後の初期しき
い値Ｖth_int は、上記実施例で説明したように、平衡し
きい値電圧Ｖth^*より、正／負、いずれの方向にあって
も構わない。しかし、ＡＨＨの注入効率よりも、ＡＨＥ
の注入効率のほうが良いので、チュ−ニング動作を速め
るには、ＡＨＥ注入が支配的に起こるように、初期しき
い値Ｖth_int を、平衡しきい値電圧Ｖth^*より、負の方
向に設定されることが望ましい。また、ＡＨＥ注入を支
配的に起こるようにすることでＡＨＨ注入を少なくする
と、ゲ−ト酸化膜等へのホ−ルのトラッピングが抑制さ
れ、ゲ−ト酸化膜の劣化を防止できる、という効果も得
られる。この方法について、以下、図面を参照して詳細
に説明する。

【００６５】図１６（ａ）は、浮遊ゲ−ト電圧Ｖ_FGとチ
ャネル電流Ｉ_d とＡＨＣの発生量との関係を模式的に示
す図で、チャネル不純物濃度が異なる場合の２例を示し
てある。

【００６６】図１６（ａ）に示すように、浮遊ゲ−ト電
圧Ｖ_FGの増加とともにチャネル電流Ｉ_d が増加する。チ
ャネルの不純物濃度が濃い場合にはチャネル電流Ｉ_d の
立ち上がりは高い浮遊ゲ−ト電圧Ｖ_FG側へシフトしてい
る。ＡＨＣはチャネル電流で誘起されるのでＡＨＣ発生
量はチャネル電流の増加に伴い増加する。チャネルの不
純物濃度が濃い場合にはＡＨＣ発生量もまた高い浮遊ゲ
−ト電圧Ｖ_FG側へシフトする。図１６（ｂ）は、浮遊ゲ
−ト電圧Ｖ_FGとＡＨＣの注入効率との関係を模式的に示
す図である。

【００６７】図１６（ｂ）に示すように、浮遊ゲ−ト電
圧Ｖ_FGが低い時には、ドレインからゲ−ト向かう電界が
強いので、ＡＨＨの注入効率（線Ｉ）の方がＡＨＥの注
入効率（線II）より勝っている。電圧Ｖ_FGが上昇するに
つれドレインからゲ−トへ向かう電界が弱まり、ＡＨＥ
の注入効率（線II）の方がＡＨＧの注入効率（線II）よ
り勝るようになる。図１６（ｃ）はチャネル濃度が薄い
場合の、浮遊ゲ−ト電圧Ｖ_FGとＡＨＣ注入量との関係を
模式的に示す図である。

【００６８】ＡＨＣ注入量は、図１６（ａ）のＡＨＣ発
生量と、図１６（ｂ）のＡＨＣ注入効率の積に比例する
から、浮遊ゲ−ト電圧異存性で示すと、図１６（ｃ）に
示すようになる。チャネルの濃度が薄い場合には、低い
ゲ−ト電圧でチャネル電流が流れ出し、それによって誘
起されるＡＨＣも低いゲ−ト電圧で起こることになる。
そして、低い浮遊ゲ−ト電圧ではＡＨＨの注入効率も高
いので、十分ＡＨＨ注入が起こり得る。高い浮遊ゲ−ト
電圧ではＡＨＥの発生量および注入効率が高くなるので
ＡＨＥが支配的となる。

【００６９】図１７（ａ）および（ｂ）は、ドレインス
トレス時間とセルのしきい値電圧との関係を示す図であ
るが、図１７（ａ）がチャネルの不純物濃度が薄い場合
に相当する。図１６（ｄ）は、チャネルの不純物濃度が
濃い場合の浮遊ゲ−ト電圧Ｖ_FGとＡＨＣ注入量との関係
を模式的に示す図である。

【００７０】チャネルの不純物濃度が濃い場合には、浮
遊ゲ−ト電圧を高くしてはじめてチャネル電流が流れ出
すので、それによって誘起されるＡＨＣも高い浮遊ゲ−
ト電圧で起こることになる。そして、高い浮遊ゲ−ト電
圧では、ＡＨＥは発生量および注入効率とも高いので十
分ＡＨＥ注入が起こり得る。ＡＨＨについて言えば、チ
ャネル電流に誘起されて発生はしているものの、高い浮
遊ゲ−ト電圧領域であるために注入効率が低く、結果と
してＡＨＨ注入はほとんど起こらないようになる。図１
７（ｂ）に示すドレインストレス時間とセルのしきい値
電圧の関係がこのチャネルの不純物濃度が濃い場合に相
当する。結果、チャネルの不純物濃度を高めることによ
り、ＡＨＥ注入を支配的に起こさせるようにしたセルを
得ることができる。尚、ＡＨＨの注入効率を高めるに
は、ソ−ス／ドレイン拡散層に電圧を、パルス状に印加
することによって、実現できる。

【００７１】さらに、上記実施例では、Ｆ−Ｎトンネリ
ングによる消去動作を１回だけ行っているが、この消去
を、インテリジェント消去方式を用いて行っても良い。
すなわち、インテリジェント消去方式によって、全てセ
ルがオンセルとなる状態まで、“消去−ベリファイ”を
繰り返し、全てのセルが所望のしきい値以下になったと
判断されてから、上記ＡＨＣ注入を用いたしきい値のチ
ュ−ニングを行うことも可能である。

【００７２】また、この発明によれば、究極的には、イ
ンテリジェント消去方式を用いなくても、セルの過消去
を防止できるものである。なぜならば、Ｆ−Ｎトンネル
消去後において、セルが過消去状態となっていても、過
消去状態のセル（浮遊ゲ−トが強く正に帯電しているセ
ル）にはＡＨＥが注入され、セルの帯電状態を負の方向
にシフトでき、セルのしきい値を上昇させることができ
るためである。

【００７３】さらに、プレプログラミングも行う必要は
ない。これも、上記同様に、消去状態のセルから、さら
に電子を引き抜くことにより過消去状態となっても、過
消去状態のセルにはＡＨＥが注入されて、過消去状態か
ら脱することができるためである。このような消去方法
について、図面を参照して説明する。図１８は消去動作
から書き込み動作までのフロ−チャ−ト、図１９は、図
１８にに示す消去動作とセルのしきい値との関係を示す
図である。

【００７４】図１８および図１９に示すように、書き込
み状態のセルと消去状態のセルとから、同時に、Ｆ−Ｎ
トンネル電流により、エレクトロンを引き抜く（ＳＴ．
１）。この後、消去状態となったセルに、一斉にＡＨＣ
を注入し、しきい値をチュ−ニングする（ＳＴ．２）。
この後、選ばれたセルに対して、制御ゲ−トにプログラ
ム電圧（例えば１０Ｖ）を印加し、ソ−ス拡散層を接地
し、ドレイン拡散層に動作電圧（例えば５Ｖ）を印加し
てチャネル・エレクトロンを加速させることにより、チ
ャネル・ホット・エレクトロン（ＣＨＥ）を生成し、こ
のＣＨＥをセルに注入し、デ−タを書き込む（ＳＴ．
３）。また、デ−タの書き込みは、制御ゲ−トに１０．
５Ｖ、ドレイン拡散層に５．０Ｖを印加し、ソ−ス拡散
層をオ−プンとして、ドレイン拡散層と基板との接合を
ブレ−クダウンさせ、アバランシェ・ホット・エレクト
ロンを生成し、このＡＨＥをセルに注入して、デ−タを
書き込むようにしても良い。このＡＨＥとしきい値のチ
ュ−ニングに使用されたＡＨＥとは、その発生原因が違
う。すなわち、しきい値のチュ−ニングに使用されるＡ
ＨＥはチャネル電流により誘起されるＡＨＥであり、デ
−タの書き込みに使用されるＡＨＥは、ブレ−クダウン
電流により誘起されるＡＨＥである。また、ＡＨＥが発
生した時の制御ゲ−トへの印加電圧も、しきい値電圧以
下であるか、しきい値電圧以上であるかで相違する。制
御ゲ−トの電圧が、例えばしきい値電圧以下の低電圧で
あると、浮遊ゲ−トの電位が平衡電位Ｖ_FG ^*に収束す
る。しかし、制御ゲ−トの電圧が、例えばしきい値電圧
以上の高電圧であると、ＡＨＥがより強く加速されるた
め、浮遊ゲ−トへのＡＨＥの注入量が増し、浮遊ゲ−ト
の電位が、上記平衡電位よりもさらに低い書き込み状態
の電位までシフトされる。

【００７５】このような消去方法によれば、プレプログ
ラミング、インテリジェントのいずれの方式も使用しな
いでデ−タの消去を行っても、ＡＨＣ注入によってしき
い値を上昇させるので、セルが過消去状態となることが
ない。図２０はその他の消去動作から書き込み動作まで
のフロ−チャ−ト、図２１は、図２０に示す消去動作と
セルのしきい値との関係を示す図である。

【００７６】図２０および図２１に示すように、書き込
み状態のセルと消去状態のセルとに、一斉にＡＨＣを注
入する（ＳＴ．１）。これにより、しきい値が低いセル
（消去状態）にはＡＨＥが注入され、そのしきい値が上
記した平衡しきい値まで上昇する。この時、しきい値が
高いセル（書き込み状態）のセルのしきい値は、上述し
たＡＨＨ注入を抑制する方法を用いれば、ほとんど変化
しない。この後、書き込み状態のセルと消去状態のセル
とから、同時に、Ｆ−Ｎトンネル電流により、エレクト
ロンを引き抜く（ＳＴ．２）。この後、選ばれたセルに
対して、ＣＨＥをセルに注入し、デ−タを書き込む（Ｓ
Ｔ．３）。

【００７７】この方法であると、Ｆ−Ｎトンネル電流に
よるデ−タの消去の後、消去状態のセルのしきい値にバ
ラツキが残るが、ＡＨＣ注入によりしきい値を上昇させ
る工程があるため、セルが過消去状態となることがなく
なる。

【００７８】これらのような消去方法であると、ＡＨＣ
注入を、例えば制御ゲ−トの電圧を０Ｖとして行うこと
が可能となるため、例えば制御ゲ−トの電圧を１２Ｖと
してＣＨＥをセルに注入するプリプログラミング方式に
比べ、消費電力を少なくできる。また、しきい値電圧を
揃える動作であるプレプログラミングは数バイト単位で
セルにデ−タを書き込む方法であるのに比べて、例え
ば、消去ブロック内でソ−スが共通でソ−ス側でＡＨＣ
注入を行う場合には、消去ブロック内の全てのセルに対
して一括して同時にＡＨＣストレスを印加することにな
るので、しきい値電圧を揃える動作に要する時間が本発
明の方が短くて済み、しきい値電圧を揃える動作を含め
た消去時間は短くて済むようになる。さらに、Ｆ−Ｎト
ンネル電流によるデ−タの消去が１回で良いため、この
種の消去を数回繰り返すインテリジェント方式に比べ、
デ−タの消去に要する時間を短縮することが可能であ
る。また、次のような消去方式も、この発明の範囲であ
る。

【００７９】すなわち、Ｆ−Ｎトンネリングにより消去
後、ベリファイを行って、過消去のセルが無いと判断さ
れた場合には、ＡＨＣ注入を行わず、過消去状態のセル
が有ると判断された場合にのみ、そのビット線を検知し
て、そのビット線に電位を与え、ドレイン拡散層側から
のＡＨＣ注入によるしきい値のチュ−ニングを行う方式
である。このような方式を使用した場合には、消費電力
を少なくできる。

【００８０】

【発明の効果】以上説明したように、この発明によれ
ば、電荷引き抜き後のセルのしきい値のバラツキが小さ
くなる不揮発性半導体記憶装置およびその動作方法を提
供できる。また、プレプログラミングを行わなくともデ
−タの過消去に問題を改善できる新規な動作方法を提供
できる。

【図面の簡単な説明】

【図１】図１はこの発明の実施例に係わるフラッシュＥ
ＥＰＲＯＭの全体構成を示すブロック図である。

【図２】図２は図１に示すデ−タ消去回路ブロック図で
ある。

【図３】図３は図１に示す装置の消去動作を説明する図
で（ａ）は消去動作制御部の動作のフロ−チャ−ト、
（ｂ）は消去動作のフロ−チャ−トである。

【図４】図４は図１に示す消去回路の他の構成を示すブ
ロック図である。

【図５】図５は図４に示す消去回路のタイミングチャ−
トである。

【図６】図６は第１の消去動作を説明する図で（ａ）は
タイミングチャ−ト、（ｂ）は電子の引き抜き状態を示
す図、（ｃ）はＡＨＣの注入状態を示す図である。

【図７】図７は第２の消去動作を説明する図で（ａ）は
タイミングチャ−ト、（ｂ）は電子の引き抜き状態を示
す図、（ｃ）はＡＨＣの注入状態を示す図である。

【図８】図８は第３の消去動作を説明する図で（ａ）は
タイミングチャ−ト、（ｂ）は電子の引き抜き状態を示
す図、（ｃ）はＡＨＣの注入状態を示す図である。

【図９】図９は第４の消去動作を説明する図で（ａ）は
タイミングチャ−ト、（ｂ）は電子の引き抜き状態を示
す図、（ｃ）はＡＨＣの注入状態を示す図である。

【図１０】図１０は第５の消去動作を説明する図で
（ａ）はタイミングチャ−ト、（ｂ）は電子の引き抜き
状態を示す図、（ｃ）はＡＨＣの注入状態を示す図であ
る。

【図１１】図１１は第６の消去動作を説明する図で
（ａ）はタイミングチャ−ト、（ｂ）は電子の引き抜き
状態を示す図、（ｃ）はＡＨＣの注入状態を示す図であ
る。

【図１２】図１２は物理現象を説明する図で（ａ）はゲ
−ト電流とゲ−ト電圧との関係を示す図、（ｂ）はＭＯ
ＳＦＥＴの断面図である。

【図１３】図１３は制御ゲ−ト電圧とドレイン電流との
関係を示す図である。

【図１４】図１４はこの発明の実施例に係わる装置によ
るしきい値の変動を説明する図で（ａ）はドレインスト
レス時間とセルしきい値との関係を示した図、（ｂ）は
メモリセルの断面図である。

【図１５】図１５はこの発明の実施例に係わる装置のEn
durance 特性を示す図である。

【図１６】図１６はこの発明の実施例に係わる装置のＡ
ＨＣ注入を説明する図で（ａ）は浮遊ゲ−ト電圧とチャ
ネル電流との関係、および浮遊ゲ−ト電圧とＡＨＣの発
生量との関係を示す図、（ｂ）は浮遊ゲ−ト電圧とＡＨ
Ｃの注入効率との関係を示す図、（ｃ）および（ｄ）は
それぞれ浮遊ゲ−ト電圧とチャネル電流との関係、およ
び浮遊ゲ−ト電圧とゲ−ト電流との関係を示す図であ
る。

【図１７】図１７はこの発明の実施例に係わる装置のＡ
ＨＣ注入によるしきい値の変動を説明する図で（ａ）お
よび（ｂ）はそれぞれドレインストレス時間とセルしき
い値との関係を示す図である。

【図１８】図１８は消去から書き込みまでの動作を示す
フロ−チャ−トである。

【図１９】図１９は図１８に示す動作とセルしきい値と
の関係を示す図である。

【図２０】図２０は消去から書き込みまでの他の動作を
示すフロ−チャ−トである。

【図２１】図２１は図２０に示す他の動作とセルしきい
値との関係を示す図である。

【図２２】図２２はメモリセルの断面図である。

【図２３】図２３は従来の消去動作を説明する図で
（ａ）は消去動作を示すフロ−チャ−ト、（ｂ）は消去
動作としきい値との関係を示す図である。

【符号の説明】

１０…チップ、１２…メモリセル、１４…メモリセルア
レイ、２４…デ−タ消去回路、２６…Ｆ−Ｎトンネル消
去制御回路、２８…ＡＨＣ注入制御回路、３０…消去動
作制御部、１０１…ｐ型シリコン基板、１０３…ソ−ス
拡散、１０５…ドレイン拡散層、１０７…チャネル領
域、１０９…第１ゲ−ト絶縁膜、１１１…浮遊ゲ−ト、
１１３…第２ゲ−ト絶縁膜、１１５…制御ゲ−ト。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 誠司 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 小尾 えつし 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 押切 雅光 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭63−227064（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板領域と、この基
   板領域内に形成された第２導電型のソ−ス領域およびド
   レイン領域と、前記ソ−ス領域とドレイン領域との間の
   チャネル領域上にゲ−ト絶縁物を介して配置される電荷
   蓄積部と、前記電荷蓄積部上に層間絶縁膜を介して形成
   された制御ゲ−トとから成るメモリセルを有し、 前記制御ゲ−トと前記ソ−ス領域、前記ドレイン領域お
   よび前記基板領域のいずれかの領域との間に前記いずれ
   かの領域が高電位となる電圧を印加し、前記電荷蓄積部
   に蓄積された電子を前記いずれかの領域に放出させる放
   出手段と、 前記制御ゲ−トに読み出し電圧以下の電圧を供給しなが
   ら、前記ソ−ス領域と前記ドレイン領域との間に前記ド
   レイン領域および前記ソ−ス領域のいずれかの領域が高
   電位となる電圧を印加し、前記高電位となった領域の近
   傍にアバランシェ・ホット・キャリアを発生させ、この
   アバランシェ・ホット・キャリアを前記電荷蓄積部に注
   入する注入手段と、 を具備することを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記メモリセルは、前記制御ゲ−トに読
   み出し電圧以下の電圧を供給した時、前記チャネル領域
   に、前記制御ゲ−トに読み出し電圧を供給した時に流れ
   るチャネル電流以下のチャネル電流が流れるように構成
   されていることを特徴とする請求項１に記載の不揮発性
   半導体記憶装置。
3. 【請求項３】 前記注入手段は、前記放出手段の動作が
   終えた後に動作するように構成されていることを特徴と
   する請求項２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記放出手段は、前記注入手段の動作が
   終えた後に動作するように構成されていることを特徴と
   する請求項２に記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記アバランシェ・ホット・キャリアは
   アバランシェ・ホット・エレクトロンとアバランシェ・
   ホット・ホ−ルとを含み、前記浮遊ゲ−トの電位は前記
   アバランシェ・ホット・エレクトロンの注入量とアバラ
   ンシェ・ホット・ホ−ルの注入量とが互いつり合う平衡
   電位を有し、前記電子放出後の前記電荷蓄積部の電位を
   前記平衡電位よりも正の方向となるように設定し、前記
   電荷蓄積部への前記アバランシェ・ホット・ホ−ルの注
   入が抑制されるように構成されたことを特徴とする請求
   項３または４いずれかに記載の不揮発性半導体記憶装
   置。
6. 【請求項６】 前記電子放出後の前記電荷蓄積部の電位
   を前記平衡電位よりも正の方向となるように設定した
   時、前記電荷蓄積部の電位のアシストによりしきい値電
   圧が低くなる現象を、前記チャネル領域の不純物濃度を
   高めることにより抑制するように構成されたことを特徴
   とする請求項５に記載の不揮発性半導体記憶装置。
7. 【請求項７】 第１導電型の半導体基板領域と、この基
   板領域内に形成された第２導電型のソ−ス領域およびド
   レイン領域と、前記ソ−ス領域とドレイン領域との間の
   チャネル領域上にゲ−ト絶縁物を介して配置される電荷
   蓄積部と、前記電荷蓄積部上に層間絶縁膜を介して形成
   された制御ゲ−トとから成るメモリセルを有する不揮発
   性半導体記憶装置の動作方法であって、 前記制御ゲ−トと前記ソ−ス領域、前記ドレイン領域お
   よび前記基板領域のいずれかの領域との間に前記いずれ
   かの領域が高電位となる電圧を印加し、前記電荷蓄積部
   に蓄積された電子を前記いずれかの領域に放出させた
   後、 前記制御ゲ−トに読み出し電圧以下の電圧を供給しなが
   ら、前記ソ−ス領域と前記ドレイン領域との間に前記ド
   レイン領域および前記ソ−ス領域のいずれかの領域が高
   電位となる電圧を印加して、前記高電位となった領域の
   近傍にアバランシェ・ホット・キャリアを発生させ、こ
   のアバランシェ・ホット・キャリアを前記電荷蓄積部に
   注入することを特徴とする不揮発性半導体記憶装置の動
   作方法。
8. 【請求項８】 前記制御ゲ−トに読み出し電圧以下の電
   圧を供給した時、前記チャネル領域には、前記制御ゲ−
   トに読み出し電圧を供給した時に流れるチャネル電流以
   下のチャネル電流が流れることを特徴とする請求項７に
   記載の不揮発性半導体記憶装置の動作方法。
9. 【請求項９】 前記アバランシェ・ホット・キャリア
   は、前記制御ゲ−トに読み出し電圧以下の電圧を供給し
   た時に流れるチャネル電流により誘起されることを特徴
   とする請求項８に記載の不揮発性半導体記憶装置の動作
   方法。
10. 【請求項１０】 前記電荷蓄積部は浮遊ゲ−トで成り、
    前記ゲ−ト絶縁物は絶縁膜で成り、前記制御ゲ−トと前
    記ソ−ス領域、前記ドレイン領域および前記基板領域の
    いずれかの領域との間に前記いずれかの領域が高電位と
    なる電圧を印加した時、前記絶縁膜にＦ−Ｎトンネル電
    流が流れ、このＦ−Ｎトンネル電流により前記浮遊ゲ−
    トに蓄積された電子が前記いずれかの領域に放出される
    ことを特徴とする請求項９に記載の不揮発性半導体記憶
    装置の動作方法。
11. 【請求項１１】 前記アバランシェ・ホット・キャリア
    はアバランシェ・ホット・エレクトロンとアバランシェ
    ・ホット・ホ−ルとを含み、前記浮遊ゲ−トの電位は前
    記アバランシェ・ホット・エレクトロンの注入量とアバ
    ランシェ・ホット・ホ−ルの注入量とが互いつり合う平
    衡電位を有し、前記電子を前記ソ−ス領域に放出させた
    後の浮遊ゲ−トの電位が前記平衡電位よりも正の方向に
    ある時には前記アバランシェ・ホット・エレクトロンが
    前記アバランシェ・ホット・ホ−ルよりも多く前記浮遊
    ゲ−トに注入され、前記平衡電位よりも負の方向にある
    時には前記アバランシェ・ホット・ホ−ルが前記アバラ
    ンシェ・ホット・エレクトロンよりも多く前記浮遊ゲ−
    トに注入されることを特徴とする請求項１０に記載の不
    揮発性半導体記憶装置の動作方法。
12. 【請求項１２】 前記浮遊ゲ−トの電位が前記平衡電位
    よりも正の方向となるように前記電子を前記いずれかの
    領域に放出させ、前記浮遊ゲ−トへの前記アバランシェ
    ・ホット・ホ−ルの注入を抑制することを特徴とする請
    求項１１に記載の不揮発性半導体記憶装置の動作方法。
13. 【請求項１３】 前記浮遊ゲ−トの電位が前記平衡電位
    よりも正の方向となるように前記電子を前記いずれかの
    領域に放出させた時、前記浮遊ゲ−トの電位のアシスト
    によりしきい値電圧が低くなる現象を、前記チャネル領
    域の不純物濃度を高めることにより抑制するように構成
    されたことを特徴とする請求項１２に記載の不揮発性半
    導体記憶装置の動作方法。
14. 【請求項１４】 第１導電型の半導体基板領域と、この
    基板領域内に形成された第２導電型のソ−ス領域および
    ドレイン領域と、前記ソ−ス領域とドレイン領域との間
    のチャネル領域上にゲ−ト絶縁物を介して配置されるデ
    −タをストアする電荷蓄積部と、前記電荷蓄積部上に層
    間絶縁膜を介して形成された制御ゲ−トとから成るメモ
    リセルを有する不揮発性半導体記憶装置の動作方法であ
    って、 前記制御ゲ−トと前記ソ−ス領域、前記ドレイン領域お
    よび前記基板領域のいずれかの領域との間に前記いずれ
    かの領域が高電位となる電圧を印加し、前記電荷蓄積部
    に蓄積された電子を前記いずれかの領域に放出させた
    後、前記制御ゲ−トに読み出し電圧以下の電圧を供給し
    ながら、前記ソ−ス領域と前記ドレイン領域との間に前
    記ドレイン領域および前記ソ−ス領域のいずれかの領域
    が高電位となる電圧を印加し、前記高電位となった領域
    の近傍にアバランシェ・ホット・キャリアを発生させ、
    このアバランシェ・ホット・キャリアを前記電荷蓄積部
    に注入して前記電荷蓄積部にストアされたデ−タを消去
    し、 前記制御ゲ−トに読み出し電圧以上の電圧を供給しなが
    ら、前記ドレイン領域および前記ソ−ス領域のいずれか
    の領域と前記制御ゲ−トとの間に前記制御ゲ−トが高電
    位となる電圧を印加して、ホット・エレクトロンを前記
    電荷蓄積部に注入して前記電荷蓄積部にデ−タを書き込
    むことを特徴とする不揮発性半導体記憶装置の動作方
    法。
15. 【請求項１５】 第１導電型の半導体基板領域と、この
    基板領域内に形成された第２導電型のソ−ス領域および
    ドレイン領域と、前記ソ−ス領域とドレイン領域との間
    のチャネル領域上にゲ−ト絶縁物を介して配置されるデ
    −タをストアする電荷蓄積部と、前記電荷蓄積部上に層
    間絶縁膜を介して形成された制御ゲ−トとから成るメモ
    リセルを有する不揮発性半導体記憶装置の動作方法であ
    って、 前記制御ゲ−トに読み出し電圧以下の電圧を供給しなが
    ら、前記ソ−ス領域と前記ドレイン領域との間に前記ド
    レイン領域および前記ソ−ス領域のいずれかの領域が高
    電位となる電圧を印加し、前記高電位となった領域の近
    傍にアバランシェ・ホット・キャリアを発生させ、この
    アバランシェ・ホット・キャリアを前記電荷蓄積部に注
    入した後、前記制御ゲ−トと前記ソ−ス領域、前記ドレ
    イン領域および前記基板領域のいずれかの領域との間に
    前記いずれかの領域が高電位となる電圧を印加し、前記
    電荷蓄積部に蓄積された電子を前記いずれかの領域に放
    出させて前記電荷蓄積部にストアされたデ−タを消去
    し、 前記制御ゲ−トに読み出し電圧以上の電圧を供給しなが
    ら、前記ドレイン領域および前記ソ−ス領域のいずれか
    の領域と前記制御ゲ−トとの間に前記制御ゲ−トが高電
    位となる電圧を印加し、ホット・エレクトロンを前記電
    荷蓄積部に注入して前記電荷蓄積部にデ−タを書き込む
    ことを特徴とする不揮発性半導体記憶装置の動作方法。
16. 【請求項１６】 前記制御ゲ−トに読み出し電圧以下の
    電圧を供給した時、前記チャネル領域には、前記制御ゲ
    −トに読み出し電圧を供給した時に流れるチャネル電流
    以下のチャネル電流が流れることを特徴とする請求項１
    ４または１５いずれかに記載の不揮発性半導体記憶装置
    の動作方法。
17. 【請求項１７】 前記アバランシェ・ホット・キャリア
    は、前記制御ゲ−トに読み出し電圧以下の電圧を供給し
    た時に流れるチャネル電流により誘起されたものである
    ことを特徴とする請求項１６に記載の不揮発性半導体記
    憶装置の動作方法。
18. 【請求項１８】 前記デ−タ書き込みは、前記制御ゲ−
    トに読み出し電圧以上の電圧を供給しながら、前記ドレ
    イン領域および前記ソ−ス領域のいずれかの領域と前記
    制御ゲ−トとの間に前記制御ゲ−トが高電位となる電圧
    を印加し、かつ前記いずれかの領域を開放状態としてブ
    レ−クダウン電流を前記いずれかの領域と前記基板領域
    との間に流し、このブレ−クダウン電流により誘起され
    たアバランシェ・ホット・エレクトロンを前記浮遊ゲ−
    トに注入して行われることを特徴とする請求項１７に記
    載の不揮発性半導体記憶装置の動作方法。
19. 【請求項１９】 前記デ−タ書き込みは、前記制御ゲ−
    トに読み出し電圧以上の電圧を供給しながら、前記ドレ
    イン領域および前記ソ−ス領域のいずれかの領域と前記
    制御ゲ−トとの間に前記制御ゲ−トが高電位となる電圧
    を印加し、かつ前記ソ−ス領域と前記ドレイン領域との
    間に電圧を印加することにより前記チャネル領域にチャ
    ネル電流を流してチャネル・エレクトロンを発生させ、
    このチャネル・エレクトロンを前記制御ゲ−トの電位に
    より加速させてチャネル・ホット・エレクトロンとし、
    このチャネル・ホット・エレクトロンを前記浮遊ゲ−ト
    に注入して行われることを特徴とする請求項１８に記載
    の不揮発性半導体記憶装置の動作方法。