CN109473139A - 编程非易失性存储器的方法及存储器系统 - Google Patents

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Abstract

本发明公开了一种编程非易失性存储器的方法及存储器系统，编程非易失性存储器的方法包括下列步骤：对于非易失性存储器的存储单元执行编程及编程验证操作，其中编程及编程验证操作包括施加序列增量阶跃脉冲至存储单元；在存储单元通过编程及编程验证操作后，对于存储单元执行再验证操作；若是存储单元未通过再验证操作，施加再编程脉冲至该存储单元，其中再编程脉冲的振幅大于序列增量阶跃脉冲的最后脉冲的振幅。对于非易失性存储器执行读取操作，以取得对应读取操作的错误位数；调整读取操作的读取参考电压以最小化错误位数。

Description

编程非易失性存储器的方法及存储器系统
技术领域
本发明涉及一种非易失性存储器，且特别涉及一种编程非易失性存储器的方法及存储器系统。
背景技术
近年来，非易失性存储器广泛的使用于各种电子设备，例如个人计算机、笔记本电脑、智能型手机、平板计算机等。非易失性存储器可包括由存储单元(cell)组成的阵列。通过使用多阶储存单元(multi-level cell，MLC)技术，一个存储单元可储存较多位而能够提高存储器密度。随着存储单元的尺寸逐渐减小，在不同存储器状态之间的阈值电压(threshold voltage，Vt)间隔也随之变小，因此导致较高的位错误率，读取存储单元时的噪声变动(noise fluctuation)可能会影响存储器的可靠性。
响应于较高的位错误率，现代的存储器装置中已采用错误更正码(errorcorrecting code，ECC)技术，例如包括BCH码以及低密度奇偶检查码(Low-densityparity-check code，LDPC code)。BCH相对而言实作较容易，但可能较不易处理高位错误率。相比之下，LDPC可处理高位错误率，但需要较大的硬件面积、较复杂的电路结构、以及较多功率消耗。因此，有需要提出一种编程非易失性存储器的方法以及存储器系统，以使得单纯的ECC技术可应用于以深纳米技术节点制造的非易失性存储器装置。
发明内容
本发明有关于一种编程非易失性存储器的方法以及存储器系统，通过组合使用多次验证(multi-times-verify，MTV)以及读取重试(read-retry，RR)，能够降低错误位数，因此可使得单纯的ECC技术可应用于以深纳米技术节点制造的非易失性存储器装置。
根据本发明的一实施例，提出一种编程非易失性存储器的方法，此方法包括下列步骤。对于非易失性存储器的存储单元执行编程及编程验证操作，其中编程及编程验证操作包括施加序列增量阶跃脉冲至存储单元。在存储单元通过编程及编程验证操作后，对于存储单元执行再验证操作。若是存储单元未通过再验证操作，施加再编程脉冲至该存储单元，其中再编程脉冲的振幅大于序列增量阶跃脉冲的最后脉冲的振幅。对于非易失性存储器执行读取操作，以取得对应读取操作的错误位数。调整读取操作的读取参考电压以最小化错误位数。
根据本发明的另一实施例，提出一种存储器系统，存储器系统包括非易失性存储器及控制器。控制器用以执行以下操作：对于非易失性存储器的存储单元执行编程及编程验证操作，在存储单元通过编程及编程验证操作后，对于存储单元执行再验证操作，若是存储单元未通过再验证操作，施加再编程脉冲至该存储单元，对于非易失性存储器执行读取操作，以取得对应读取操作的错误位数，以及调整读取操作的读取参考电压以最小化错误位数。其中在编程及编程验证操作中控制器用以施加序列增量阶跃脉冲至存储单元，再编程脉冲的振幅大于序列增量阶跃脉冲的最后脉冲的振幅。
为了对本发明上述及其他方面有更佳了解，下文特列举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示依照本发明一实施例的多阶储存单元的阈值电压分布示意图。
图2绘示依照本发明一实施例的存储器系统的方块图。
图3绘示依照本发明一实施例的编程非易失性存储器的方法流程图。
图4绘示依照本发明一实施例的多次验证以及读取重试的方法流程图。
图5A绘示依照本发明一实施例在1次擦写后的Vt分布示意图。
图5B绘示依照本发明一实施例在3000次擦写后的Vt分布示意图。
图6绘示依照本发明一实施例的错误位数与ΔVp关系的示意图。
图7A绘示于执行依照本发明一实施例的编程非易失性存储器方法之前的Vt分布示意图。
图7B绘示于执行依照本发明一实施例的编程非易失性存储器方法之后的Vt分布示意图。
图8绘示依照本发明一实施例改善ECC窗口的示意图。
图9绘示依照本发明一实施例的编程吞吐量与MTV使用验证次数关系的示意图。
【符号说明】
10：存储器系统
100：非易失性存储器
120：控制器
S、A、B、C：状态
S201～S209、S301～S311：步骤
VREF、VREF’、VREF1、VREF2、VREF3、VREF4、VREF1’、VREF2’、VREF3’：读取参考电压
PVA、PVB、PVC：编程验证电压
具体实施方式
以下提出各种实施例进行详细说明，然而，实施例仅用以作为范例说明，并不会限缩本发明要保护的范围。此外，实施例中的附图省略部份元件，以清楚显示本发明的技术特点。在所有附图中相同的标号将用于表示相同或相似的元件。
图1绘示依照本发明一实施例的多阶储存单元(MLC)的阈值电压(Vt)分布示意图。在此例中，非易失性存储器的每一存储单元储存2位的数据，每一个多阶储存单元具有四个逻辑状态，即“11”、“10”、“00”及“01”，在图1中分别表示为E状态、A状态、B状态、及C状态。读取参考电压VREF1、VREF2、VREF3可用以区别位于E状态、A状态、B状态、及C状态的存储单元。编程验证(program verify)电压PVA、PVB、PVC可分别用以验证存储单元是否已成功编程到A状态、B状态、C状态。在此例中虽使用MLC作为范例，然而本发明并不仅限于此，在此揭露中的编程方法以及存储器系统也可应用于其他存储器装置，例如包括三阶储存单元(triple-level cells，TLC)及四阶储存单元(quad-level cells，QLC)，其分别可在每个存储单元储存3个位及4个位。
因为存储单元的随机电报噪声(random telegraph noise，RTN)特性，存储单元在状态A的Vt分布会具有低于编程验证电压PVA的“尾巴”部分，类似的，存储单元在状态B及状态C的Vt分布也分别具有低于编程验证电压PVB及PVA的“尾巴”部分，此处所述的“尾巴”部分使得不同存储器状态之间的窗口(window)变窄，而导致读取操作时较高的错误位数(failed bit count，FBC)。
图2绘示依照本发明一实施例的存储器系统的方块图。存储器系统10包括非易失性存储器100及控制器120。控制器120用以执行以下操作：对于非易失性存储器100的存储单元执行编程及编程验证操作，在存储单元通过编程及编程验证操作后，对于存储单元执行再验证(post-verifying)操作，若是存储单元未通过再验证操作，施加再编程脉冲(post-programming pulse)至该存储单元，对于非易失性存储器100执行读取操作，以取得对应读取操作的错误位数(FBC)，以及调整读取操作的读取参考电压以最小化错误位数。其中在编程及编程验证操作中控制器120用以施加序列增量阶跃脉冲(incremental steppulses)至存储单元，再编程脉冲的振幅大于序列增量阶跃脉冲的最后脉冲的振幅。
非易失性存储器100可在电源关闭时保持其储存内容，非易失性存储器100可包括多个存储器区块(block)，每个存储器区块可包括多个存储器页面(page)。非易失性存储器100例如为只读存储器(read-only memory，ROM)、可编程只读存储器(programmable read-only memory，PROM)、电可改写只读存储器(electrically alterable read only memory，EAROM)、擦除式可编程只读存储器(erasable programmable read only memory，EPROM)、电子擦除式可编程只读存储器(electrically erasable programmable read onlymemory，EEPROM)、单次可编程(one-time programmable，OTP)存储器、多次可编程(multiple-times programmable，MTP)存储器、二维快闪(flash)存储器、或三维闪存。控制器120的实现例如为芯片、芯片内的电路区块、固件、含有多个电子元件及导线的电路板、或处理器以及储存程序代码的计算机可读取媒体。控制器120可用以控制非易失性存储器100的编程(写入)、读取、以及擦除操作。
图3绘示依照本发明一实施例的编程非易失性存储器的方法流程图。图3所示的方法可由图2所示的存储器系统10执行，此方法包括下列步骤。步骤S201：对于非易失性存储器的存储单元执行编程及编程验证操作，其中编程及编程验证操作包括施加序列增量阶跃脉冲至存储单元。步骤S203：在存储单元通过编程及编程验证操作后，对于存储单元执行再验证操作。步骤S205：若是存储单元未通过再验证操作，施加再编程脉冲至该存储单元，其中再编程脉冲的振幅大于序列增量阶跃脉冲的最后脉冲的振幅。步骤S207：对于非易失性存储器执行读取操作，以取得对应读取操作的错误位数。步骤S209：调整读取操作的读取参考电压以最小化错误位数。以下将详细叙述关于图3的各步骤。
图3所示方法的一个实施例可以参考图4，其绘示依照本发明一实施例的多次验证以及读取重试的方法流程图。在步骤S300，控制器120用以擦除(erase)存储器区块内的存储单元。步骤S301及S302可对应图3的步骤S201。在步骤S20l：控制器120用以施加序列增量阶跃脉冲至非易失性存储器100的存储单元，在一实施例中，可以使用增量阶跃脉冲编程(Incremental Step Pulse Programming，ISPP)技术，序列增量阶跃脉冲的振幅以一步距(step size)ΔV递增。举例而言，步距ΔV＝0.2V，步骤S201可包括使用1.0V脉冲编程(S301)、使用1.0V脉冲验证(S302)、使用1.2V脉冲编程(S301)、使用1.2V脉冲验证(S302)、使用1.4V脉冲编程(S301)、使用1.4V脉冲验证(S302)、依此类推，直到存储单元被验证有成功编程到欲编程的状态(即通过步骤S302的编程验证)。
在存储单元通过步骤S302的编程及编程验证操作之后，可于步骤S303对于存储单元执行多次验证(multi-times verify，MTV)操作，此步骤可对应于图3的步骤S203。在步骤S304，控制器120通过施加再验证脉冲PVMTV至存储单元，以决定存储单元是否通过MTV。在一实施例中，再验证(post-verifying)操作包括多个再编程验证操作，若是存储单元未通过多个再编程验证操作的其中至少之一，则视为存储单元未通过再验证操作(即步骤S304未通过MTV)。
若是存储单元于步骤S304未通过再验证操作，进入步骤S305，其对应图3的步骤S205。在步骤S305，控制器120用以施加再编程(post-programming)脉冲至存储单元，再编程脉冲的振幅大于步骤S301中序列增量阶跃脉冲的最后脉冲的振幅。举例而言，对于存储单元ISPP程序的最后脉冲的振幅Vgpgm＝1.4V，则再编程脉冲的振幅可以是(Vgpgm+ΔVp)，ΔVp可适用的数值将于之后讨论。通过这样的再编程操作，落入“尾巴”部分的存储单元的Vt可获得提升，可减少Vt分布中的“尾巴”部分。
在步骤S305执行再编程操作之后，或是当步骤S304的判断结果为是，进入步骤S306。在步骤S306结束MTV操作之后，对于存储单元执行读取重试(read-retry)操作，包括步骤S307到S310。于步骤S307：控制器120通过施加读取参考电压VREF至非易失性存储器100以执行读取操作(例如一次读取一个存储器页面)。由于控制器120知道非易失性存储器100内的存储单元是被编程到哪一个状态，因此于步骤S308控制器120可以辨别所读取的存储单元是否正确，此判断存储单元是否距确的操作于图4中以数据译码操作表示。此外，于步骤S308，控制器120可计算错误位数(可对应于错误的存储单元数量)的总数。步骤S307及S308对应于图3的步骤S207。
在步骤S309，控制器120判断于步骤S308获得的错误位数(FBC)是否为最小值。若不是最小值，进入步骤S310，调整读取参考电压至一个不同数值VREF’，使用新的读取参考电压VREF’重新执行步骤S307及S308，以获得一个新的FBC。新取得的FBC与先前过程中取得的FBC比较，以在步骤S309判断是否已经到达FBC最小值。步骤S309及S310可对应于图3的步骤S209。步骤S307到S310可重复执行多次直到找到FBC最小值为止，接着步骤S311结束MTV以及读取重试操作。
移动读取参考电压以最小化FBC的过程可以参考图5A及图5B。图5A绘示依照本发明一实施例在1次擦写后(P/E cycle＝1)的Vt分布示意图。如图5A所示，初始的读取参考电压VREF位于E状态及A状态的Vt分布之间。图5B绘示依照本发明一实施例在3000次擦写后(P/E cycle＝3000)的Vt分布示意图。在3000次擦写后，可清楚看到E状态及A状态的Vt分布已经改变，若是持续使用初始的读取参考电压VREF，则可能会有过多的错误位。步骤S307到S310尝试找出一个优化的读取参考电压，以最小化FBC，FBC包括于E状态的存储单元被读取为A状态、以及于A状态的存储单元被读取为E状态。经过数次重复步骤S307到S310，可找到最小化FBC的读取参考电压VREF’，如图5B所示。
关于步骤S305的ΔVp适用数值，图6绘示依照本发明一实施例的错误位数与ΔVp关系的示意图。图6所绘示的四个曲线FBC1、FBC2、FBC3、FBC4分别对应于图1所示的读取参考电压VREF1、VREF2、VREF3、VREF4。通过在再编程操作中施加不同的ΔVp，可以取得这四个读取参考电压VREF1、VREF2、VREF3、VREF4分别对应的错误位数。从图6可以看出，若是ΔVp太小，在“尾巴”部分的存储单元Vt无法获得足够提升，因此Vt分布的下界增加的程度不够，导致较高的FBC。另一方面，若是ΔVp太大，部分存储单元的Vt会增加太多，使得存储器状态Vt分布的上界产生向上位移，同样会导致过多的FBC。因此，对于ΔVp存在一个可将FBC保持较低的可容许范围，如图6所示。在一实施例中，ΔVp(代表再编程脉冲的振幅与序列增量阶跃脉冲的最后脉冲的振幅两者之间的差值)是介于0.5V到0.9V之间。在一实施例中，ΔVp是介于步骤S301(ISPP编程及验证操作)所使用的步距ΔV到该步距的两倍2×ΔV之间。
图7A绘示于执行依照本发明一实施例的编程非易失性存储器方法之前的Vt分布示意图。图7A绘示初始的读取参考电压VREF1、VREF2、VREF3、VREF4，A状态、B状态、C状态的Vt分布呈现类似于钟型(bell shaped)分布。图7B绘示于执行依照本发明一实施例的编程非易失性存储器方法之后的Vt分布示意图。通过施加适当强度的再编程脉冲(例如图6所示可容许范围内的ΔVp)，A状态、B状态、C状态的Vt分布的下界可获得提升(在图中为向右位移)，而A状态、B状态、C状态的Vt分布的上界则可维持几乎相同。因此，A状态、B状态、C状态的Vt分布相当于受到“挤压”而呈现双峰值(two-hump)形状的分布。A状态、B状态、C状态的Vt分布区间变得较窄，同样分布曲线也变得较为陡峭，有效降低错误比特率。根据这样的双峰值形状分布，读取参考电压被调整位移到新的数值VREF1’、VREF2’、VREF3’以最小化FBC，如图7B所示。在此范例中读取参考电压VREF4并没有改变，以提供足够驱动能力。
靠近E状态与A状态边界的Vt分布于图8中放大，图8绘示依照本发明一实施例改善ECC窗口的示意图。图中的水平虚线ECC代表ECC能力，虚线位置越高即代表ECC能力越强。根据这条水平线ECC，E状态Vt分布的上界与A状态Vt分布的下界之间可定义为保留窗口。从图8可以看出，在执行如图3或是图4所示的MTV以及读取重试操作之后，保留窗口的宽度从W增加到W’。由于保留窗口宽度变大，使得可以将简单的ECC技术应用于具有小特征尺寸和高密度的存储器装置。举例而言，可以应用BCH码技术(例如1KB数据中可校正20到40位)在所提出的MTV以及读取重试架构中。
图9绘示依照本发明一实施例的编程吞吐量与MTV使用验证次数关系的示意图。如前所述，再验证操作包括多个再编程验证操作，在步骤S203或步骤S303中所使用的再编程验证操作的次数，在图9中以#MTV表示。一般而言，增加#MTV会降低编程吞吐量(throughput)，因为会需要花较多的时间于再验证操作。然而，通过使用再验证操作，可以有效使得Vt分布变得更窄更为紧缩，因此可以放宽对于ISPP编程与验证操作(步骤S201或步骤S301)的质量要求。举例而言，与传统ISPP程序相比，在ISPP编程与验证操作中所使用的步距ΔV可以更大，在一实施例中，步距ΔV介于0.2V到0.6V之间。增加步距ΔV有助于减少ISPP程序所需的时间。如图9所示，#MTV存在一个范围可以达到较佳的编程吞吐量PTP，也即，于再验证操作需要花费一定的额外时间，但在ISPP程序可以省下更多的时间。在一范例中，#MTV设定为2。未利用MTV技术时的原始步距ΔV设定为0.4V，在ISPP程序中平均所需的编程脉冲数量(shot)为10。若是使用MTV技术(#MTV＝2)，步距ΔV可从0.4V增加到0.6V，在一实施例中，步距ΔV甚至可设为更高的电压(可能高于0.6V)，当ΔV设定为0.6V时，在ISPP程序中平均所需的编程脉冲数量从10减少为7。如上所述，当#MTV设为2时，在ISPP程序中所需的时间降低了，因此可改善编程吞吐量PTP。
根据本揭露上述的多个实施例，对于非易失性存储器的存储单元使用多次验证以及读取重试的组合，以改变Vt分布的特性，如此可使得Vt分布更为紧缩以增加在不同存储器状态之间的保留窗口，并降低读取存储单元时的噪声变动的影响，使得可以将简单的ECC技术应用于具有小特征尺寸和高密度的存储器装置。通过采用本揭露所提出的技术，存储器装置的使用寿命可以增加，举例而言，即使在超过1000次擦写之后存储器装置仍然可以维持可靠。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种编程一非易失性存储器的方法，包括：
对于该非易失性存储器的一存储单元执行一编程及编程验证操作，其中该编程及编程验证操作包括施加一序列增量阶跃脉冲至该存储单元；
在该存储单元通过该编程及编程验证操作后，对于该存储单元执行一再验证操作；
若是该存储单元未通过该再验证操作，施加一再编程脉冲至该存储单元，其中该再编程脉冲的振幅大于该序列增量阶跃脉冲的最后脉冲的振幅；
对于该非易失性存储器执行一读取操作，以取得对应该读取操作的一错误位数；以及
调整该读取操作的一读取参考电压以最小化该错误位数。
2.如权利要求1所述的编程该非易失性存储器的方法，其中该再编程脉冲的振幅与该序列增量阶跃脉冲的最后脉冲的振幅两者之间的差值介于0.5V到0.9V之间。
3.如权利要求1所述的编程该非易失性存储器的方法，其中该序列增量阶跃脉冲的振幅以一步距递增，该再编程脉冲的振幅与该序列增量阶跃脉冲的最后脉冲的振幅两者之间的差值介于该步距到该步距的两倍之间。
4.如权利要求3所述的编程该非易失性存储器的方法，其中该步距介于0.2V到0.6V之间。
5.如权利要求1所述的编程该非易失性存储器的方法，其中对于该存储单元的该再验证操作包括多个再编程验证操作，若是该存储单元未通过该多个再编程验证操作的其中至少之一，则该存储单元未通过该再验证操作。
6.一种存储器系统，包括：
一非易失性存储器；以及
一控制器，该控制器用以：
对于该非易失性存储器的一存储单元执行一编程及编程验证操作；
在该存储单元通过该编程及编程验证操作后，对于该存储单元执行一再验证操作；
若是该存储单元未通过该再验证操作，施加一再编程脉冲至该存储单元；
对于该非易失性存储器执行一读取操作，以取得对应该读取操作的一错误位数；以及
调整该读取操作的一读取参考电压以最小化该错误位数；
其中于该编程及编程验证操作中该控制器用以施加一序列增量阶跃脉冲至该存储单元，该再编程脉冲的振幅大于该序列增量阶跃脉冲的最后脉冲的振幅。
7.如权利要求6所述的存储器系统，其中该再编程脉冲的振幅与该序列增量阶跃脉冲的最后脉冲的振幅两者之间的差值介于0.5V到0.9V之间。
8.如权利要求6所述的存储器系统，其中该序列增量阶跃脉冲的振幅以一步距递增，该再编程脉冲的振幅与该序列增量阶跃脉冲的最后脉冲的振幅两者之间的差值介于该步距到该步距的两倍之间。
9.如权利要求8所述的存储器系统，其中该步距介于0.2V到0.6V之间。
10.如权利要求6所述的存储器系统，其中对于该存储单元的该再验证操作包括多个再编程验证操作，若是该存储单元未通过该多个再编程。
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