TW201519254A - 非揮發性半導體記憶裝置及記憶體系統 - Google Patents

非揮發性半導體記憶裝置及記憶體系統 Download PDF

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TW201519254A
TW201519254A TW103106136A TW103106136A TW201519254A TW 201519254 A TW201519254 A TW 201519254A TW 103106136 A TW103106136 A TW 103106136A TW 103106136 A TW103106136 A TW 103106136A TW 201519254 A TW201519254 A TW 201519254A
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Tomoo Hishida
Masanobu Shirakawa
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Toshiba Kk
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Abstract

本發明提供一種可管理不良區域之非揮發性半導體記憶裝置、記憶體控制器、及記憶體系統。 該非揮發性半導體記憶裝置包括：陣列，其具備包含複數之含有可保持資料之n個(n：自然數)記憶胞之記憶體串的第1區塊、及第2區塊；及周邊電路，其控制上述陣列；下述n根第1信號配線(CG)配置於上述第1區塊，m根(n>m、m：自然數)第2信號配線(CG)配置於上述第2區塊。

Description

非揮發性半導體記憶裝置及記憶體系統 【相關申請】
本申請案享有以日本專利申請案2013-237449號(申請日：2013年11月15日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
本實施形態係關於一種非揮發性半導體記憶裝置及記憶體系統。
近年來開發有積層記憶胞而成之積層型半導體記憶體(BiCS：Bit Cost Scalable Flash Memory，位元可變成本快閃記憶體)。該BiCS可以低成本而實現大容量之半導體記憶體。
本實施形態提供一種具有尺寸不同之區塊之非揮發性半導體記憶裝置及記憶體系統。
根據實施形態之非揮發性半導體記憶裝置，其包括：記憶胞陣列，其包含積層於半導體基板之複數之記憶胞，且具備包含複數之含有n個(n：自然數)記憶胞之記憶體串之第1區塊、及可保持之資料量與上述第1區塊不同且包含複數之上述記憶體串之第2區塊；及周邊電路，其控制上述記憶胞陣列；上述n根第1信號配線配置於上述第1區塊，其等連接於與上述第1區塊內之記憶胞連接且於第1方向延伸之第1字元線群，且於與上述第1方向不同之第2方向延伸；m根(n>m、 m：自然數)第2信號配線配置於上述第2區塊，其等連接於與上述第2區塊內之記憶胞連接且於第1方向延伸之第2字元線群連接，且於上述第2方向延伸。
1‧‧‧半導體裝置
2‧‧‧非揮發性半導體記憶裝置
3‧‧‧記憶體控制器
4‧‧‧主機機器
5‧‧‧記憶體系統
20‧‧‧周邊電路
21‧‧‧記憶胞陣列
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BLK0‧‧‧區塊
BLK1‧‧‧區塊
CG‧‧‧信號配線
CP‧‧‧接觸插塞
MS1‧‧‧記憶體串
MS2‧‧‧記憶體串
MS3‧‧‧記憶體串
MU‧‧‧記憶體串單元
SL‧‧‧源極線
SC‧‧‧半導體層
SGD‧‧‧信號配線
SGS‧‧‧信號配線
SUB-BLK‧‧‧子區塊
W_BLK0‧‧‧區塊BLK0之寬
W_BLK1‧‧‧區塊BLK1之寬
WL1‧‧‧字元線
WL2‧‧‧字元線
WL3‧‧‧字元線
WL4‧‧‧字元線
WL12‧‧‧字元線
WL13‧‧‧字元線
WL21‧‧‧字元線
WL22‧‧‧字元線
WL23‧‧‧字元線
WL24‧‧‧字元線
圖1係第1實施形態之記憶體系統之整體構成圖。
圖2係第1實施形態之區塊之概念圖。
圖3係表示第1實施形態之區塊之詳情之平面圖。
圖4係表示第1實施形態之記憶胞之閾值分佈之概念圖，圖4(a)係設置於區塊BLK0之記憶胞之閾值分佈，圖4(b)係設置於區塊BLK1之記憶胞之閾值分佈。
圖5係第1實施形態之記憶體控制器之動作，圖5(a)係表示記憶體系統啟動之時之動作流程圖，圖5(b)係讀出動作時之流程圖。
圖6A係第1實施形態之記憶胞陣列之剖面圖，其係將讀出電壓供給至字元線之概念圖。
圖6B係第1實施形態之記憶胞陣列之剖面圖，其係將讀出電壓供給至字元線之概念圖。
圖6C係第1實施形態之記憶胞陣列之剖面圖，其係將讀出電壓供給至字元線之概念圖。
圖6D係第1實施形態之記憶胞陣列之剖面圖，其係將讀出電壓供給至字元線之概念圖。
圖6E係第1實施形態之記憶胞陣列之剖面圖，其係將讀出電壓供給至字元線之概念圖。
圖6F係第1實施形態之記憶胞陣列之剖面圖，其係將讀出電壓供給至字元線之概念圖。
圖6G係第1實施形態之記憶胞陣列之剖面圖，其係將讀出電壓供給至字元線之概念圖。
圖7A係表示第1實施形態之讀出動作時之自記憶體控制器3所傳輸之各個信號之時序圖。
圖7B係表示第1實施形態之讀出動作時之供給至字元線等之電壓之時序圖。
圖8係第2實施形態之區塊之平面圖，且係將該區塊作為ROM FUSE使用時之概念圖。
圖9係將第2實施形態之區塊作為ROM FUSE使用時之概念圖。
圖10係第3實施形態之記憶胞陣列，圖10(a)係平面圖，圖10(b)係沿圖10(a)之10-10'剖面之剖面圖。
圖11係第3實施形態之變化例之記憶胞陣列，圖11(a)係平面圖，圖11(b)係沿圖11(a)之11-11'之剖面之剖面圖。
圖12係第4實施形態之記憶胞陣列之平面圖。
本實施形態之非揮發性半導體記憶裝置係採用積層有半導體記憶體之結構。該非揮發性半導體裝置為提高資料保持特性，係藉由抑制干擾之影響，且視需要使用優良之記憶胞MC，而提高可靠性。
作為該方法之一，係視需要採用不使用易產生區塊BLK內不良之半導體記憶體之結構。因此，於記憶胞陣列內形成尺寸大小不同之區塊。
[第1實施形態]
使用圖1就第1實施形態進行說明。圖1係表示第1實施形態之半導體裝置1與主機(host)機器4之整體之概念圖。半導體裝置1具有非揮發性半導體記憶裝置2、及記憶體控制器3。
1.整體構成例
如圖1所示，第1實施形態中之記憶體控制器3(控制電路)控制非揮發性半導體記憶裝置2。
具體而言，記憶體控制器3對非揮發性半導體記憶裝置2執行寫入動作、讀出動作、及刪除動作等。
又於進行該寫入動作、讀出動作時，記憶體控制器3與非揮發性半導體記憶裝置2進行資料之授受。
作為包含該非揮發性半導體記憶裝置2、及記憶體控制器3之半導體裝置1之一例，可列舉SDTM(Secure Digital，保全數位)卡及SSD(Solid State Drive，固態驅動器)等。
又，該半導體裝置1可與外部之主機機器4連接，藉由該半導體裝置1與主機機器4構成記憶體系統5。半導體裝置1係依照該主機機器4之控制而動作。
1.1<非揮發性半導體記憶裝置2>
非揮發性半導體記憶裝置2包含記憶胞陣列21(圖中例如Plane0~Plane3)、及可控制其之周邊電路20。該等記憶胞陣列21與周邊電路20係藉由接觸插塞及信號配線而電性連接。
1.1.1<關於Plane0~Plane3>
Plane0~Plane3內之各者具有複數之可保持資料之記憶胞MC。該記憶胞MC係朝向半導體基板之法線方向形成。即，Plane0~Plane3之各者係採用積層型結構。
關於記憶胞陣列21之構成，例如係記載於稱為"三維積層非揮發性半導體記憶體"之於2009年3月19日申請之美國專利申請案12/407,403號中。又，記載於下述之申請案中，即：稱為"三維積層非揮發性半導體記憶體"之於2009年3月18日申請之美國專利申請案12/406,524號，稱為"非揮發性半導體記憶裝置及其製造方法"之於2010年3月25日申請之美國專利申請案12/679,991號，稱為"半導體記憶體及其製造方法"之於2009年3月23日申請之美國專利申請案12/532,030號。該等之專利申請案係藉由參照而全部引用於本申請案 之說明書中。
2.1.1<關於平面圖>
其次使用圖2而表示例如Plane0之平面圖(俯視圖)。再者，關於Plane1~Plane3，因其等為與Plane0相同之構成，故於此處省略說明。
如圖2所示，Plane0具有BLK0~BLKn(n：自然數)。BLK0~BLKn中，BLK0、BLKn之區塊尺寸相同(圖中標示為大)，但BLK1與BLKk(1≦k≦n)之區塊尺寸比BLK0、及BLKn小(圖中標示為小)。
例如，將各個區塊BLK之字元線WL之積層數設為12層。於該情形時，於BLK0、及BLKn中連接有與構成該BLK0、及BLKn之12根字元線WL對應之12根信號配線CG。
而且該等信號配線CG係與下述之配置為梳齒狀之字元線WL對應，分別於第1方向形成。
相對於此，於BLK1、及BLKk中連接有少於12根之信號配線CG。原因於下文敍述，係於區塊BLK1及區塊BLKk之安裝部分使字元線WL與信號配線CG連接時，採用將該等複數之字元線WL共通連接之構成。
例如，區塊BLK1及區塊BLKk中之信號配線CG之根數為6根。
再者，BLK1、及BLKk之區塊尺寸大小可相同，亦可不同。
以下就Plane0之平面圖之詳情進行說明。
2.1.2<關於平面圖之詳情>
其次使用圖3就區塊BLK之詳情進行說明。圖3係表示以區塊BLK0、及區塊BLK1之詳情為一例之平面圖，此處亦將各個區塊BLK之字元線WL積層數設為12層。
2.1.2.1<關於區塊BLK0>
如圖3所示，區塊BLK0具有12個記憶體串單元MU(圖3中粗框)。 該記憶體串單元MU之各者包含例如4個記憶體串MS。
於記憶體串單元MU中，連接有朝向第1方向呈梳齒狀配置之字元線WL群，位元線BL0~BL3朝向第2方向連接，各個位元線BL共通連接形成於記憶體串MS1~MS12之半導體層SC。
於字元線WL之各者中，經由接觸插塞CP(圖3中虛線之圓)而連接有信號配線CG。信號配線CG係配置於第2方向。
又，於記憶體串單元MU中，SGD線、及SGS線係朝向第1方向配置，該等SGD線、及SGS線係經由接觸插塞CP而連接於選擇電晶體ST1、ST2。該等SGD線、及SGS線亦沿第2方向配置。
即，區塊BLK0之大小與配置信號配線CG、SGD線、及SGS線之第2方向之寬相當。此處，區塊BLK0之寬設為W_BLK0。
又，於記憶體串單元MU區域中，以貫穿字元線WL之方式向紙面下方方向(圖中第3方向)形成半導體層SC。半導體層SC係藉由將Si層埋入記憶體孔MH而形成。於半導體層SC與字元線WL之交點形成記憶胞MC。
即，若字元線WL積層有12層，則12個記憶胞MC係向紙面下方方向形成。
如圖所示，因於記憶體串MS之各者中2個半導體層SC係向紙面下方方向形成，故藉由合計24個之記憶胞MC、及選擇電晶體ST1、ST2而形成記憶體串MS。
再者，因記憶體串MS2~MS12之結構與記憶體串MS1相同，故省略說明。
又，將該等記憶體串MS1~MS12為止之集合體稱為子區塊SBLK(圖3中SUB-BLK)，子區塊SBLK之集合體為區塊BLK。
2.1.2.2<關於區塊BLK1>
相對於區塊BLK0，區塊BLK1具有3個記憶體串單元MU。即，以 3個記憶體串單元MU形成1個區塊BLK。此處，區塊BLK1之寬設為W_BLK1(<W_BLK0)。
如此，雖然字元線WL之積層數相同但區塊尺寸較小之原因在於：使用例如12層中自上而下第5、6、及7層形成之字元線WL所對應的記憶胞MC作為使用者資料之儲存區域，而不使用其他形成於0~4層、8層~11層之字元線WL所對應之記憶胞MC。
如上所述，本實施形態中，區塊尺寸不同之區塊BLK係形成於Plane0內。
3.關於記憶胞MC之閾值電壓
其次，使用圖4(a)、及圖4(b)，就記憶胞MC之閾值電壓進行說明。圖4(a)係表示設置於區塊BLK0之記憶胞MC保持之資料之閾值分佈之概念圖，圖4(b)係表示設置於區塊BLK1之字元線WL5~WL7之記憶胞MC保持之資料之閾值分佈之概念圖。
又，如圖4(a)、圖4(b)所示，於橫軸取閾值電壓，於縱軸取記憶胞MC之數。
3.1<關於圖4(a)>
如圖4(a)所示，設置於區塊BLK0內之記憶胞MC之閾值電壓可保持例如4值之資料(2位元資料)。
即，如圖4(a)所示區塊BLK0中之記憶胞MC可保持閾值電壓Vth之由低向高順序為"E"位準("11")、"A"位準("10")、"B"位準("01")、及"C"位準("00")中之任一個資料。與該閾值電壓Vth相應之保持資料係藉由向電荷儲存層注入電荷而變動。
記憶胞MC中之"11"資料之閾值電壓Vth1表示刪除狀態，而為0<Vth1<V_AV之關係。即，於本實施形態中，記憶胞MC之刪除狀態位於正側。記憶胞之刪除狀態並不限定於正側，例如可為Vth1<0。
又，"10"資料之閾值電壓Vth2為V_AV<Vth2<V_BV之關係。 "01"資料之閾值電壓Vth3為V_BV<Vth3<V_CV之關係。
進而"00"資料之閾值電壓Vth4為V_CV<Vth4之關係。以此方式，記憶胞MC根據閾值可保持"11"~"00"資料中之任一2位元資料。
3.2<關於圖4(b)>
相對於此，如圖4(b)所示，連接於區塊BLK1中之字元線WL5~WL7之記憶胞MC之閾值分佈為"C"或者"E"位準中之任一者。為提高可靠性，其保持有1位元資料。
再者，關於設置於區塊BLK1內之記憶胞MC，於讀出資料之情形時，係以V_CV讀出。
再者，讀出電壓並不限定於V_CV，亦可根據記憶胞MC之特性而變化。即，根據記憶胞MC之特性，亦可為如圖4(a)所示之電壓V_AV或電壓V_BV。
再者，於此處，係就連接於字元線WL5~WL7之記憶胞MC之閾值位準進行說明，但連接於其他字元線WL之記憶胞MC之閾值位準例如為"E"位準，即刪除狀態。其原因在於：其為不儲存資料之記憶胞MC，同時對連接於WL5~WL7之記憶胞MC亦不會賦予干擾等影響。因此，若藉由下述之讀出動作將電壓VREAD施加於該等記憶胞MC，則成為接通狀態。
1.1.2<關於周邊電路20>
周邊電路20係由未圖示之控制部、電壓產生電路、感測放大器等功能部構成。該等功能部係藉由各種MOS電晶體、以及向該等MOS電晶體供給電壓之信號線、及接觸插塞CP而構成。再者，該等MOS電晶體、信號線、及接觸插塞CP等亦配置於記憶胞陣列21之正下方。
控制部係控制記憶體區域整體、即Plane0~Plane3。電壓產生電路輸出進行資料之寫入、讀出、及刪除等時之各種電壓。
例如電壓產生電路係輸出電壓VPGM、電壓VPASS作為寫入電壓。而且，輸出電壓VCGR、電壓VREAD、電壓VREAD+、及電壓VREAD-作為讀出電壓。
再者，電壓VCGR係指與欲讀出之記憶胞MC之資料對應之電壓，電壓VREAD係指記憶胞MC成為接通狀態之電壓。
進而，電壓VREAD+及電壓VREAD-為已考慮到記憶體串MS之增壓之電壓，且為小於電壓VREAD之電壓。
又感測放大器執行資料之讀出、寫入等。
4.關於電源啟動時之記憶體控制器3之動作
其次，使用圖5(a)、及圖5(b)就記憶體控制器3之動作進行說明。圖5(a)係表示啟動記憶體系統5之電源時之記憶體控制器3之動作之流程圖，圖5(b)係表示讀出時之記憶體控制器3之動作之流程圖。
4.1動作1
首先若電源啟動，則如圖5(a)所示記憶體控制器3存取設置於非揮發性半導體記憶裝置2內之ROM FUSE(未圖示)，從而讀出儲存於ROM FUSE之資料(步驟S1)。
ROM FUSE保持管理資料，本實施形態中，例如係以儲存有區塊尺寸較小之(圖2中之區塊BLK1、區塊BLKk等)區塊BLK之位址(下述之區塊位址BA)者作為管理資料。
即，記憶體控制器3可藉由自ROM FUSE讀出區塊位址BA，而控制區塊尺寸較小之區塊BLK(S2)。
再者ROM FUSE一般地係設置於記憶胞陣列21內，就本實施形態而言，例如符合的有區塊BLK1。
其後，記憶體控制器3根據自該ROM FUSE讀出之資料而產生管理表TB(S3)。
再者，管理表TB可設置於記憶體控制器3內，亦可設置於主機機 器4內。
4.2動作2
若讀出動作開始，則如圖5(b)所示，記憶體控制器3參照管理表TB，對成為讀出對象之區塊BLK是否符合儲存於該管理表TB之區塊位址BA進行判斷(S10)。
於管理表TB內之區塊位址BA中無成為讀出對象之區塊BLK之情形時，即於讀出對象之區塊之BLK表示如區塊BLK0般之通常之大小之區塊BLK之情形(S10中之NO)時，記憶體控制器3執行通常之讀出動作(S11)。
相對於此，於管理表TB中有讀出對象之區塊位址BA之情形時，即於讀出對象之區塊BLK表示如區塊BLK1般之尺寸較小之區塊BLK之情形(S10中之YES)時，記憶體控制器3係藉由發出下述之指令而執行讀出動作(S12)。
藉此，對該區塊尺寸較小之區塊BLK執行適當之讀出動作。
5.讀出時之字元線WL電壓施加之概念圖
其次，使用圖6A~圖6G而表示於讀出動作中在讀出時向各字元線WL傳輸之電壓之概念圖。此處，於區塊BLK1中之記憶體串MS1(圖3參照)中，係列舉讀出連接於位元線BL0、及字元線WL6之記憶胞MC6之保持資料之情形作為一例。
即，向字元線WL6傳輸電壓VCGR，向字元線WL5傳輸電壓VREAD+，向字元線WL7傳輸電壓VREAD-，向其他字元線WL傳輸電壓VREAD。
此處係讀出記憶胞MC6之保持資料，但於讀出連接於例如字元線WL5之記憶胞MC5之保持資料之情形時，電壓產生電路係向字元線WL4傳輸電壓VREAD+，並向字元線WL6傳輸VREAD-。
即，以夾著選擇字元線WL之方式向兩端之字元線WL傳輸電壓 VREAD+與電壓VREAD-。
再者，於讀出動作之時，例如電壓VDD(1.8V)係被傳輸至位元線BL，且源極線SL係接地於位元線BL。
又，圖6A~圖6F係沿上述之圖3之6A-6A'線、6B-6B'線、6C-6C'線、6D-6D'線、6E-6E'線、6F-6F'線之剖面圖。
又，圖6G係簡略地表示將圖3沿第2方向而成之剖面之圖。即，2個記憶體串MS形成為共通連接源極線SL。
5.1<關於圖6A、圖6B>
如上所述圖6A、及圖6B係沿圖3之6A-6A'線、6B-6B'線之剖面圖。如圖6A、及圖6B所示，字元線WL13~WL18係經由相同之接觸插塞CP而連接於CG線，以與此相同之方式，字元線WL19~WL24係經由相同之接觸插塞CP而連接於CG線。
經由該CG線，向字元線WL13~WL18、及WL19~WL24傳輸例如電壓VREAD。
此處，係以分成2根CG線為一例而傳輸電壓VREAD，CG線之根數並不限定於此。例如可使用1根CG線亦可使用3根CG線。
於使用2根CG線之情形時，如圖6G所示對記憶體串MS之字元線WL13~WL24傳輸電壓VREAD。
5.2<關於圖6C>
其次，使用圖6C就於讀出時被傳輸之讀出電壓進行說明。如圖6C所示，經由相同之接觸插塞CP而將字元線WL1~WL4、及字元線WL8~WL12連接於信號配線CG，向該等字元線WL傳輸電壓VREAD。
因此如圖6G所示，經由該信號配線CG而向字元線WL1~4、及WL8~12傳輸電壓VREAD。
5.3<關於圖6D>
其次，使用圖6D就讀出時被傳輸之讀出電壓進行說明。如圖6D所示，字元線WL5係經由接觸插塞CP而連接信號配線CG。
而且如圖6G所示，電壓VREAD+係經由CG線而傳輸至字元線WL5。
5.4<關於圖6E>
其次，使用圖6E就讀出時被傳輸之讀出電壓進行說明。如圖6E所示，字元線WL6係經由接觸插塞CP而連接於信號配線CG。
即，如圖6G所示電壓VCGR係經由CG線而傳輸至字元線WL6。該電壓VCGR例如為0V(參照圖4(b))，其因傳輸至上下字元線WL之電壓而稍微被增壓。
5.5<關於圖6F>
其次，使用圖6F就讀出時傳輸至字元線WL7之讀出電壓進行說明。如圖6F所示，字元線WL7係經由接觸插塞CP而連接於信號配線CG。
而且如圖6G所示，電壓VREAD-係經由該CG線而傳輸至字元線WL7。
上述區塊BLK1之資料讀出中，如圖6A~圖6F所示之電壓係藉由電壓產生電路而傳輸至各個字元線WL。
6.關於讀出動作時之各個信號之時序圖
其次，使用圖7A、圖7B而表示讀出時之記憶體控制器3及非揮發性半導體記憶裝置2之時序圖。
圖7A係表示讀出時之自記憶體控制器3向非揮發性半導體記憶裝置2發出之各個信號之時序圖。
於縱軸上取自記憶體控制器3發出之晶片啟動信號(CE)、位址鎖定啟動信號(ALE)、指令鎖定啟動信號(CLE)、寫入啟動信號、讀取啟動信號、資料輸入信號線I/O1~8、及設置於周邊機器2內之自控制 部被輸出之就緒/忙碌信號，且於橫軸取時間。
再者，因圖7A係輔助理解下述之圖7B者，故簡單地進行說明。此處，於圖7A中，為方便起見，將自資料輸入信號線傳輸COMMAND之時間設為時刻t0。
使用圖7B，對自記憶體控制器3發出讀出指令之時之非揮發性半導體記憶裝置2之動作進行說明。即，對記憶體控制器3執行對區塊BLK1進行讀出動作之時之各個信號之動作進行說明。
圖7B係著眼於圖7A之時刻t0之後之時序圖，於縱軸取自記憶體控制器3發出之指令、就緒/忙碌信號、向非選擇信號配線CG傳輸之電壓(位於選擇CG線之上下±1之位置之非選擇CG線)、向非選擇CG線傳輸之電壓(共通連接WL)、選擇信號配線CG、及已發出之指令CMD之電壓位準，並於橫軸上取時間。
<圖7A>
如圖7A所示，以晶片啟動信號之電壓位準為"L"、寫入啟動信號之電壓位準為"H"、指令鎖定啟動信號之電壓位準為"L"，若位址鎖定啟動信號之電壓位準成為"H"，則經由資料輸入信號線而自主機機器4取得位址(圖中之CA0-7~PA16)。
然後，以晶片啟動信號之電壓位準為"L"、寫入啟動信號電壓位準為"H"、位址鎖定啟動信號之電壓位準為"L"，若指令鎖定啟動信號之電壓位準成為"H"，則於時刻t0，自資料輸入信號線取得指令CMD0(30H)。
其後，於非揮發性半導體記憶裝置2中讀出動作開始之時刻t1，就緒/忙碌信號之電壓位準成為"L"。
<圖7B>
如上所述，於就緒狀態(Busy信號="H"位準)之期間，即時刻t0之前，若非揮發性半導體記憶裝置2自主機機器4接收指令CMD(xx)、指 令CMD(00H)、位址ADD、及指令(30H)，則於時刻t1，周邊電路20內之控制部發出Busy信號(Busy信號="L"位準)。該Busy信號被傳輸至記憶體控制器3。
再者，"00H"為開始讀出動作之指示指令，"xx"為相較於讀出指令而更早地被配置之指令。藉由該指示指令"xx"，控制部(記憶體控制器3)辨識出：區塊尺寸較小之區塊BLK為讀出對象。
其後，於時刻t2，控制部對電壓產生電路產生需向各字元線WL傳輸之電壓，又關於已產生之電壓，係被控制為經由CG線而向各個字元線WL傳輸。
具體而言，控制部係將上述之如圖6G之讀出電壓傳輸至各字元線WL。即，對於共通連接於接觸插塞CP之字元線WL1~4、及字元線WL8~12傳輸電壓VREAD，向字元線WL5傳輸電壓VREAD+，而且向字元線WL6傳輸電壓VCGR(=V_CV)，而且向字元線WL7傳輸電壓VREAD-。
由於與字元線WL1~4、WL8~12對應之記憶胞MC(以下之記憶胞MC1~MC4、MC8~MC12)之閾值電壓為"E"位準，故而接通。
因此，可知：連接於字元線WL6之記憶胞MC(以下之記憶胞MC6)成為接通狀態，若電流流經記憶體串MS，則記憶胞MC6之保持資料為"1"。
相對於此，可知：於記憶體串MS未導通之情形時，記憶胞MC6之保持資料為"0"。
其後，若讀出結束，則各個字元線WL之電壓降低，於讀出結束之時刻t3，就緒/忙碌信號成為"H"位準。
<第1實施形態之效果>
若為第1實施形態之非揮發性半導體記憶裝置，則可獲得(1)~(3)之效果。
(1)可提高資料之可靠性(其1)。
若為本實施形態之非揮發性半導體記憶裝置，則使記憶體串MS中特性優良之記憶胞MC保持資料。
具體而言，可成為上述之優良之特性，而使朝向紙面深度方向上位於中心附近之記憶胞MC保持資料。例如為第1實施形態中亦列舉之記憶胞MC6。
其他記憶胞MC有如下之傾向，即，例如自記憶胞MC6及MC12越向上，而且自記憶胞MC6、MC12越向下，記憶胞MC特性(例如資料保持特性)越劣化。即對應於記憶體孔MH之直徑變大之記憶胞MC0、MC1、MC22、及MC23以及記憶體孔MH之直徑變小之記憶胞MC10、MC11、MC12、及MC13等。
基於此種背景，故於第1實施形態中，藉由使記憶體串MS中被認為特性最佳之記憶胞MC6保持資料，從而提高資料可靠性。
再者，關於記憶胞MC17，因其亦具有與記憶胞MC6相同之優異之特性，故可使該記憶胞MC19保持資料。
(2)可提高資料之可靠性(其2)。
若為第1實施形態之非揮發性半導體記憶裝置，則可抑制干擾之影響。其原因在於，若為第1實施形態之非揮發性半導體記憶裝置，則不使對應於字元線WL6以外之記憶胞MC保持資料。
即，其不會受到由對應於例如鄰接字元線WL5、WL7等之記憶胞MC5、MC7之保持資料所引起之影響。
以此方式，所著眼之記憶胞MC6受到干擾之影響之可能性較低，伴隨著時間流逝，保持資料之變化之可能性較低。即，可使資料可靠性提高。
(3)可縮小區塊BLK之尺寸。
若為第1實施形態之非揮發性半導體記憶裝置，則如圖3所示， 因字元線WL被共用化，故設置於區塊BLK1之字元線WL為6根即可。
此處，關於(3)之效果，為了加深理解，列舉比較例進行說明。於比較例中係使用例如區塊BLK0進行說明。
區塊BLK0具有與先前相同之構成，具體而言，係於1個記憶體串MS中通過2根字元線WL之構成。而且，其為不以1個接觸插塞CP共通連接複數之字元線WL之構成，又因1個區塊BLK為12個記憶體串MS，故為於區塊BLK0中連接合計24根信號配線CG。
比較例中，無關於該區塊BLK之大小，採用例如不使連接字元線WL6之記憶胞MC6以外之記憶胞MC保持資料之構成。
即，比較例之目的係與第1實施形態相同，試圖使用特性優異之記憶胞MC。
即，於比較例之情形時，除向字元線WL6傳輸電壓之信號配線CG之外其他皆不需要。即，儘管有未使用之區域，但因區塊BLK較大，故作為Plane整體，面積變大。
相對於此，若為本實施形態之非揮發性半導體記憶裝置，藉由共通連接對應於不使用記憶胞MC之字元線WL，可將信號配線CG之根數、即配置於第2方向之信號配線CG之寬度縮小至W_BLK1。
再者，第1實施形態中，係使記憶體串MS內之記憶胞MC6保持資料，但並不限定於此。
例如，可使鄰接於記憶胞MC6之記憶胞MC5、及MC7保持資料。於此情形時，記憶胞MC1~MC4、及記憶胞MC8~MC12、以及記憶胞MC13~MC24之閾值電壓成為"E"位準。
[第2實施形態]
其次，使用圖8、圖9就第2實施形態之非揮發性半導體記憶裝置進行說明。於第2實施形態中，不同之處在於應用上述第1實施形態中之區塊BLKk作為ROM FUSE區域。
即，假定與上述同樣地藉由字元線WL1~WL24構成1個記憶體串MS之情形。
又，本實施形態中，例如使與字元線WL6、及鄰接於該字元線WL6之WL19對應之記憶胞MC6、MC19保持資料，使除此之外之記憶胞MC不保持資料。
即，於記憶胞MC19中之資料讀出之時，向字元線WL19傳輸電壓VCGR，向鄰接於其之字元線WL18、WL20傳輸電壓VREAD+、電壓VREAD-，向其他字元線WL1~WL17、及WL21~WL24傳輸電壓VREAD即可。
再者，使區塊BLKk與區塊BLK1之區塊尺寸相同。即，於區塊BLKk內設置記憶體串單元MU0~MS3。
以下僅就與上述第1實施形態不同之處進行說明。
1.構成例
1.1<構成例1>
將使用區塊BLKk作為ROM FUSE之情形之Plane0之整體構成例表示於圖8中。如圖8之區塊BLKk之擴大圖所示，例如使對應於記憶體串MSt(0≦t≦11)內之字元線WL6(圖中、PG6)、及字元線WL19(圖中、PG19)之複數之記憶胞MC保持管理資料。
此處，頁面係指資料統括地被讀出之單位，例如若以圖8進行說明，則於各個記憶胞中保持1位元之資料之情形時，沿位元線BL方向，形成連接於相同字元線WL之記憶胞MC之集合體。
而且，於作為該ROM FUSE而發揮功能之記憶胞MC中，除上述之區塊位址BA之外，以1位元單位儲存有壞塊之位址資訊、冗餘處理資訊、及修正資訊等。
1.2<構成例2>
使用圖9，以與1.1相同之方式使用區塊BLKk作為ROM FUSE。 圖9所示之一例係使用例如2個記憶體串單元MUt及MU(t+1)作為ROM FUSE區域之圖。
如圖9所示，於記憶體串單元MUt中，使對應於字元線WL6(圖中之PG6)之複數之記憶胞MC6保持資料。
又，於記憶體串單元MU(t+1)中，使對應於字元線WL19(圖中之PG19)之複數之記憶胞MC19保持資料。
以此方式，可使用複數之記憶體串單元MU作為ROM FUSE。
<第2實施形態之效果>
即便為第2實施形態之非揮發性半導體記憶裝置，亦可獲得上述(1)及(2)效果。
儲存於ROM FUSE區域之資料需要無關於時間流逝或溫度等環境變化而保持不變。即，就資料保持之觀點而言，必須使具有可靠性之記憶胞MC保持資料。
就此種必要性而言，上述第2實施形態之非揮發性半導體記憶裝置為不受來自鄰接記憶胞MC之干擾之影響之構成。即，例如為不受來自字元線WL5、及WL7之影響之構成，又，其亦為不受來自字元線WL19之影響之構成。
進而，使用相較於其他記憶胞MC而資料保持特性更為優異之記憶胞MC。
因此，即便為第2實施形態之非揮發性半導體記憶裝置，亦可獲得上述(1)~(3)之效果。
[第3實施形態]
其次，使用圖10(a)、及圖10(b)，就第3實施形態之非揮發性半導體記憶裝置進行說明。於上述第1、第2實施形態中，係使複數之字元線WL共通連接，但第3實施形態之非揮發性半導體記憶裝置係採用使特定之位元線BL共通連接之構成。再者，以下僅對不同之構成進行 說明。
圖10(a)係第3實施形態之Plane0平面圖，圖10(b)係圖10(a)之剖面圖。如圖10(a)所示，此處僅表示最上層，但實際上與如圖10(b)般之相同之構成係向紙面深度方向配置為例如複數層。此處，為方便起見係配置為4層。下述之構成之說明中，係對半導體層SC之每層進行說明。
1.<構成例>
<關於最上層(第1層)>
如圖10(a)所示，向第2方向配置金屬層M1、SSL、信號配線SGD、字元線WL0…、WLn、信號配線SGS、及源極線SL。
然後，於源極線SL、及金屬層M1之各者上終止，且向第2方向形成貫穿SSL、信號配線SGD、字元線WL0…、WLn、信號配線SGS之半導體層SC11~SC18(於不區分半導體層SC11~SC18之情形時僅稱為半導體層SC)。
再者，上述半導體層SC11~SC18係指第1層之半導體層SC1~SC8。又，關於下述之記憶體串MS11~MS18係指第1層之記憶體串MS1~MS8。
即，選擇電晶體ST2設置於半導體層SC與信號配線SGS之交點，而且選擇電晶體ST1(圖中斜線部分)設置於半導體層SC與信號配線SGD之交點。
又，記憶胞MC(圖中斜線部分)分別設置於半導體層SC與字元線WL0、…、WLn之交點。
即，若著眼於例如半導體層SC11，則構成記憶體串MS11，該記憶體串MS11包括：選擇電晶體ST1、及ST2、兩端藉由選擇電晶體ST1、及ST2而夾持之複數之記憶胞MC0~MCn、以及源極線SL。
又，以與此相同之方式，於半導體層SC12~SC18區域中構成記 憶體串MS12~MS18。
<關於第2層>
再者，就第2層簡單地進行說明。
關於自最上層開始第2層之半導體層SC21~SC28(關於半導體層SC21~SC27未示於圖10(b)中)，係以金屬層M2而共通連接，其後經由接觸插塞CP2而連接於位元線BL2。
即，藉由積層於第2層之記憶體串MS21~MS28而構成子區塊BLK2。
<關於第3層、第4層>
如圖10(b)所示，關於自最上層開始第3層之半導體層SC31~SC38(關於半導體層SC31~SC37未示於圖10(b)中)，係以金屬層M3而共通連接。又關於最下層之半導體層SC41~SC48(關於半導體層SC41~SC47未示於圖10(b)中)係以金屬層M4而共通連接。
而且，形成貫通金屬層M3及M4，且上表面連接於位元線BL3之接觸插塞CP3。
即，金屬層M3及M4係藉由接觸插塞CP3而共通連接。因此，子區塊BLK3係藉由積層於第3層及第4層之記憶體串MS31~MS38、MS41~MS48而構成。
以上係藉由子區塊BLK1~BLK3之集合體而構成區塊BLK。
因採取如此之結構，故儘管積層有4個半導體層SC，亦可縮小位元線BL之根數，即向第1方向(深度方向)之距離。
再者，如上所述，於第3實施形態中為方便起見係列舉4層半導體層SC為例，但數量並無限制。例如亦可為與上述第1實施形態相同之積層數。
於半導體層SC積層有24層之情形時，設置連接於其等半導體層SC24之金屬層M1~M24。
此處，為以與上述第1、第2實施形態相同之方式縮小區塊尺寸，藉由接觸插塞CP共通連接複數之金屬層M即可。
先前之構成中，於金屬層M1~M24之各者連接有接觸插塞CP1~CP24之情形時，僅必須使位元線BL亦為相同數量。
然而，若為僅使用區塊BLK之某個區域之情形，則藉由1個接觸插塞CP而共通連接例如金屬層M1~M7、M18~M24為止即可。因此，於此情形時，可將向第1方向之位元線BL之根數減少10根。
如此，即便半導體層SC之積層數與先前相同，亦可藉由運用金屬層M與接觸插塞CP之連接方法而縮小區塊尺寸。
<變化例>
其次使用圖11(a)及圖11(b)就第3實施形態之變化例之非揮發性半導體記憶裝置進行說明。本變化例與上述第3實施形態不同之處在於：以接觸插塞CP而使全部各個金屬層M共通連接，且使源極線SL共通連接。再者，僅就不同之構成進行說明。
1.構成例
將平面圖示於圖11(a)中，將沿圖11(a)之11-11'之剖面圖示於圖11(b)中。
如圖11(a)所示，沿第1方向形成之半導體層SC11、及SC12係向第2方向配置。又，半導體層SC11之一端連接於金屬層M4，另一端連接於源極線SL。
同樣地，半導體層SC12之一端連接於金屬層M5，另一端連接於源極線SL。
而且如圖11(b)所示，例如半導體層SC12~SC42係藉由上述金屬層M5而共通連接。
即，形成於例如半導體層SC12~SC42之各個記憶胞MC保持相同之資料。
因形成於半導體層SC11~SC41之各個記憶胞MC亦相同，故省略說明。
<變化例之效果>
即便為變化例之非揮發性半導體記憶裝置，亦可獲得與上述第3實施形態相同之效果。
即，藉由改變金屬層M與接觸插塞CP之連接方法，可改變區塊尺寸。具體而言係因可減少向第1方向配置之位元線BL之根數，故即使積層數增加亦不會增大區塊尺寸。
再者，上述實施形態中，作為一例，係使用於12層中自上而下第5、6、及7層形成之字元線WL所對應的記憶胞MC作為使用者資料之儲存區域而進行了說明，但並不限定於此。
例如，若為記憶胞MC之特性優良之區塊，則可使用於12層中自上而下第4層~8層形成之字元線WL，相對於此若記憶胞MC之特性不為優良，則亦可使用12層中自上而下第6、7層之字元線WL。
[第4實施形態]
其次，就第4實施形態之非揮發性半導體記憶裝置進行說明。於第4實施形態中與上述第1~第3實施形態不同之處在於：Plane0~Plane3內之各者係藉由配置於平面上之複數之NAND串而構成。
以下僅對與上述實施形態不同之構成進行說明。
1.構成例
使用圖12表示本實施形態之Plane0之平面圖。再者，關於Plane1~3因其等係相同之構成故省略說明。
Plane0例如具有區塊BLK0及區塊BLK1。此處，區塊BLK0之區塊尺寸比區塊BLK1大。即，將區塊BLK0設為使用者資料區域，而且將區塊BLK1設為ROM FUSE區域。
1.1<區塊BLK0>
如圖12所示，字元線WL0~WL127設置於區塊BLK0中，該等字元線WL0~WL127之各者連接於對應之CG線0~CG線127。
1.2<區塊BLK1>
於區塊BLK1設有16根字元線WL。使該等16根字元線WL與字元線WL0~WL12、及字元線WL125~WL127相對應。
因此，於區塊BLK1中，字元線WL0~WL12為止之各者係連接於CG線0~CG線12之各者，作為字元線WL125~WL127發揮功能之3根字元線WL係連接於上述CG線125~CG線127之各者。
如此，藉由採用減少字元線WL13~WL124為止之構成，可視需要縮小Plane0內之區塊尺寸。
於區塊BLK1中，例如係使用字元線WL5作為ROM FUSE。換言之，係使用由字元線WL5構成之Page(頁面)作為ROM FUSE。
其原因在於：為了防止寫入時誤寫入非寫入位元，而必須向以選擇字元線WL為中心±6左右之非選擇字元線WL傳輸電壓VISO/電壓VGP/電壓VPASS等與增壓選項對應之電壓。
此處，電壓VISO係與保持資料無關而使記憶胞MC關閉之電壓。例如為電性分離選擇字元線WL與非選擇字元線WL之電壓。
又，電壓VGP係指向VISO(例如WL5)與VPASS(例如WL3、WL7)之間之記憶胞MC(例如WL4、WL6)供給之中間電位。
如此，例如若以字元線WL5為選擇字元線WL，則可向字元線WL0~WL4、及字元線WL6~WL12傳輸非選擇電壓。
再者，關於字元線WL125~WL127，係傳輸與上述非選擇電壓不同之控制電壓。於該情形時，為字元線WL125~WL127之3根左右合適。
如以上說明般，即便為第4實施形態之非揮發性半導體記憶裝置，亦可抑制干擾，並可提高資料之可靠性，又可實現面積縮小。 即，可獲得上述(1)~(3)之效果。
再者，本案發明並不限定於上述實施形態，於實施階段中，於不脫離其主旨之範圍內可變化為各種形態。進而於上述實施形態中，含有各種階段之發明，藉由經揭示之複數之構成要件中之恰當之組合可提出各種之發明。例如，即便自示於實施形態之全部構成要件中刪除幾個構成要件，亦可解決於發明所欲解決之問題一欄所述之問題，且於可獲得發明之效果之欄所述之效果之情形時，已削除該構成要件之構成可作為發明而提出。
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BLK0‧‧‧區塊
BLK1‧‧‧區塊
CG‧‧‧信號配線
CP‧‧‧接觸插塞
MS1‧‧‧記憶體串
MS2‧‧‧記憶體串
MS3‧‧‧記憶體串
MU‧‧‧記憶體串單元
SL‧‧‧源極線
SC‧‧‧半導體層
SGD‧‧‧信號配線
SGS‧‧‧信號配線
SUB-BLK‧‧‧子區塊
W_BLK0‧‧‧區塊BLK0之寬
W_BLK1‧‧‧區塊BLK1之寬
WL1‧‧‧字元線
WL2‧‧‧字元線
WL3‧‧‧字元線
WL4‧‧‧字元線
WL12‧‧‧字元線
WL13‧‧‧字元線
WL21‧‧‧字元線
WL22‧‧‧字元線
WL23‧‧‧字元線
WL24‧‧‧字元線

Claims (10)

  1. 一種非揮發性半導體記憶裝置，其特徵在於包括：記憶胞陣列，其包含積層於半導體基板之複數之記憶胞，且包含第1區塊及第2區塊，該第1區塊包含複數之含有n個(n：自然數)記憶胞之記憶體串，該第2區塊可保持之資料量與上述第1區塊不同，且包含複數之上述記憶體串；及周邊電路，其控制上述記憶胞陣列；上述n根第1信號配線配置於上述第1區塊，其等連接於與上述第1區塊內之記憶胞連接且於第1方向延伸之第1字元線群，且於與上述第1方向不同之第2方向延伸，m根(n>m、m：自然數)第2信號配線配置於上述第2區塊，其等連接於與上述第2區塊內之記憶胞連接且於上述第1方向延伸之第2字元線群，且於上述第2方向延伸。
  2. 如請求項1之非揮發性半導體記憶裝置，其中上述第1字元線群及上述第2字元線群係朝向上述半導體基板之法線方向分別積層上述n層，上述第1信號配線之各者係經由上述n根第1插塞而與上述第1字元線群連接，上述第2信號配線之各者係經由上述m根第2插塞而與上述第2字元線群連接，上述第2信號配線中之至少一根係經由上述第2插塞而連接於複數之上述第2字元線。
  3. 如請求項2之非揮發性半導體記憶裝置，其中與朝向上述法線方向而形成之位於上述記憶體串之下層部分與上層部分之上述記憶胞連接的上述字元線係共通連接於上述 第2插塞，且與上述記憶體串之中心部分及鄰接於其之記憶胞連接之上述字元線之各者係獨立地連接於上述第2插塞。
  4. 如請求項3之非揮發性半導體記憶裝置，其中與朝向上述法線方向而形成之構成上述記憶體串之複數之上述記憶胞連接的各個上述字元線包含藉由上述第2插塞而共通連接之第1字元線群、或各自獨立地連接之第3字元線群之任一者或兩者。
  5. 如請求項3之非揮發性半導體記憶裝置，其中上述周邊電路包括電壓產生電路，該電壓產生電路產生讀出電壓、第1電壓及第2電壓，該第1電壓將上述記憶胞設為接通狀態，並向鄰接於讀出對象之上述記憶胞之上述記憶胞傳輸，該第2電壓將上述記憶胞設為接通狀態，上述電壓產生電路於自上述第2區塊內之上述記憶胞讀出上述資料之時，向與上述記憶體串之中心部分及鄰接於其之記憶胞連接之上述字元線之各者傳輸上述讀出電壓、及上述第1電壓。
  6. 如請求項1至5中之任一項之非揮發性半導體記憶裝置，其中上述第2區塊係作為可儲存上述資料之使用者資料、或ROM FUSE而發揮功能。
  7. 一種記憶體系統，其特徵在於包括：如請求項6之非揮發性半導體記憶裝置；及記憶體控制器，其控制上述非揮發性半導體記憶裝置；若上述半導體記憶裝置啟動，則上述記憶體控制器對作為上述ROM FUSE發揮功能之上述第2區塊內之上述記憶胞執行讀出動作， 且上述記憶體控制器將上述記憶胞陣列中之連接有上述m根或上述m根以下之信號配線之區塊辨識為區塊尺寸較小之第3區塊。
  8. 如請求項7之記憶體系統，其中若上述記憶體控制器判斷為對上述第3區塊進行上述讀出，則控制使上述電壓產生電路產生上述第1電壓。
  9. 如請求項7之記憶體系統，其進而具備外部機器，上述外部機器具有相當於上述第3區塊之可保持位址資訊之管理區域。
  10. 一種非揮發性半導體記憶裝置，其特徵在於包括：記憶胞陣列，其包含第1區塊及第2區塊，該第1區塊含有複數之由可保持資料之n個(n：自然數)記憶胞串聯連接而成之記憶體串，由複數之上述記憶體串構成，且為上述資料之刪除單位，該第2區塊含有複數之由m個(n>m、m：自然數)上述記憶胞串聯連接而成之記憶體串，且由複數之上述記憶體串構成；及周邊電路，其控制上述記憶胞陣列；上述周邊電路包含選擇上述第1區塊之第1解碼器、及選擇上述第2區塊之第2解碼器，於上述第1解碼器中配置上述n根第1信號配線，該等第1信號配線係經由於第1方向延伸之第1字元線群而連接於形成於上述第1區塊內之上述記憶胞，且朝向與上述第1方向正交之第2方向，於上述第2解碼器中配置朝向上述第2方向之上述n根上述第1信號配線，上述n根第1信號配線中之上述m根係經由於上述第1方向延伸之第2字元線群而連接於形成於上述第2區塊內之上述記憶胞。
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