CN110211625B - 降低3d nand存储器编程干扰的方法 - Google Patents
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Abstract
一种降低3D NAND存储器编程干扰的方法，在进行编程时，将选中的一个存储串作为选择串，其他存储串作为非选择串，对所述选择串中的某一个存储单元进行编程，在所述要进行编程的存储单元对应的控制栅上施加编程电压，将所述施加编程电压的控制栅作为选择层，其他层的控制栅作为非选择层；在所有相距所述选择层大于1层的若干非选择层中选择至少一层施加第一偏置电压，在剩余的选择层上施加第二偏置电压，所述第一偏置电压小于第二偏置电压，且第一偏置电压和第二偏置电压均小于编程电压。本发明的方法减少了对非选择串中与被编程的存储单元位于同层的那个存储单元的编程干扰。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种降低3D NAND存储器编程干扰的方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。
现有的3D NAND存储器结构包括：半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿堆叠结构的若干通道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面上的沟道层，每一个沟道孔中的存储结构与每一个控制栅相交的位置对应为一个存储单元。
现有技术在对某一个沟道孔中的某一个存储单元进行编程时，容易对其他沟道孔中对应的同一层中的其他存储单元带来编程干扰。
发明内容
本发明所要解决的技术问题是在怎样减小3D NAND存储器编程时的编程干扰。
本发明提供了一种降低3D NAND存储器编程干扰的方法，包括：
提供3D NAND存储器，所述3D NAND存储器包括：半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿所述堆叠结构的若干存储串，所述每一个存储串中具有沿竖直方向分布的若干存储单元，每一个存储单元与相应层的控制栅对应；
在进行编程时，将选中的一个存储串作为选择串，其他存储串作为非选择串，对所述选择串中的某一个存储单元进行编程，在所述要进行编程的存储单元对应的控制栅上施加编程电压，将所述施加编程电压的控制栅作为选择层，其他层的控制栅作为非选择层；在所有相距所述选择层大于1层的若干非选择层中选择至少一层施加第一偏置电压，在剩余的选择层上施加第二偏置电压，所述第一偏置电压小于第二偏置电压，且第一偏置电压和第二偏置电压均小于编程电压。
可选的，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于1层。
可选的，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于2层。
可选的，所述施加第一偏置电压的非选择层总数量大于等于两层时，所述施加第一偏置电压的若干非选择层为非相邻层或者所述若干选择层中存在相邻层。
可选的，所述施加第一偏置电压的若干非选择层存在相邻层时，所述相邻层数量为2层或大于2层。
可选的，所述施加第一偏置电压的若干非选择层为非相邻层时，两个施加第一偏置电压的非选择层之间相差的层数为1层或大于1层。
可选的，所述每一个存储串均包括：贯穿堆叠结构的沟道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面上的沟道层，所述沟道孔中的电荷存储层的与相应层的控制栅对应的位置为一个存储单元。
可选的，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡氧化层、位于阻挡氧化层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿氧化层；所述沟道层填充满剩余的沟道孔。
可选的，每一个存储串的两端均具有选择晶体管，所述选择晶体管包括位于存储串上端的上选择晶体管和位于存储串下端的下选择晶体管。
可选的，在进行编程时，所述选择串上对应的上选择晶体管和下选择晶体管打开。
可选的，在进行编程时，所述非选择串上对应的上选择晶体管和下选择晶体管关闭。
与现有技术相比，本发明技术方案具有以下优点：
本发明的降低3D NAND存储器编程干扰的方法，在进行编程时，将选中的一个存储串作为选择串，其他存储串作为非选择串，对所述选择串中的某一个存储单元进行编程，在所述要进行编程的存储单元对应的控制栅上施加编程电压，将所述施加编程电压的控制栅作为选择层，其他层的控制栅作为非选择层；在所有相距所述选择层大于1层的若干非选择层中选择至少一层施加第一偏置电压，在剩余的选择层上施加第二偏置电压，所述第一偏置电压小于第二偏置电压，且第一偏置电压和第二偏置电压均小于编程电压。前述编程方法，在对选择串中的一个存储单元进行编程时，由于选择串上其他存储单元对应的控制栅上施加了第一偏置电压或第二偏置电压，第一偏置电压和第二偏置电压均小于编程电压，因而编程过程不会对选择串上的其他存储单元带来编程干扰(误编程)，而对于非选择串上的存储单元，由于在所有相距所述选择层大于1层的若干非选择层中选择至少一层施加第一偏置电压，在剩余的选择层上施加第二偏置电压，所述第一偏置电压小于第二偏置电压，施加第一偏置电压的至少一层非选择层使得非选择串沟道层的对应区域被锁死或关闭死(非选择层可以相当于栅极，与非选择层对应的那一部分沟道层可以相当于沟道，在非选择层上施加较小的第一偏置电压时，使得该非选择层对应的沟道区被关闭死)，因而使得沟道层中存在的自由电子不能向非选择串中与选择层对应的那个存储单元的方向移动，因而该存储单元对应的沟道区的电势或耦合电压不会降低，从而使得该存储单元两侧对应的沟道区与控制栅之间的压差保持较小，从而防止对该存储单元的编程干扰。
进一步，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于1层，所述施加第一偏置电压的非选择层总数量大于等于两层时(即在多层或若干层上非选择层上施加第一偏置电压)，所述施加第一偏置电压的若干非选择层为非相邻层，两个施加第一偏置电压的非选择层之间相差的层数为1层或大于1层，因而施加第一偏置电压的多层非选择层使得非选择串的沟道层多处对应区域被锁的更死或关闭的更死(非选择层可以相当于栅极，与非选择层对应的那一部分沟道层可以相当于沟道，在多个非选择层上施加较小的第一偏置电压时，使得多个非选择层对应的沟道区均被关闭死，即使得非选择串的沟道层多处被锁死)，因而使得沟道层中存在的自由电子更不能向非选择串中与选择层对应的那个存储单元的方向移动，因而该存储单元对应的沟道区的电势或耦合电压更不会降低，从而使得该存储单元两侧对应的沟道区与控制栅之间的压差保持更小，从而更好的防止对该存储单元的编程干扰。
进一步，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于2层，所述施加第一偏置电压的非选择层总数量大于等于两层时(即在多层或若干层上非选择层上施加第一偏置电压)，所述施加第一偏置电压的若干非选择层为非相邻层，两个施加第一偏置电压的非选择层之间相差的层数为1层或大于1层，因而施加第一偏置电压的多层非选择层使得非选择串的沟道层多处对应区域被锁的更死或关闭的更死(非选择层可以相当于栅极，与非选择层对应的那一部分沟道层可以相当于沟道，在多个非选择层上施加较小的第一偏置电压时，使得多个非选择层对应的沟道区均被关闭死，即使得非选择串的沟道层多处被锁死)，因而使得沟道层中存在的自由电子更不能向非选择串中与选择层对应的那个存储单元的方向移动，因而该存储单元对应的沟道区的电势或耦合电压更不会降低，从而使得该存储单元两侧对应的沟道区与控制栅之间的压差保持更小，从而更好的防止对该存储单元的编程干扰。
进一步，，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于1层，所述施加第一偏置电压的非选择层总数量大于等于两层时(即在多层或若干层上非选择层上施加第一偏置电压)，所述施加第一偏置电压的若干非选择层中存在相邻层，所述相邻层数量为2层或大于2层，因而施加第一偏置电压的多层非选择层使得非选择串的沟道层多处对应区域被锁的更死或关闭的更死(非选择层可以相当于栅极，与非选择层对应的那一部分沟道层可以相当于沟道，在多个非选择层上施加较小的第一偏置电压时，使得多个非选择层对应的沟道区均被关闭死，即使得非选择串的沟道层多处被锁死)，因而使得沟道层中存在的自由电子更不能向非选择串中与选择层对应的那个存储单元的方向移动，因而该存储单元对应的沟道区的电势或耦合电压更不会降低，从而使得该存储单元两侧对应的沟道区与控制栅之间的压差保持更小，从而更好的防止对该存储单元的编程干扰。
附图说明
图1为本发明一实施例3D NAND存储器编程过程的结构示意图；
图2为本发明一实施例降低3D NAND存储器编程干扰的方法的流程示意图；
图3为本发明一实施例3D NAND存储器的结构示意图；
图4为本发明一实施例3D NAND存储器编程过程的结构示意图；
图5为本发明一实施例3D NAND存储器编程过程的结构示意图；
图6为本发明一实施例3D NAND存储器编程过程的结构示意图；
图7为本发明一实施例3D NAND存储器编程过程的非选择串的沟道层电势分布示意图。
具体实施方式
如背景技术所言，现有技术在对某一个沟道孔中的某一个存储单元进行编程时，容易对其他沟道孔中对应的同一层中的其他存储单元带来编程干扰。
为此，本发明一实施例中提供了一种3D NAND存储器编程方法，包括：提供3D NAND存储器，参考图1，所述3D NAND存储器包括：半导体衬底；位于半导体衬底上控制栅103和隔离层相互层叠的堆叠结构；贯穿所述堆叠结构的若干存储串30，所述每一个存储串30包括沟道层125和位于沟道层侧壁的存储层125，所述存储层125的与相应层的控制栅103对应的位置为一个存储单元20，使得每一个存储串具有沿竖直方向分布的若干存储单元20，每一个存储串的两端相应的连接上选择管和下选择管；在进行编程时，将选中的一个存储串30作为选择串(比如选择串31a)，其他存储串30作为非选择串(比如非选择串31b)，对所述选择串中31a的某一个存储单元(比如存储单元20a)进行编程时，将选择串31a两端的上选择管和下选择管打开，将非选择串31b两端的上选择管和下选择管关闭，在所述要进行编程的存储单元20a对应的控制栅103a上施加编程电压Vpgm，将所述施加编程电压的控制栅103a作为选择层(比如选择层N)，其他层的控制栅作为非选择层(比如非选择层N-6～非选择层N+7)；在非选择层上施加偏置电压Vpass。
前述方案在进行编程时，由于非选择层(比如非选择层N-6～非选择层N+7)均施加了偏置电压Vpass，在偏置电压Vpass上升过程中，非选择串31b的沟道(位于沟道层125中)会被耦合出一个电压Vcouple，则非选择串31b与选择层N的对应的那个存储单元(比如存储单元20b，不需要编程的存储单元)所对应沟道区与控制栅之间的分压为编程电压Vpgm与耦合电压Vcouple的差值，因而非选择串31b与选择层N的对应的那个存储单元(比如存储单元20b)不会被编程，从而在对选择串31a中的存储单元(存储单元20a)进行编程时，防止对同一层中的存储单元(非选择串31b中的存储单元20b)带来编程干扰。
研究发现，虽然前述方法能够防止编程干扰的产生，但是由于偏置电压Vpass不能过大(偏置电压Vpass过大的话，选择串31a中其他不需要编程的存储单元容易被误编程)，因而非选择串31b与选择层N的对应的那个存储单元(比如存储单元20b)的沟道耦合电压Vcouple大小也有限，使得存储单元20b对应的沟道区与控制栅之间的始终会存在一个分压，这个分压长时间存在的话会对存储单元20b产生一个弱编程，使得编程干扰仍可能发生，并且非选择串31b沟道层127中存在的自由电子不可避免会向高电势的Vpgm方向迁移(存储单元20b对应的位置)，使得与存储单元20b相邻的沟道区中的Vcouple电势会减小，存储单元20b对应的沟道区与控制栅之间存在的那个分压会增大，存储单元20b被编程干扰的可能性变大。
为此，本发明提供了一种降低3D NAND存储器编程干扰的方法。。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图1，本发明一实施例中提供了一种降低3D NAND存储器编程干扰的方法，包括步骤：
步骤S201，提供3D NAND存储器，所述3D NAND存储器包括：半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿所述堆叠结构的若干存储串，所述每一个存储串中具有沿竖直方向分布的若干存储单元，每一个存储单元与相应层的控制栅对应；
步骤S202，在进行编程时，将选中的一个存储串作为选择串，其他存储串作为非选择串，对所述选择串中的某一个存储单元进行编程，在所述要进行编程的存储单元对应的控制栅上施加编程电压，将所述施加编程电压的控制栅作为选择层，其他层的控制栅作为非选择层；在所有相距所述选择层大于1层的若干非选择层中选择至少一层施加第一偏置电压，在剩余的选择层上施加第二偏置电压，所述第一偏置电压小于第二偏置电压，且第一偏置电压和第二偏置电压均小于编程电压。
以上结合附图对前述步骤进行详细的说明。
进行步骤S201，请结合参考图3和图4，提供3D NAND存储器，所述3DNAND存储器包括：半导体衬底100；位于半导体衬底100上控制栅103和隔离层104相互层叠的堆叠结构111；贯穿所述堆叠结构111的若干存储串30，所述每一个存储串30中具有沿竖直方向分布的若干存储单元20，每一个存储单元20与相应层的控制栅103对应。
具体的，请参考图3，每一个存储串30均包括：贯穿堆叠结构111的沟道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层127和位于电荷存储层127侧壁表面上的沟道层125，所述沟道孔中的电荷存储层127的与相应层的控制栅103对应的位置为一个存储单元20。本实施例中，仅以两个存储串30作为示例进行说明，在其他实施例中，所述存储串的数量可以为其他数量。
所述电荷存储层127包括位于沟道孔侧壁表面上的阻挡氧化层122、位于阻挡氧化层122侧壁表面上的电荷捕获层123以及位于电荷捕获层123侧壁表面上的隧穿氧化层124；所述沟道层125填充满剩余的沟道孔。本实施例中，所述沟道层125材料为掺杂N型杂质离子(比如磷离子)的多晶硅。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述堆叠结构111(控制栅103)的层数，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。本实施例中，以堆叠结构的层数为10层作为示例进行说明，在其他实施例中，所述伪存储层112可以为其他数量。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种。本实施例中，所述隔离层104的材料为氧化硅。
所述控制栅103包括高K介质层和位于高K介质层表面的金属栅极，所述金属栅极的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
所述高K介质层的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。
在其他实施例中，所述控制栅103可以包括氧化硅介质层和位于介质层上的多晶硅栅极。
在一实施例中，所述存储串30的下端与半导体衬底之间具有下选择晶体管，所述下选择晶体管一端与沟道层125连接，另一端与源线(图中未示出)连接，所述下选择晶体管包括位于沟道孔(沟道层125)底部的外延半导体层107和位于外延半导体层107两侧的下选择晶体管的控制栅131，所述下选择晶体管的控制栅131与半导体衬底之间具有缓冲介质层101，所述下选择晶体管的控制栅131与最底层的控制栅103之间具有隔离介质层132。
在一实施例中，所述存储串30的顶部上端还具有上选择晶体管，所述上选择晶体管一端与沟道层125连接，另一端与位线(136a、136b)连接，所述上选择晶体管包括位于沟道层125上的外延半导体层137，和位于外延半导体层137两侧的上选择晶体管栅极134，上选择晶体管栅极134上具有隔离介质层135。
进行步骤S202，请参考图4，在进行编程时，将选中的一个存储串作为选择串(比如选择串31a)，其他存储串作为非选择串(比如非选择串31b)，对所述选择串31a中的某一个存储单元(比如存储单元20a)进行编程，在所述要进行编程的存储单元20a对应的控制栅103a上施加编程电压Vpgm，将所述施加编程电压Vpgm的控制栅103a作为选择层(比如选择层N)，其他层的控制栅作为非选择层(比如非选择层N-1～非选择层N-6，非选择层N+1～非选择层N+7)；在所有相距所述选择层大于1层的若干非选择层(比如非选择层N-1～非选择层N-6，非选择层N+1～非选择层N+7)中选择至少一层施加第一偏置电压Vpass-L，在剩余的选择层上施加第二偏置电压Vpass-H，所述第一偏置电压Vpass-L小于第二偏置电压Vpass-H，且第一偏置电压Vpass-L和第二偏置电压Vpass-H均小于编程电压Vpgm。
在进行编程时，所述选择串两端需要连接低电压。具体的，在一实施例中，在进行编程时，所述选择串上对应的上选择晶体管和下选择晶体管打开，所述位线上施加低电压。
在进行编程时具体的，在一实施例中，在进行编程时，所述非选择串上对应的上选择晶体管和下选择晶体管关闭。
所述选择串可以为若干存储串30中的任意一串，所述被编程的存储单元也可以为对应的选择串中的任一个存储单元。本实施例中将图4中所示的左边的那个存储串30作为选择串30a，将选择串30a中由下到上的第7个存储单元20a作为被编程的存储单元作为示例进行说明，本发明的其他实施例中，可以选择选择串30a中其他存储单元，或者其他存储串上的人一个存储单元进行编程。
本实施例中，所述选择串30a外的其他存储串作为非选择串30b，在进行编程时，在所述要进行编程的存储单元20a对应的控制栅103a上施加编程电压Vpgm，将所述施加编程电压Vpgm的控制栅103a作为选择层(比如选择层N，N表示选择层的编号，N为自然数，选择层N上方的若干控制栅的编号相应的增加，比如N+1，N+2……N+I，I大于等于2，选择层N下方的若干控制栅的编号相应的减小，比如N-1，N-2……N-P，P大于等于2，需要说明的是，前述的编号方式仅是为了方便说明而给出的实例，本发明其他实施例中，可以采用不同的编号方式)，其他层的控制栅作为非选择层(比如选择层N上方依次层叠的非选择层N+1～非选择层N+7以及选择层N下方依次层叠的非选择层N-1～非选择层N-6)；在所有相距所述选择层大于1层的若干非选择层(比如非选择层N-1～非选择层N-6，非选择层N+1～非选择层N+7)中选择至少一层施加第一偏置电压Vpass-L，在剩余的选择层上施加第二偏置电压Vpass-H，所述第一偏置电压Vpass-L小于第二偏置电压Vpass-H，且第一偏置电压Vpass-L和第二偏置电压Vpass-H均小于编程电压Vpgm，前述编程的方法，在对选择串30a中的一个存储单元20a进行编程时，由于选择串30a上其他存储单元对应的控制栅(比如非选择层N-1～非选择层N-6，非选择层N+1～非选择层N+7)上施加了第一偏置电压Vpass-L或第二偏置电压Vpass-H，第一偏置电压Vpass-L和第二偏置电压Vpass-H均小于编程电压Vpgm，因而编程过程不会对选择串30a上的其他存储单元带来编程干扰(误编程)，而对于非选择串30b上的存储单元，由于在所有相距所述选择层大于1层的若干非选择层(比如非选择层N-1～非选择层N-6，非选择层N+1～非选择层N+7)中选择至少一层施加第一偏置电压Vpass-L，在剩余的选择层上施加第二偏置电压Vpass-H，所述第一偏置电压Vpass-L小于第二偏置电压Vpass-H，施加第一偏置电压Vpass-L的至少一层非选择层使得非选择串30b的沟道层127对应区域被锁死或关闭死(非选择层可以相当于栅极，与非选择层对应的那一部分沟道层可以相当于沟道，在非选择层上施加较小的第一偏置电压Vpass-L时，使得该非选择层对应的沟道区被关闭死)，因而使得沟道层127中存在的自由电子不能向非选择串31b中与选择层103a对应的那个存储单元(存储单元20b)的方向移动，因而该存储单元(存储单元20b)对应的沟道区的电势或耦合电压不会降低，从而使得该存储单元(存储单元20b)两侧对应的沟道区与控制栅之间的压差保持较小，从而防止对该存储单元的编程干扰。
在一实施例中，可以仅在一层非选择上施加第一偏置电压，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于1层。在其他实施例中，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于2层。需要说明的是，本申请中非选择层与选择层之间的距离是指目标非选择层(施加第一偏置电压的非选择层)与选择层之间存在的非选择层(包括目标选择层或当层)的数量，比如图4中非选择层N+1(或者非选择层N-1)与选择层N之间具有一层非选择层(非选择层N+1)，则非选择层N+1(或者非选择层N-1)与选择层N距离为(等于)1层，由比如非选择层N+2(或者非选择层N-2)与选择层N之间存在2层非选择层(非选择层N+1和非选择层N+2，或者非选择层N-1和非选择层N-2)，则非选择层N+2(或者非选择层N-2)与选择层N之间的距离为(等于)2层，又比如，非选择层N+3(或者非选择层N-3)与选择层N之间存在3层非选择层(非选择层N+1、非选择层N+2和非选择层N+3，或者非选择层N-1、非选择层N-2和非选择层N-3)，则非选择层N+3(或者非选择层N-3)与选择层N之间的距离为(等于)3层。
本实施例中，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于1层，所述施加第一偏置电压的非选择层总数量大于等于两层时(即在多层或若干层上非选择层上施加第一偏置电压)，所述施加第一偏置电压的若干非选择层为非相邻层，两个施加第一偏置电压的非选择层之间相差的层数为1层或大于1层，因而施加第一偏置电压的多层非选择层使得非选择串30b的沟道层127多处对应区域被锁的更死或关闭的更死(非选择层可以相当于栅极，与非选择层对应的那一部分沟道层可以相当于沟道，在多个非选择层上施加较小的第一偏置电压Vpass-L时，使得多个非选择层对应的沟道区均被关闭死，即使得非选择串30b的沟道层127多处被锁死)，因而使得沟道层127中存在的自由电子更不能向非选择串31b中与选择层103a对应的那个存储单元(存储单元20b)的方向移动，因而该存储单元(存储单元20b)对应的沟道区的电势或耦合电压更不会降低，从而使得该存储单元(存储单元20b)两侧对应的沟道区与控制栅之间的压差保持更小，从而更好的防止对该存储单元的编程干扰。具体的，请参考图4，对选择串30a中的存储单元20a进行编程时，在非选择层N+2、非选择层N+5、非选择层N+7以及非选择层N-2、非选择层N-5上施加第一偏置电压Vpass-L，在其他选择层上施加第二偏置电压Vpass-H，具体的，在非选择层N+1、非选择层N+3、非选择层N+4、非选择层N+6以及非选择层N-1、非选择层N-3、非选择层N-4、非选择层N-6上施加第二偏置电压Vpass-H。
在另一实施例中，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于2层，所述施加第一偏置电压的非选择层总数量大于等于两层时(即在多层或若干层上非选择层上施加第一偏置电压)，所述施加第一偏置电压的若干非选择层为非相邻层，两个施加第一偏置电压的非选择层之间相差的层数为1层或大于1层，因而施加第一偏置电压的多层非选择层使得非选择串30b的沟道层127多处对应区域被锁的更死或关闭的更死(非选择层可以相当于栅极，与非选择层对应的那一部分沟道层可以相当于沟道，在多个非选择层上施加较小的第一偏置电压Vpass-L时，使得多个非选择层对应的沟道区均被关闭死，即使得非选择串30b的沟道层127多处被锁死)，因而使得沟道层127中存在的自由电子更不能向非选择串31b中与选择层103a对应的那个存储单元(存储单元20b)的方向移动，因而该存储单元(存储单元20b)对应的沟道区的电势或耦合电压更不会降低，从而使得该存储单元(存储单元20b)两侧对应的沟道区与控制栅之间的压差保持更小，从而更好的防止对该存储单元的编程干扰。具体请参考图5，对选择串30a中的存储单元20a进行编程时，在非选择层N+3、非选择层N+5、非选择层N+7以及非选择层N-3、非选择层N-5上施加第一偏置电压Vpass-L，在其他选择层上施加第二偏置电压Vpass-H，具体的，在非选择层N+1、非选择层N+2、非选择层N+4、非选择层N+6以及非选择层N-1、非选择层N-2、非选择层N-4、非选择层N-6上施加第二偏置电压Vpass-H。
在另一实施例中，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于1层，所述施加第一偏置电压的非选择层总数量大于等于两层时(即在多层或若干层上非选择层上施加第一偏置电压)，所述施加第一偏置电压的若干非选择层中存在相邻层，所述相邻层数量为2层或大于2层，因而施加第一偏置电压的多层非选择层使得非选择串30b的沟道层127的多处对应区域被锁的更死或关闭的更死(非选择层可以相当于栅极，与非选择层对应的那一部分沟道层可以相当于沟道，在多个非选择层上施加较小的第一偏置电压Vpass-L时，使得多个非选择层对应的沟道区均被关闭死，即使得非选择串30b的沟道层127多处被锁死)，因而使得沟道层127中存在的自由电子更不能向非选择串31b中与选择层103a对应的那个存储单元(存储单元20b)的方向移动，因而该存储单元(存储单元20b)对应的沟道区的电势或耦合电压更不会降低，从而使得该存储单元(存储单元20b)两侧对应的沟道区与控制栅之间的压差保持更小，从而更好的防止对该存储单元的编程干扰。具体请参考图6，对选择串30a中的存储单元20a进行编程时，在非选择层N+2、非选择层N+2、非选择层N+5、非选择层N+7以及非选择层N-2、非选择层N-3、非选择层N-5上施加第一偏置电压Vpass-L，在其他选择层上施加第二偏置电压Vpass-H，具体的，在非选择层N+1、非选择层N+4、非选择层N+6以及非选择层N-1、非选择层N-4、非选择层N-6上施加第二偏置电压Vpass-H。
需要说明的是，前述各实施例中的第二偏置电压Vpass-H的值等于现有的对3DNAND编程时所施加的偏置电压的值。在一具体的实施例中，所述编程电压Vpgm的大小可以为18-25V，所述第二偏置电压Vpass-H的大小可以为9-12V，所述第一偏置电压Vpass-L大小可以为7-10V。
参考图7，图7为前述所述的编程过程中的非选择串的沟道层电势分布与现有的编程方法(所有的非选择层均施加同样大小的偏置电压)对比示意图，其中横坐标表面非选择串中的沟道的方向，纵坐标表示电势，曲线32为现有编程方法获得的非选择串的沟道层电势分布，曲线31为本申请的编程方法获得非选择串的沟道层电势分布，从图7中可以看出非选择串中的存储单元20b(参考图4-图6)对应的沟道处的耦合电势P2要远高于现有的非选择串中的存储单元20b(参考图1)对应的沟道处的耦合电势P1，因而本申请中的编程方法，存储单元20b(参考图4-图6)两侧的对应的沟道区的耦合电势P2与编程电压Vpgm的差值更小，在对选择串30a(参考图4-图6)的存储单元20a进行编程时，对于非选择串30b(参考图4-图6)的存储单元20b的编程干扰更小。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (11)
1.一种降低3D NAND存储器编程干扰的方法，其特征在于，包括：
提供3D NAND存储器，所述3D NAND存储器包括：半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿所述堆叠结构的若干存储串，所述每一个存储串中具有沿竖直方向分布的若干存储单元，每一个存储单元与相应层的控制栅对应；
在进行编程时，将选中的一个存储串作为选择串，其他存储串作为非选择串，对所述选择串中的某一个存储单元进行编程，在所述要进行编程的存储单元对应的控制栅上施加编程电压，将所述施加编程电压的控制栅作为选择层，其他层的控制栅作为非选择层，所述选择串为若干所述存储串中的任意一串，所述要进行编程的存储单元为对应的所述选择串中的任一个存储单元；在所有相距所述选择层大于1层的若干非选择层中选择至少一层施加第一偏置电压，在剩余的选择层上施加第二偏置电压，所述第一偏置电压小于第二偏置电压，且第一偏置电压和第二偏置电压均小于编程电压，以防止对所述非选择串中与所述选择层对应的存储单元带来编程干扰。
2.如权利要求1所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于1层。
3.如权利要求2所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于2层。
4.如权利要求2所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的非选择层总数量大于等于两层时，所述施加第一偏置电压的若干非选择层为非相邻层或者所述若干选择层中存在相邻层。
5.如权利要求1-4中任一项所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的若干非选择层存在相邻层时，所述相邻层数量为2层或大于2层。
6.如权利要求4所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的若干非选择层为非相邻层时，两个施加第一偏置电压的非选择层之间相差的层数为1层或大于1层。
7.如权利要求1所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述每一个存储串均包括：贯穿堆叠结构的沟道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面上的沟道层，所述沟道孔中的电荷存储层的与相应层的控制栅对应的位置为一个存储单元。
8.如权利要求7所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡氧化层、位于阻挡氧化层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿氧化层；所述沟道层填充满剩余的沟道孔。
9.如权利要求1所述的降低3D NAND存储器编程干扰的方法，其特征在于，每一个存储串的两端均具有选择晶体管，所述选择晶体管包括位于存储串上端的上选择晶体管和位于存储串下端的下选择晶体管。
10.如权利要求9所述的降低3D NAND存储器编程干扰的方法，其特征在于，在进行编程时，所述选择串上对应的上选择晶体管和下选择晶体管打开。
11.如权利要求9所述的降低3D NAND存储器编程干扰的方法，其特征在于，在进行编程时，所述非选择串上对应的上选择晶体管和下选择晶体管关闭。
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