CN102568593A - 读取快闪存储器中储存数据的方法、存储器控制器与装置 - Google Patents

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Abstract

本发明公开了一种读取一快闪存储器中所储存的数据的方法，包含有：控制该快闪存储器来执行多次读取操作给该快闪存储器的多个存储器单元中的每一存储器单元；分别从该多个存储器单元读出多个位序列，其中该多次读取操作通过不同的控制栅极电压设定而从该多个存储器单元中的每一存储器单元读出具有一预定位元次序的多个位元以作为该多个位序列中的一位序列；以及依据该多个位序列的二进制数字分布特性，来决定出该多个存储器单元的一读出信息。本发明通过参照快闪存储器的存储单元所读出的位序列的二进制数字分布特性，读取快闪存储器中所储存的数据的方法与存储器控制器，不受临界变压分布的影响，可以正确地获得所储存的信息。

Description

读取快闪存储器中储存数据的方法、存储器控制器与装置
技术领域
本发明涉及读取快闪存储器(flash memory)中所储存的数据，更具体地说，涉及一种通过参照快闪存储器的存储单元(memory cell)所读出的位序列(bitsequence)的二进制数字分布特性(binary digit distribution characteristic)来读取快闪存储器中所储存的数据的方法与存储器控制器。
背景技术
快闪存储器可通过电子式的擦除(erase)与写入/程序化(program)以进行数据储存，并且广泛地应用于记忆卡(memory card)、固态硬盘(solid-state drive)与便携式多媒体播放器等等。由于快闪存储器为非挥发性(non-volatile)存储器，因此，不需要额外电力来维持快闪存储器所储存的信息，此外，快闪存储器可提供快速的数据读取与较佳的抗震能力，而这些特性也说明了快闪存储器为何会如此普及的原因。
快闪存储器可区分为NOR型快闪存储器与NAND型快闪存储器。对于NAND型快闪存储器来说，其具有较短的擦除及写入时间且每一存储器单元需要较少的芯片面积，因而相较于NOR型快闪存储器，NAND型快闪存储器会允许较高的储存密度以及较低的每一储存位元的成本。一般来说，快闪存储器以存储器单元阵列的方式来储存数据，而存储器单元是由一浮动栅极晶体管(floating-gate transistor)来加以实作，且每一存储器单元可通过适当地控制浮动栅极晶体管的浮动栅极上的电荷个数来设定导通该浮动栅极晶体管所实作的该存储器单元的所需临界电压，进而储存单一个位元的信息或者一个位元以上的信息，如此一来，当一或多个预定控制栅极电压施加于浮动栅极晶体管的控制栅极之上，则浮动栅极晶体管的导通状态便会指示出浮动栅极晶体管中所储存的一或多个二进制数字(binary digit)。
然而，由于某些因素，快闪存储器单元中原本储存的电荷的个数可能会受到影响/扰乱，举例来说，快闪存储器中所存在的干扰可能来自于写入干扰(write/program disturbance)、读取干扰(read disturbance)及/或保持干扰(retentiondisturbance)。以具有各自储存一个位元以上的信息的存储器单元的NAND型快闪存储器为例，一个存储器物理页(physical page)会包含多个存储器逻辑页(logical page)，且每一存储器逻辑页采用一或多个控制栅极电压来进行读取。举例来说，对于一个用以储存3个位元的信息的快闪存储器单元来说，该快闪存储器单元会具有分别对应不同电荷个数(即不同临界电压)的8种状态(即电荷准位)的其中之一，然而，由于写入/擦除次数(program/erase count，P/Ecount)及/或数据保留时间(retention time)的缘故，快闪存储器单元中的存储器单元的临界电压分布(threshold voltage distribution)便会有所改变，因此，使用原本的控制栅极电压设定(即临界电压设定)来读取存储器单元中所储存的信息可能会因为改变后的临界变压分布而无法正确地获得所储存的信息。
发明内容
因此，本发明所要解决的技术问题是提供一种通过参照快闪存储器的存储单元所读出的位序列的二进制数字分布特性来读取快闪存储器中所储存的数据的方法与存储器控制器，以解决上述问题。
依据本发明的一实施例，揭示了一种读取一快闪存储器中所储存的数据的方法。该方法包含有：控制该快闪存储器来执行多次读取操作给该快闪存储器的多个存储器单元中的每一存储器单元；分别从该多个存储器单元读出多个位序列，其中该多次读取操作通过不同的控制栅极电压设定而从该多个存储器单元中的每一存储器单元读出具有一预定位元次序的多个位元来作为该多个位序列中的一位序列；以及依据该多个位序列的二进制数字分布特性，来决定出该多个存储器单元的一读出信息。
依据本发明的另一实施例，揭示了一种用以读取一快闪存储器中所储存的数据的存储器控制器。该存储器控制器包含有一接收电路以及一控制逻辑电路。该接收电路用以获得从该快闪存储器的多个存储器单元所分别读取出来的多个位序列。该控制逻辑电路，耦接于该接收电路，用以控制该快闪存储器来执行多次读取操作给该快闪存储器的该多个存储器单元中的每一存储器单元，以及依据该多个位序列的二进制数字分布特性来决定出该多个存储器单元的一读出信息，其中该多次读取操作通过不同的控制栅极电压设定而从该多个存储器单元中的每一存储器单元读出具有一预定位元次序的多个位元以作为该多个位序列中的一位序列。
依据本发明的另一实施例，揭示了一种存取一快闪存储器的数据的方法。该快闪存储器具有多个存储器单元。该方法包含有：决定该多个存储器单元所读取出来的多个位序列的二进制数字分布特性；以及依据该二进制数字分布特性来决定出一读出信息。
依据本发明的另一实施例，揭示了一种存取一快闪存储器的数据的装置。该快闪存储器具有多个存储器单元。该装置包含有一接收电路以及一控制逻辑电路。该接收电路用以接收从该多个存储器单元所读取出来的多个位序列。该控制逻辑电路，耦接于该接收电路，用以使该快闪存储器执行一读取操作给该多个存储器单元中的每一存储器单元，并依据该多个位序列的二进制数字分布特性来决定出该多个存储器单元所读取出来的一读出信息。
本发明通过参照快闪存储器的存储单元所读出的位序列的二进制数字分布特性，读取快闪存储器中所储存的数据的方法与存储器控制器，不受临界变压分布的影响，可以正确地获得所储存的信息。
附图说明
图1为本发明存储器系统的第一实施例的示意图。
图2为要被读取的存储器物理页的第一种临界电压分布的示意图。
图3为要被读取的存储器物理页的第二种临界电压分布的示意图。
图4为从快闪存储器的一存储器单元中读取一软位元(即软信息数值)的最低有效位元读取操作的示意图。
图5为图1所示的决定单元所执行的映射操作的示意图。
图6为从快闪存储器的一存储器单元中读取一软位元(即软信息数值)的中间有效位元读取操作的示意图。
图7为从快闪存储器的一存储器单元中读取一软位元(即软信息数值)的最高有效位元读取操作的示意图。
图8为从快闪存储器的一存储器单元中读取一软位元(即软信息数值)的另一中间有效位元读取操作的示意图。
图9为本发明存储器系统的第二实施例的示意图。
图10为本发明施加于用以读取最低有效位元数据的控制栅极电压的调整操作的第一实施例的示意图。
图11为本发明决定控制栅极电压的平移方向以找出用以读取最低有效位元数据的较佳控制栅极电压的操作的第一实施例的示意图。
图12为本发明施加于用以读取最低有效位元数据的控制栅极电压的调整操作的第二实施例的示意图。
图13为本发明决定控制栅极电压的平移方向以找出用以读取最低有效位元数据的较佳控制栅极电压的操作的第二实施例的示意图。
图14为本发明施加于用以读取中间有效位元数据的两个控制栅极电压中的一控制栅极电压的调整操作的实施例的示意图。
图15为本发明施加于用以读取中间有效位元数据的两个控制栅极电压中的另一控制栅极电压的调整操作的实施例的示意图。
图16为本发明施加于用以读取中间有效位元数据的两个控制栅极电压的调整操作的实施例的示意图。
图17为决定控制栅极电压的平移方向以找出用以读取中间有效位元数据的较佳控制栅极电压的操作的实施例的示意图。
图18为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的一控制栅极电压的调整操作的实施例的示意图。
图19为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的另一控制栅极电压的调整操作的实施例的示意图。
图20为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的再另一控制栅极电压的调整操作的实施例的示意图。
图21为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的剩余的一控制栅极电压的调整操作的实施例的示意图。
图22为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的两个控制栅极电压的调整操作的实施例的示意图。
图23为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的其他两个控制栅极电压的调整操作的实施例的示意图。
其中，附图标记说明如下：
100、900存储器系统
102快闪存储器
103存储器单元
104、904存储器控制器
106、906控制逻辑电路
108、908接收电路
110、910错误更正电路
112、912控制单元
114决定单元
116辨识单元
118、918储存装置
120、920错误更正检测器
122、922错误更正改正器
914计数单元
916比较单元
具体实施方式
在说明书及之前的权利要求当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及之前的权利要求并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。在通篇说明书及之前的权利要求当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电连接手段。因此，若文中描述一第一装置电连接于一第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。
本发明的广义概念是控制快闪存储器来针对快闪存储器的多个存储器单元中的每一存储器单元执行多次读取操作(请注意，该多次读取操作会使用不同的控制栅极电压设定，以从每一存储器单元读取出具有一预定位元次序的多个位元来作为一位序列(bit sequence))、从该多个存储器单元中分别读取出多个位序列，以及依据该多个位序列的二进制数字分布特性来决定出该多个存储器单元的读出信息(readout information)，以借此读取出快闪存储器中所储存的数据。进一步的细节将于后详述。
请注意，本发明的附图中所绘示的临界电压分布以及后续发明说明中所提到的控制栅极电压的电压值仅用来作为范例说明，而非用以作为本发明的限制，此外，为了简洁起见，读取NAND型快闪存储器的存储器物理页中的存储器单元所储存的多个位元仅是作为一实施例，以说明本发明的技术特征，然而，无论快闪存储器是NAND型快闪存储器或是具有其它类型的快闪存储器(例如NOR型快闪存储器)，只要是采用存储器单元所读取的位序列的二进制数字分布特性来决定出存储器单元的读出信息，均符合本发明的精神。
请参阅图1，其为本发明存储器系统的第一实施例的示意图。存储器系统100包含有一快闪存储器102以及一存储器控制器(memory controller)104，于本实施例中，快闪存储器102可以是包含多个存储器物理页P_0、P_1、P_2、…、P_N的NAND型快闪存储器，其中存储器物理页P_0～P_N中的每一存储器物理页包含有多个存储器单元(例如浮动栅极晶体管)103，举例来说，对于要被读取的一目标存储器物理页P_0来说，其包含有存储器单元M_0～M_K。为了读取目标存储器物理页P_0的存储器单元M_0～M_K中所储存的数据，控制栅极电压VG_0～VG_N便应该要适当地设定，例如，控制栅极电压VG_0～VG_N应该要适当地设定以确保存储器物理页P_1～P_N中所有的存储器单元(浮动栅极存储器)103均处于导通状态。假若每一存储器单元103是用以储存N个位元(例如，包含最低有效位元(least significant bit，LSB)、中间有效位元(central significant bit，CSB)与最高有效位元(mostsignificant bit，MSB)的3个位元)，则快闪存储器102会将控制栅极电压VG_0设定为(2N-1)个电压准位，以便辨识出目标存储器物理页P_0中每一存储器单元103的N个位元。
请参阅图2，其为要被读取的存储器物理页P_0的第一种临界电压分布的示意图。存储器物理页P_0的存储器单元M_0～M_K可包含有具有浮动栅极被程序化(programmed)为具有电荷准位L0(即(MSB，CSB，LSB)＝(1，1，1))的存储器单元、具有浮动栅极被程序化为具有电荷准位L1(即(MSB，CSB，LSB)＝(0，1，1))的存储器单元、具有浮动栅极被程序化为具有电荷准位L2(即(MSB，CSB，LSB)＝(0，0，1))的存储器单元、具有浮动栅极被程序化为具有电荷准位L3(即(MSB，CSB，LSB)＝(1，0，1))的存储器单元、具有浮动栅极被程序化为具有电荷准位L4(即(MSB，CSB，LSB)＝(1，0，0))的存储器单元、具有浮动栅极被程序化为具有电荷准位L5(即(MSB，CSB，LSB)＝(0，0，0))的存储器单元、具有浮动栅极被程序化为具有电荷准位L6(即(MSB，CSB，LSB)＝(0，1，0))的存储器单元以及具有浮动栅极被程序化为具有电荷准位L7(即(MSB，CSB，LSB)＝(1，1，0))的存储器单元。
为了辨识出存储器单元M_0～M_K的最低有效位元，快闪存储器102便将控制栅极电压VG_0设定为图2所示的临界电压VT_4，接着，存储器物理页P_0中每一存储器单元的导通状态便会指示出该存储器单元所具有的最低有效位元是“0”或“1”。于本实施例中，当存储器物理页P_0中的一存储器单元被施加于其控制栅极的临界电压VT_4所导通时，快闪存储器102将会输出代表其最低有效位元的一个二进制数字“1”；否则，快闪存储器102将会输出代表其最低有效位元的另一个二进制数字“0”。
为了辨识出存储器单元M_0～M_K的中间有效位元，快闪存储器102便将控制栅极电压VG_0分别设定为图2所示的临界电压VT_2与VT_6，同样地，存储器物理页P_0中每一存储器单元的导通状态便会指示出该存储器单元所具有的中间有效位元是“0”或“1”。于本实施例中，当一存储器单元会被施加于其控制栅极的临界电压VT_2与VT_6中的任一个所导通时，快闪存储器102将会输出代表其中间有效位元的一个二进制数字“1”；当该存储器单元不会被施加于其控制栅极的临界电压VT_2所导通，但是却会被施加于其控制栅极的临界电压VT_6所导通时，快闪存储器102将会输出代表其中间有效位元的一个二进制数字“0”；以及当该存储器单元除了不会被施加于其控制栅极的临界电压VT_2所导通，也不会被施加于其控制栅极的临界电压VT_6所导通时，快闪存储器102将会输出代表其中间有效位元的一个二进制数字“1”。
为了辨识出存储器单元M_0～M_K的最高有效位元，快闪存储器102便将控制栅极电压VG_0分别设定为图2所示的临界电压VT_1、VT_3、VT_5与VT_7，同样地，存储器物理页P_0中每一存储器单元的导通状态便会指示出该存储器单元所具有的最高有效位元是“0”或“1”。于本实施例中，当一存储器单元会被施加于其控制栅极的临界电压VT_1、VT_3、VT_5与VT_7中的任一个所导通时，快闪存储器102将会输出代表其最高有效位元的一个二进制数字“1”；当该存储器单元不会被施加于其控制栅极的临界电压VT_1所导通，但是却会被施加于其控制栅极的临界电压VT_3、VT_5与VT_7中的任一个所导通时，快闪存储器102将会输出代表其最高有效位元的一个二进制数字“0”；当该存储器单元不会被施加于其控制栅极的临界电压VT_1与VT_3中的任一个所导通，但是却会被施加于其控制栅极的临界电压VT_5与VT_7中的任一个所导通时，快闪存储器102将会输出代表其最高有效位元的一个二进制数字“1”；当该存储器单元不会被施加于其控制栅极的临界电压VT_1、VT_3与VT_5中的任一个所导通，但是却会被施加于其控制栅极的临界电压VT_7所导通时，快闪存储器102将会输出代表其最高有效位元的一个二进制数字“0”；以及当该存储器单元不会被施加于其控制栅极的临界电压VT_1、VT_3、VT_5与VT_7中的任一个所导通时，快闪存储器102将会输出代表其最高有效位元的一个二进制数字“1”。
然而，图2所示的临界电压分布可能会因为某些因素(例如写入/读取次数及/或数据保留时间的增加)的影响而改变为另一个临界电压分布，举例来说，对应至每一电荷准位的圆形突出状的分布可能会变宽及/或产生偏移。请参阅图3，其为要被读取的存储器物理页P_0的第二种临界电压分布的示意图。由图3可得知，临界电压分布不同于图2所示的临界电压分布。将控制栅极电压VG_0设定为上述的临界电压VT_1～VT_7将无法正确地获得目标存储器物理页P_0的存储器单元M_0～M_K的最低有效位元、中间有效位元与最高有效位元，进一步来说，当存储器单元M_0～M_K具有图3所示的临界电压分布时，应该要采用新的临界电压VT_1’～VT_7’以便正确地获得所储存的信息，否则的话，施加于存储器单元M_0～M_K所读出的码字(codeword)的错误更正(error correction code，ECC)操作便会因为码字中无法更正的(uncorrectable)错误而无法成功运行。于本实施例中，存储器控制器104是设计来适应性地追踪临界电压分布，以减少或消除存储器物理页的存储器单元所读出的码字中所存在的无法更正的错误。
请再次参阅图1。存储器控制器104是用以控制快闪存储器102的存取(读取/写入)，并且包含有(但不局限于)一控制逻辑电路106(其具有一控制单元112、一决定单元114以及一辨识单元116)、一接收电路108以及一错误更正电路110。请注意，图1仅显示与本发明的技术特征有关的元件，即，存储器控制器104也可包含额外的元件来支援其它的功能。一般来说，当接收到针对目标存储器物理页P_0中存储器单元M_0～M_K所储存的数据的一读取请求(read request)时，控制逻辑电路106会因应该读取请求而控制快闪存储器102来读取所要求的数据(requested data)，接着，当快闪存储器102成功地辨识出存储器单元M_0～M_K中每一存储器单元所储存的所有位元时，包含有存储器单元M_0～M_K的已辨识出的位元的读出信息便会被接收电路108所接收。如图1所示，接收电路108具有一储存装置(例如一存储器装置)118，其作为一数据缓冲器以暂存从快闪存储器102所产生的读出信息。如本领域的技术人员所知，位于一存储器物理页中的一部份存储器单元是用来储存错误更正信息(例如一错误更正码(ECC code))，因此，错误更正电路110便是用来针对由一存储器物理页所读取出来的读出信息(例如一码字)进行一错误更正操作。于本实施例中，错误更正电路110包含有一错误更正检测器(ECCdetector)120以及一错误更正改正器(ECC corrector)122。错误更正检测器120是用来检查读出信息的正确性，以借此检测任何错误位元的存在。当被错误更正检测器120所告知时，错误更正改正器122便会对检查过的读出信息中所发现到的错误位元进行更正。然而，当读出信息中实际存在的错误位元的数量超过了错误更正改正器122有办法更正的错误位元的最大数量时，错误更正改正器122便会指示读出信息中包含有无法更正的错误，因此，控制逻辑电路106此时将会使能(enable)本发明所提出的临界电压分布追踪机制，以决定出可通过错误更正电路110所执行的错误更正同位元检查(ECC paritycheck)的读出信息。
于本实施例中，错误更正电路110可由低密度同位检查(loW densityparity-check，LDPC)解码器来加以实作，控制逻辑电路106控制快闪存储器102来提供要被LDPC解码器所解码的软信息(soft information)，换言之，上述从存储器单元M_0～M_K所读取出来的读出信息为软信息，所以，在控制逻辑电路106的控制之下，快闪存储器102便输出多个二进制数字来作为各个存储器单元M_0～M_K所读取出来的一个软位元(soft bit)。进一步来说，当进行最低有效位元数据的读取、中间有效位元数据的读取或最高有效位元数据的读取时，控制逻辑电路106是用以控制快闪存储器102来针对目标存储器物理页的存储器单元M_0～M_K中的每一存储器单元执行多次读取操作(例如7次读取操作)。请注意，存储器单元所进行的每一次读取操作可采用包含有一个或多个预定要施加于存储器单元的控制栅极的控制栅极电压的控制栅极电压设定，此外，不同的读取操作可以采用不同的控制栅极电压设定，举例来说，最低有效位元数据的一个读取操作会采用一个包含有一个控制栅极电压的控制栅极电压设定，中间有效位元数据的一个读取操作会采用一个包含有两个控制栅极电压的控制栅极电压设定，以及最高有效位元数据的一个读取操作会采用一个包含有四个控制栅极电压的控制栅极电压设定。接收电路108耦接至控制逻辑电路106，用以获得分别由存储器单元M_0～M_K所读取出来的多个位序列BS_0、BS_1、...、BS_K，其中多次读取操作是通过不同的控制栅极电压设定来从每一存储器单元中读取具有一预定位元次序(bit order)的多个位元(例如多个最低有效位元、多个中间有效位元或多个最高有效位元)以作为一个位序列，以及位序列BS_0～BS_K可暂存于接收电路108的储存装置118中以供进一步处理。
请参阅图4，其为从快闪存储器102的一存储器单元中读取一软位元(即软信息数值)的最低有效位元读取操作的示意图。依据图2与图3所示的临界电压分布的范例，具有电荷准位L0～L3中任一个电荷准位的存储器单元将会储存LSB＝1，以及具有电荷准位L4～L7中任一个电荷准位的存储器单元则会储存LSB＝0。于本实施例中，控制单元112决定一初始控制栅极电压VLSB以及一电压间距(voltage spacing)D，接着控制快闪存储器102来针对存储器单元M_0～M_K中的每一存储器单元执行7次读取操作，而基于电压调整次序(voltage adjusting order)OD 1，快闪存储器102会依序以VLSB、VLSB+D、VLSB-D、VLSB+2D、VLSB-2D、VLSB+3D、VLSB-3D来设定控制栅极电压VG_0，因此，由于所施加的栅极控制电压VLSB、VLSB+D、VLSB-D、VLSB+2D、VLSB-2D、VLSB+3D、VLSB-3D的缘故，位序列BS_0～BS_M中的每一位序列都会依序得到7个位元。请注意，位序列BS_0～BS_M中的每一位序列作为一软位元，其代表由一存储器单元所读取出来的软信息，且通过初始控制栅极电压VLSB所获得的二进制数字可作为一正负号位元(signbit)(即硬位元(hard bit)数值)。
于本实施例中，每一位序列具有八种可能的二进制数字组合BS1～BS8的其中之一。当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压高于VLSB+3D，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS8＝”0000000”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VLSB+2D与VLSB+3D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS7＝“0000010”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VLSB+D与VLSB+2D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS6＝“0001010”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VLSB与VLSB+D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS5＝“0101010”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压低于VLSB-3D，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS1＝”1111111”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VLSB-2D与VLSB-3D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS2＝”1111110”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VLSB-D与VLSB-2D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS3＝”1111010”；以及当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VLSB与VLSB-D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS4＝”1101010”。
当一个位序列中所有的二进制数字均为“1”时，此代表相对应的存储器单元具有电荷准位L0、L1、L2或L3，且LSB＝1的可靠度(reliability)很高。另一方面，当一个位序列中所有的二进制数字均为“0”时，此代表相对应的存储器单元具有电荷准位L5、L6、L7或L8，且LSB＝0的可靠度很高。然而，当一个位序列具有不同的二进制数字“0”与“1”混杂其中时，此代表相对应的存储器单元具有电荷准位L3或L4，由于相对应存储器单元的临界电压是介于VLSB-3D与VLSB+3D之间，LSB＝1/LSB＝0的可靠度便会由于错误率较高而较低，举例来说，原本储存LSB＝0的存储器单元会具有对应至电荷准位L4的电荷储存数量以使得临界电压高于VLSB+3D，然而，当写入/擦除次数或数据保留时间增加时，所储存的电荷的数量便会有所改变，因而可能使得临界电压低于VLSB；同样地，原本储存LSB＝1的存储器单元会具有对应至电荷准位L3的电荷储存数量以使得临界电压低于VLSB-3D，然而，当写入/擦除次数或数据保留时间增加时，所储存的电荷的数量便会有所改变，因而可能使得临界电压高于VLSB。简而言之，当临界电压分布产生改变时，原本储存LSB＝1的存储器单元可能被错误地视为储存LSB＝0的存储器单元，以及原本储存LSB＝0的存储器单元可能被错误地视为储存LSB＝1的存储器单元。
因此，多个位序列(其中每一位序列具有二进制数字组合BS2～BS7的其中之一)应该要被监控以追踪初始临界电压VLSB附近的临界电压分布变动(即电荷准位L3与L4之间的临界电压分布变动)。辨识单元116因此会用来辨识出至少一特定存储器单元的一特定位序列，其中每一特定位序列具有不同的二进制数字“1”与“0”混杂其中。决定单元114耦接至辨识单元116，并用来依据至少该特定位序列来决定出该至少一特定存储器单元的一更新后的位序列(updated bit sequence)。举例来说，决定单元114通过将该特定位序列映射(map)至该更新后的位序列，来决定出该至少一特定存储器单元的该更新后的位序列。
请参阅图5，其为图1所示的决定单元114所执行的映射操作的示意图。由目标存储器物理页P_0的存储器单元M_0～M_K所产生的位序列BS_0～BS_M亦会储存至作为数据缓冲器的储存装置108之中。当错误更正改正器122指示出位序列BS_0～BS_M包含无法更正的错误位元时，辨识单元11便会运作以监控位序列BS_0～BS_M并辨识出具有不同的二进制数字“0”与“1”混杂其中的每一特定位序列(即具有二进制数字组合BS2、BS3、BS4、BS5、BS6或BS7的每一特定位序列)，于本实施例中，决定单元114会基于辨识单元11所辨识出的特定位序列来决定出一映射规则(mappingrule)，举例来说，决定单元114会计数具有二进制数字组合BS2、BS3、BS4、BS5、BS6、BS7的特定位序列，接着得到图5所示的直方图(histogram)。由所示的直方图可知，临界电压分布的局部最小值(local minimum)是对应至平移过的控制栅极电压VLSB-D而非对应至初始控制栅极电压VLSB，这表示初始控制栅极电压VLSB因为临界电压分布的改变而不再是用以辨识出存储器单元的最低有效位元的最佳控制栅极电压。对于改变后的临界电压分布而言，平移过的控制栅极电压VLSB-D将会是用以辨识出存储器单元的最低有效位元的较佳控制栅极电压，所以，基于辨识单元116所辨识出的特定位序列的直方图，决定单元114便可决定出所要的映射规则，举例来说，依据初始控制栅极电压VLSB以及平移后的控制栅极电压VLSB-D之间的关系，映射规则将会定义具有二进制数字组合BS2的每一特定位序列应该要被调整为具有二进制数字组合BS3(即映射至二进制数字组合BS3)，具有二进制数字组合BS3的每一特定位序列应该要被调整为具有二进制数字组合BS4(即映射至二进制数字组合BS4)，具有二进制数字组合BS4的每一特定位序列应该要被调整为具有二进制数字组合BS5(即映射至二进制数字组合BS5)，具有二进制数字组合BS5的每一特定位序列应该要被调整为具有二进制数字组合BS6(即映射至二进制数字组合BS6)，具有二进制数字组合BS6的每一特定位序列应该要被调整为具有二进制数字组合BS7(即映射至二进制数字组合BS7)，以及具有二进制数字组合BS7的每一特定位序列应该要被调整为具有二进制数字组合BS8(即映射至二进制数字组合BS8)。如此一来，通过原本的二进制数字组合的调整，更新后的位序列的错误率(error probability)将可有效地降低。
接着，位序列BS_0～BS_K(其具有被决定单元114基于映射规则所更新/调整的一个或多个位序列)会由错误更正电路110(例如LDPC解码器)再处理一次，由于错误位元的个数可通过决定单元114搭配辨识单元116而减少，故错误更正电路110便有机会可以成功地更正目前所处理的存储器物理页P_0的读出信息(即软信息)中找到的任何错误位元。当错误更正改正器122指出错误更正电路110所产生的已解码结果是不含任何错误的(error-free)，则目标存储器物理页P_0的存储器单元M_0～M_K的最低有效位元数据的读取操作便完成了。另一方面，当错误更正改正器122指出错误更正电路110所产生的已解码结果仍然具有无法更正的错误，则决定单元116可进一步调整映射规则以降低辨识单元116所辨识出的特定位序列中的错误率。
于上述实施例中，决定单元114会执行映射操作来更新辨识单元116所辨识出来的特定位序列，然而，此仅用来作为范例说明，并非用以作为本发明的限制，于另一实作方式中，于决定单元144决定平移后的控制栅极电压VLSB-D应该是用以辨识出存储器单元M_0～M_K中的最低有效位元的最佳控制栅极电压之后，控制单元106会将初始控制栅极电压设定为VLSB-D，并依据更新后的初始控制栅极电压VLSB-D与电压间距D来控制快闪存储器102以执行7次读取操作给存储器单元M_0～M_K中的每一存储器单元，而基于同样的电压调整次序OD1，快闪存储器102会依序地以VLSB-D、VLSB、VLSB-2D、VLSB+D、VLSB-3D、VLSB+2D、VLSB-4D来设定控制栅极电压VG_0，因此，快闪存储器102便会输出新的位序列BS_0～BS_M，其中新的位序列BS_0～BS_M中的每一位序列会具有依序由控制栅极电压VLSB-D、VLSB、VLSB-2D、VLSB+D、VLSB-3D、VLSB+2D、VLSB-4D所获得的7个二进制数字，接着，错误更正电路110(例如LDPC解码器)会处理新的位序列BS_0～BS_M(即从存储器物理页P_0所读取出来的更新后的码字)，以更正新的位序列BS_0～BS_M中所找到的任何错误位元，同样可达到产生一个可以通过错误更正同位元检查的读出信息的目的。
简而言之，假若每一读取操作仅会使用一个控制栅极电压给每一存储器单元的控制栅极，且一读取操作所使用的控制栅极电压不同于另一读取操作所使用的控制栅极电压，则辨识单元116是用以辨识具有不同二进制数字混杂其中的任一特定位序列，以及决定单元114是用以依据辨识单元116所辨识出来的特定位序列来决定出更新后的位序列。于一设计范例中，决定单元114通过执行一映射操作给特定位序列来决定出更新后的位序列，而于另一设计范例中，决定单元114决定一个新的初始控制栅极电压，并且控制单元112会参照新的初始控制栅极电压来控制快闪存储器102输出具有更新后的特定位序列的多个位序列。
请参阅图6，其为从快闪存储器102的一存储器单元中读取一软位元(即软信息数值)的中间有效位元读取操作的示意图。依据图2与图3所示的临界电压分布的范例，具有电荷准位L0、L1、L6、L7中任一个电荷准位的存储器单元将会储存CSB＝1，以及具有电荷准位L2～L5中任一个电荷准位的存储器单元则会储存CSB＝0。于本实施例中，控制单元112决定两个初始控制栅极电压VCSB1、VCSB2以及一电压间距D，接着控制快闪存储器102来针对存储器单元M_0～M_K中每一存储器单元执行7次读取操作，而基于电压调整次序OD1，快闪存储器102会依序以VCSB1、VCSB1+D、VCSB1-D、VCSB1+2D、VCSB1-2D、VCSB1+3D、VCSB1-3D来设定控制栅极电压VG_0，此外，基于不同于电压调整次序OD1的电压调整次序OD2，快闪存储器102另会依序以VCSB2、VCSB2-D、VCSB2+D、VCSB2-2D、VCSB2+2D、VCSB2-3D、VCSB2+3D来设定控制栅极电压VG_0，进一步来说，快闪存储器102使用两个控制栅极电压VCSB1与VCSB2来决定位序列中的第一个二进制数字、使用两个控制栅极电压VCSB1+D与VCSB2-D来决定位序列中的第二个二进制数字、使用两个控制栅极电压VCSB1-D与VCSB2+D来决定位序列中的第三个二进制数字、使用两个控制栅极电压VCSB1+2D与VCSB2-2D来决定位序列中的第四个二进制数字、使用两个控制栅极电压VCSB1-2D与VCSB2+2D来决定位序列中的第五个二进制数字、使用两个控制栅极电压VCSB1+3D与VCSB2-3D来决定位序列中的第六个二进制数字以及使用两个控制栅极电压VCSB1-3D与VCSB2+3D来决定位序列中的第七个二进制数字。请注意，电压间距D是可调整的，且基于电压调整次序OD1来调整控制栅极电压VCSB1的电压间距D可以不同于基于电压调整次序OD2来调整控制栅极电压VCSB2的电压间距D。
如上所述，快闪存储器102可通过初始控制栅极电压VCSB1与VCSB2来决定出存储器单元M_0～M_K中每一存储器单元的硬位元数值(即中间有效位元)，因此，由于所施加的栅极控制电压VCSB1、VCSB1+D、VCSB1-D、VCSB1+2D、VCSB1-2D、VCSB1+3D、VCSB1-3D、VCSB2、VCSB2+D、VCSB2-D、VCSB2+2D、VCSB2-2D、VCSB2+3D与VCSB2-3D的缘故，位序列BS_0～BS_M中的每一位序列都会依序得到7个位元。请注意，位序列BS_0～BS_M中的每一位序列作为一软位元，其代表由一存储器单元所读取出来的软信息，且通过初始控制栅极电压VCSB1或VCSB2所获得的二进制数字可作为一正负号位元(即硬位元数值)。
同样地，每一位序列具有八种可能的二进制数字组合BS1～BS8的其中之一。当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压高于VCSB2+3D或者低于VCSB1-3D，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS1＝”1111111”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VCSB2+2D与VCSB2+3D之间或者介于VCSB1-2D与VCSB1-3D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS2＝”1111110”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VCSB2+D与VCSB2+2D之间或者介于VCSB1-D与VCSB1-2D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS3＝”1111010”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VCSB2与VCSB2+D之间或者介于VCSB1与VCSB1-D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS4＝”1101010”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VCSB2-3D与VCSB1+3D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS8＝”0000000”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VCSB2-2D与VCSB2-3D之间或者介于VCSB1+2D与VCSB1+3D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS7＝“0000010”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VCSB2-D与VCSB2-2D之间或者介于VCSB1+D与VCSB1+2D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS6＝“0001010”；以及当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VCSB2与VCSB2-D之间或者介于VCSB1与VCSB1+D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS5＝“0101010”。
当一个位序列中所有的二进制数字均为“1”时，此代表相对应的存储器单元具有电荷准位L0、L1、L6或L7，且CSB＝1的可靠度很高。当一个位序列中所有的二进制数字均为“0”时，此代表相对应的存储器单元具有电荷准位L2、L3、L4或L5，且CSB＝0的可靠度很高。然而，当一个位序列具有不同的二进制数字“0”与“1”混杂其中时，此代表相对应的存储器单元具有电荷准位L1、L2、L5或L6，由于相对应存储器单元的临界电压是介于VCSB1-3D与VCSB1+3D之间或者介于VCSB2-3D与VCSB2+3D之间，CSB＝1/CSB＝0的可靠度便会由于错误率较高而较低。因此，多个位序列(其中每一位序列具有二进制数字组合BS2～BS7的其中之一)应该要被监控以追踪初始临界电压VCSB1与VCSB2附近的临界电压分布变动(即电荷准位L1与L2之间的临界电压分布变动，以及电荷准位L5与L6之间的临界电压分布变动)。
辨识单元116因此会用来辨识出至少一特定存储器单元的一特定位序列，其中每一特定位序列具有不同的二进制数字“1”与“0”混杂其中。然而，由于快闪存储器102因应7次读取操作(每一读取操作使用两个控制栅极电压)而仅会输出一存储器单元的一位序列，存储器控制器104并不知道该位序列是由具有临界电压介于VCSB1-3D与VCSB1+3D之间的存储器单元所产生或者是由具有临界电压介于VCSB2-3D与VCSB2+3D之间的存储器单元所产生。举例来说，当位序列BS_0具有二进制数字组合BS2(即”1111110”)时，存储器单元M_0可能具有一临界电压介于VCSB2+2D与VCSB2+3D之间或者介于VCSB1-2D与VCSB1-3D之间，因此，为了使用上述的临界电压分布追踪机制来更新特定位序列(每一特定位序列具有二进制数字“0”与“1”混杂其中)，便需要分辨出一特定位序列是由具有临界电压介于VCSB1-3D与VCSB1+3D之间的存储器单元所产生或者是由具有临界电压介于VCSB2-3D与VCSB2+3D之间的存储器单元所产生。
于一设计范例中，辨识单元115会另外参考一特定存储器单元的已经辨识出来的位元(identified bit)，以辨识出该特定存储器单元的特定位序列。举例来说，读取存储器单元M_0～M_K的最低有效位元数据的操作是在读取存储器单元M_0～M_K的中间有效位元数据之前执行，因此，于控制单元112控制快闪存储器102输出中间有效位元数据的软位元(即软信息数值)之前，存储器单元M_0～M_K的最低有效位元数据已事先得知，当找到具有不同的二进制数字混杂其中之一特定位序列时，辨识单元116便参照一特定存储器单元(其输出该特定位序列)的一最低有效位元，进而辨识出该特定位序列是由具有临界电压介于VCSB1-3D与VCSB1+3D之间的存储器单元所产生或者是由具有临界电压介于VCSB2-3D与VCSB2+3D之间的存储器单元所产生。
如上所述，决定单元114是用来依据至少该特定位序列来决定出该至少一特定存储器单元的一更新后的位序列。举例来说，决定单元114通过将该特定位序列映射至该更新后的位序列，来决定出该至少一特定存储器单元的该更新后的位序列。于此设计范例中，由存储器物理页P_0所产生的位序列BS_0～BS_K也会暂存于储存装置108之中，当错误更正改正器122指示出位序列BS_0～BS_M包含无法更正的错误位元时，辨识单元116便会运作以监控位序列BS_0～BS_M并辨识出具有不同的二进制数字“0”与“1”混杂其中的每一特定位序列(即具有二进制数字组合BS2、BS3、BS4、BS5、BS6或BS7的每一特定位序列)，进一步来说，通过存储器单元M_0～M_K的已经辨识出来的位元(例如最低有效位元)的辅助，辨识单元116便可区别出由具有临界电压介于VCSB1-3D与VCSB1+3D之间的存储器单元所产生的特定位序列以及由具有临界电压介于VCSB2-3D与VCSB2+3D之间的存储器单元所产生的特定位序列。
接着，决定单元114会根据由计数所辨识出来的具有临界电压介于VCSB1-3D与VCSB1+3D之间的存储器单元所产生的特定位序列而得到的一第一直方图来决定出一第一映射规则，以及另根据由计数所辨识出来的具有临界电压介于VCSB2-3D与VCSB2+3D之间的存储器单元所产生的特定位序列而得到的一第二直方图来决定出一第二映射规则。此外，基于第一直方图可找到一个新的初始控制栅极电压，其对应至电荷准位L1与L2所对应的临界电压分布的局部最小值(local minimum)，同样地，基于第二直方图可找到一个新的初始控制栅极电压，其对应至电荷准位L5与L6所对应的临界电压分布的局部最小值。于决定出第一映射规则之后，决定单元114便会对由所辨识出的具有临界电压介于VCSB1-3D与VCSB1+3D之间的存储器单元所产生的特定位序列进行更新，同样地，于决定出第二映射规则之后，决定单元114便会对由所辨识出的具有临界电压介于VCSB2-3D与VCSB2+3D之间的存储器单元所产生的特定位序列进行更新，如此一来，通过原本的二进制数字组合的调整，更新后的位序列的错误率将可有效地降低。由于本领域的技术人员于阅读上述针对图5所示的范例的段落之后应可轻易地了解关于决定第一、第二映射规则及通过第一、第二映射规则来更新特定位序列的操作细节，故进一步的说明便在此省略以求简洁。
接着，位序列BS_0～BS_K(其具有被决定单元114基于第一、第二映射规则所更新/调整的一个或多个位序列)会由错误更正电路110(例如LDPC解码器)再处理一次，由于错误位元的个数可通过决定单元114搭配辨识单元116而减少，故错误更正电路110便有机会成功地更正目前所处理的存储器物理页P_0的读出信息(即软信息)中找到的任何错误位元。当错误更正改正器122指出错误更正电路110所产生的已解码结果是不含任何错误的，则目标存储器物理页P_0的存储器单元M_0～M_K的中间有效位元数据的读取操作便完成了；另一方面，当错误更正改正器122指出错误更正电路110所产生的已解码结果仍然具有无法更正的错误，则决定单元116可进一步调整第一、第二映射规则以尝试降低辨识单元116所辨识出的特定位序列中的错误率。
于上述实施例中，决定单元114会执行映射操作来更新辨识单元116所辨识的特定位序列，然而，此仅用来作为范例说明，并非用以作为本发明的限制，于另一实作方式中，当决定单元144判断不同于VCSB1与VCSB2的其他控制栅极电压应该是用以辨识出存储器单元M_0～M_K中的中间最低有效位元的最佳控制栅极电压之后，控制单元106会将初始控制栅极电压设定为从第一、第二直方图所找到的电压值，接着依据更新后的初始控制栅极电压来控制快闪存储器102执行7次读取操作给存储器单元M_0～M_K中的每一存储器单元，所以，快闪存储器102便会输出新的位序列BS_0～BS_M，接着，错误更正电路110会处理新的位序列BS_0～BS_M(即从存储器物理页P_0所读取出来的更新后的码字)，以更正新的位序列BS_0～BS_M中所找到的任何错误位元。由于本领域的技术人员于阅读上述段落之后可轻易地了解相关操作，故进一步的说明变在此省略以求简洁。
简而言之，假若每一读取操作使用一个以上的控制栅极电压(例如两个控制栅极电压)来施加至每一存储器单元的控制栅极，且一读取操作所使用的多个控制栅极电压不同于另一读取操作所使用的多个控制栅极电压，则辨识单元116是用以根据特定存储器单元(其输出特定位序列)的每一个已经辨识出来的位元，来辨识出具有不同二进制数字混杂其中的任一特定位序列，以及决定单元114是用以依据辨识单元116所辨识出来的特定位序列来决定出更新后的位序列。于一设计范例中，决定单元114通过执行一映射操作给特定位序列来决定出更新后的位序列，而于另一设计范例中，决定单元114决定多个新的初始控制栅极电压，并且控制单元112会参照该多个新的初始控制栅极电压来控制快闪存储器102输出具有更新后的特定位序列的多个位序列。
请参阅图7，其为从快闪存储器102的一存储器单元中读取一软位元(即软信息数值)的最高有效位元读取操作的示意图。依据图2与图3所示的临界电压分布的范例，具有电荷准位L0、L3、L4、L7中任一个电荷准位的存储器单元将会储存MSB＝1，以及具有电荷准位L1、L2、L5、L6中任一个电荷准位的存储器单元则会储存MSB＝0。于本实施例中，控制单元112决定四个初始控制栅极电压VMSB1、VMSB2、VMSB3、VMSB4以及一电压间距D，接着控制快闪存储器102来针对存储器单元M_0～M_K中每一存储器单元执行7次读取操作，而基于电压调整次序OD1，快闪存储器102会依序以VMSB1、VMSB1+D、VMSB1-D、VMSB1+2D、VMSB1-2D、VMSB1+3D、VMSB1-3D来设定控制栅极电压VG_0，以及快闪存储器102另会依序以VMSB3、VMSB3+D、VMSB3-D、VMSB3+2D、VMSB3-2D、VMSB3+3D、VMSB3-3D来设定控制栅极电压VG_0；此外，基于不同于电压调整次序OD1的电压调整次序OD2，快闪存储器102则会依序以VMSB2、VMSB2-D、VMSB2+D、VMSB2-2D、VMSB2+2D、VMSB2-3D、VMSB2+3D来设定控制栅极电压VG_0，以及快闪存储器102另会依序以VMSB4、VMSB4-D、VMSB4+D、VMSB4-2D、VMSB4+2D、VMSB4-3D、VMSB4+3D来设定控制栅极电压VG_0。进一步来说，快闪存储器102使用四个控制栅极电压VMSB1、VMSB2、VMSB3与VMSB4来决定位序列中的第一个二进制数字、使用四个控制栅极电压VMSB1+D、VMSB2-D、VMSB3+D与VMSB4-D来决定位序列中的第二个二进制数字、使用四个控制栅极电压VMSB1-D、VMSB2+D、VMSB3-D与VMSB4+D来决定位序列中的第三个二进制数字、使用四个控制栅极电压VMSB1+2D、VMSB2-2D、VMSB3+2D与VMSB4-2D来决定位序列中的第四个二进制数字、使用四个控制栅极电压VMSB1-2D、VMSB2+2D、VMSB3-2D与VMSB4+2D来决定位序列中的第五个二进制数字、使用四个控制栅极电压VMSB1+3D、VMSB2-3D、VMSB3+3D与VMSB4-3D来决定位序列中的第六个二进制数字以及使用四个控制栅极电压VMSB1-3D、VMSB2+3D、VMSB3-3D与VMSB4+3D来决定位序列中的第七个二进制数字。请注意，电压间距D是可调整的，且基于电压调整次序OD1来调整控制栅极电压VMSB1～VMSB4的电压间距D可以不同于基于电压调整次序OD2来调整控制栅极电压VMSB1～VMSB4的电压间距D。
如上所述，快闪存储器102可通过初始控制栅极电压VMSB1、VMSB2、VMSB3与VMSB4来决定出存储器单元M_0～M_K中每一存储器单元的硬位元数值(即最高有效位元)，因此，由于所施加的栅极控制电压的缘故，位序列BS_0～BS_M中的每一位序列都会依序得到7个位元。请注意，位序列BS_0～BS_M中的每一位序列作为一软位元，其代表由一存储器单元所读取出来的软信息，且通过初始控制栅极电压VMSB1、VMSB2、VMSB3或VMSB4所获得的二进制数字可作为一正负号位元(即硬位元数值)。
同样地，每一位序列具有八种可能的二进制数字组合BS1～BS8的其中之一。当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压高于VMSB4+3D、低于VMSB1-3D或者介于VMSB2+3D与VMSB3-3D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS1＝”1111111”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VMSB4+2D与VMSB2+3D之间、介于VMSB1-2D与VMSB1-3D之间、介于VMSB3-2D与VMSB3-3D之间或者介于VMSB2+2D与VMSB2+3D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS2＝”1111110”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VMSB4+D与VMSB4+2D之间、介于VMSB2+D与VMSB2+2D之间、介于VMSB1-D与VMSB1-2D之间或者介于VMSB3-D与VMSB3-2D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS3＝”1111010”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VMSB4与VMSB4+D之间、介于VMSB2与VMSB2+D之间、介于VMSB1与VMSB1-D之间或者介于VMSB3与VMSB3-D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS4＝“1101010”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VMSB4-3D与VMSB3+3D之间或者介于VMSB2-3D与VMSB1+3D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS8＝“0000000”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VMSB4-2D与VMSB4-3D之间、介于VMSB2-2D与VMSB2-3D之间、介于VMSB1+2D与VMSB1+3D之间或者介于VMSB3+2D与VMSB3+3D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS7＝“0000010”；当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VMSB4-D与VMSB4-2D之间、介于VMSB2-D与VMSB2-2D之间、介于VMSB1+D与VMSB1+2D之间或者介于VMSB3+D与VMSB3+2D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS6＝“0001010”；以及当目前储存于存储器单元的浮动栅极的电荷使得存储器单元的临界电压介于VMSB4与VMSB4-D之间、介于VMSB2与VMSB2-D之间、介于VMSB1与VMSB1+D之间或者介于VMSB3与VMSB3+D之间，则从存储器单元所读取出来的位序列将会具有二进制数字组合BS5＝“0101010”。
当一个位序列中所有的二进制数字均为“1”时，此代表相对应的存储器单元具有电荷准位L0、L3、L4或L7，且MSB＝1的可靠度很高。当一个位序列中所有的二进制数字均为“0”时，此代表相对应的存储器单元具有电荷准位L1、L2、L5或L6，且MSB＝0的可靠度很高。然而，当一个位序列具有不同的二进制数字“0”与“1”混杂其中时，此代表相对应的存储器单元具有电荷准位L0～L7的其中之一，由于相对应存储器单元的临界电压是介于VMSB1-3D与VMSB1+3D之间、介于VMSB2-3D与VMSB2+3D之间、介于VMSB3-3D与VMSB3+3D之间或者介于VMSB4-3D与VMSB4+3D之间，MSB＝1/MSB＝0的可靠度便会由于错误率较高而较低。因此，多个位序列(其中每一位序列具有二进制数字组合BS2～BS7的其中之一)应该要被监控以追踪初始临界电压VMSB1～VMSB4附近的临界电压分布变动(即电荷准位L0与L1之间的临界电压分布变动，电荷准位L2与L3之间的临界电压分布变动，电荷准位L4与L5之间的临界电压分布变动，以及电荷准位L6与L7之间的临界电压分布变动)。
同样地，由于快闪存储器102因应7次读取操作(每一读取操作使用四个控制栅极电压)仅会输出一存储器单元的一位序列，故需要分辨出由具有临界电压介于VMSB1-3D与VMSB1+3D之间的存储器单元所产生的特定位序列、由具有临界电压介于VMSB2-3D与VMSB2+3D之间的存储器单元所产生的特定位序列、由具有临界电压介于VMSB3-3D与VMSB3+3D之间的存储器单元所产生的特定位序列以及由具有临界电压介于VMSB4-3D与VMSB4+3D之间的存储器单元所产生的特定位序列。于一设计范例中，辨识单元115会另外参考一特定存储器单元的已经辨识出来的位元，以辨识出该特定存储器单元的特定位序列。举例来说，读取存储器单元M_0～M_K的最低有效位元数据与中间有效位元的操作是在读取存储器单元M_0～M_K的最高有效位元数据之前执行，因此，于控制单元112控制快闪存储器102输出最高有效位元数据的软位元(即软信息数值)之前，存储器单元M_0～M_K的最低有效位元数据与中间有效位元均已事先得知，当找到具有不同的二进制数字混杂其中之一特定位序列时，辨识单元116便参照一特定存储器单元(其输出该特定位序列)的一最低有效位元与一中间有效位元，进而辨识出该特定位序列是由具有临界电压介于VMSB1-3D与VMSB1+3D之间的特定存储器单元所产生、具有临界电压介于VMSB2-3D与VMSB2+3D之间的特定存储器单元所产生、具有临界电压介于VMSB3-3D与VMSB3+3D之间的特定存储器单元所产生或者是具有临界电压介于VCSB4-3D与VCSB4+3D之间的特定存储器单元所产生。
如上所述，决定单元114是用来依据至少该特定位序列来决定出该至少一特定存储器单元的一更新后的位序列。举例来说，决定单元114通过将该特定位序列映射至该更新后的位序列，来决定出该至少一特定存储器单元的该更新后的位序列。于此设计范例中，由存储器物理页P_0所产生的位序列BS_0～BS_K也会暂存于储存装置108之中，当错误更正改正器122指示出位序列BS_0～BS_M包含无法更正的错误位元时，辨识单元116便会运作以监控位序列BS_0～BS_M并辨识出具有不同的二进制数字“0”与“1”混杂其中的每一特定位序列(即具有二进制数字组合BS2、BS3、BS4、BS5、BS6或BS7的每一特定位序列)，进一步来说，通过存储器单元M_0～M_K的已经辨识出来的位元(例如最低有效位元与中间有效位元)的辅助，辨识单元116便可区别出由具有临界电压介于VMSB1-3D与VMSB1+3D之间的存储器单元所产生的特定位序列、由具有临界电压介于VMSB2-3D与VMSB2+3D之间的存储器单元所产生的特定位序列、由具有临界电压介于VMSB3-3D与VMSB3+3D之间的存储器单元所产生的特定位序列以及由具有临界电压介于VMSB4-3D与VMSB4+3D之间的存储器单元所产生的特定位序列。
接着，决定单元114会根据由计数所辨识出来的具有临界电压介于VMSB1-3D与VMSB1+3D之间的存储器单元所产生的特定位序列而得到的一第一直方图来决定出一第一映射规则，根据由计数所辨识出来的具有临界电压介于VMSB2-3D与VMSB2+3D之间的存储器单元所产生的特定位序列而得到的一第二直方图来决定出一第二映射规则，根据由计数所辨识出来的具有临界电压介于VMSB3-3D与VMSB3+3D之间的存储器单元所产生的特定位序列而得到的一第三直方图来决定出一第三映射规则，以及另根据由计数所辨识出来的具有临界电压介于VMSB4-3D与VMSB4+3D之间的存储器单元所产生的特定位序列而得到的一第四直方图来决定出一第四映射规则。
由于本领域的技术人员于阅读上述有关于从存储器单元中读取出中间有效位元数据的操作细节的段落之后应可轻易地了解从存储器单元中读取出最高有效位元数据的操作细节，故进一步的说明便在此省略以求简洁。
简而言之，假若每一读取操作采用一个以上的控制栅极电压(例如四个控制栅极电压)给每一存储器单元的控制栅极，且一读取操作所使用的多个控制栅极电压不同于另一读取操作所使用的多个控制栅极电压，则辨识单元116是用以根据特定存储器单元(其输出特定位序列)的每一个已经辨识出来的位元，来辨识出具有不同二进制数字混杂其中的任一特定位序列，以及决定单元114是用以依据辨识单元116所辨识出来的特定位序列来决定出更新后的位序列。于一设计范例中，决定单元114通过执行一映射操作给特定位序列来决定出更新后的位序列，而于另一设计范例中，决定单元114决定多个新的初始控制栅极电压，并且控制单元112会参照该多个新的初始控制栅极电压来控制快闪存储器102输出具有更新后的特定位序列的多个位序列。
如上所述，当读取存储器单元所储存的中间有效位元数据的软信息时，存储器单元的最低有效位元会被辨识单元116所使用来区别出由具有临界电压介于VCSB1-3D与VCSB1+3D之间的存储器单元所产生的特定位序列以及由具有临界电压介于VCSB2-3D与VCSB2+3D之间的存储器单元所产生的特定位序列，因此，读取最低有效位元数据的软信息的步骤便需要于读取中间有效位元数据的软信息的步骤之前执行。然而，于另一设计变化中，辨识单元116也可在不参考存储器单元的已经辨识出来的位元(例如最低有效位元)的情形之下，区别出不同的特定位序列。请参阅图8，其为从快闪存储器102的一存储器单元中读取一软位元(即软信息数值)的另一中间有效位元读取操作的示意图。依据图2与图3所示的临界电压分布的范例，具有电荷准位L0、L1、L6与L7中的任一种电荷准位的存储器单元会储存CSB＝1，以及具有电荷准位L2～L5中的任一种电荷准位的存储器单元则会储存CSB＝0，于本实施例中，控制单元112决定两个初始控制栅极电压VCSB1、VCSB2与一电压间距D，如图8的附图(A)所示，控制单元112控制快闪存储器102执行7次第一读取操作给存储器单元M_0～M_K中的每一存储器单元，其中快闪存储器102会根据电压调整次序OD1来逐一地将控制栅极电压VG_0分别设定为VCSB1、VCSB1+D、VCSB1-D、VCSB1+2D、VCSB1-2D、VCSB1+3D以及VCSB1-3D，并根据不同于电压调整次序OD1的电压调整次序OD2来逐一地将控制栅极电压VG_0分别设定为VCSB2、VCSB2-D、VCSB2+D、VCSB2-2D、VCSB2+2D、VCSB2-3D以及VCSB2+3D。假若储存于一存储器单元的浮动栅极的电荷会使得该存储器单元因为临界电压介于VCSB1与VCSB1-D之间而储存一个微弱“1”(weak“1”)，则从该存储器单元所读取出来的位序列将会具有二进制数字组合BS4(即1101010)；另一方面，假若储存于一存储器单元的浮动栅极的电荷会使得该存储器单元因为临界电压介于VCSB2与VCSB2+D之间而储存一个微弱“1”，则从该存储器单元所读取出来的位序列将会具有相同的二进制数字组合BS4(即1101010)。
如图8的附图(B)所示，控制单元112可控制快闪存储器102来执行7次第二读取操作给存储器单元M_0～M_K中的每一存储器单元，其中快闪存储器102会根据电压调整次序OD1来逐一地将控制栅极电压VG_0分别设定为VCSB1、VCSB1+D、VCSB1-D、VCSB1+2D、VCSB1-2D、VCSB1+3D以及VCSB1-3D，并根据相同的电压调整次序OD1来逐一地将控制栅极电压VG_0分别设定为VCSB2、VCSB2+D、VCSB2-D、VCSB2+2D、VCSB2-2D、VCSB2+3D以及VCSB2-3D。假若储存于一存储器单元的浮动栅极的电荷会使得该存储器单元因为临界电压介于VCSB1与VCSB1-D之间而储存一个微弱“1”，则从该存储器单元所读取出来的位序列将会具有二进制数字组合BS4(即1101010)；然而，若储存于一存储器单元的浮动栅极的电荷会使得该存储器单元因为临界电压介于VCSB2与VCSB2+D之间而储存一个微弱“1”，则从该存储器单元所读取出来的位序列将会具有不同的二进制数字组合BS4’(即1010101)。
所以，当采用基于不同电压调整次序(例如OD1与OD2)所设定的控制栅极电压的第一读取操作所产生的一第一位序列相同于采用基于同一电压调整次序(例如OD1)所设定的控制栅极电压的第二读取操作所产生的一第二位序列时，辨识单元116便得知第一位序列/第二位序列是由具有临界电压介于VCSB1-3D与VCSB1+3D之间的存储器单元所产生。另一方面，当采用基于不同电压调整次序(例如OD1与OD2)所设定的控制栅极电压的第一读取操作所产生的一第一位序列不同于采用基于同一电压调整次序(例如OD1)所设定的控制栅极电压的第二读取操作所产生的一第二位序列时，辨识单元116便得知第一位序列/第二位序列是由具有临界电压介于VCSB2-3D与VCSB2+3D之间的存储器单元所产生。
简而言之，控制逻辑电路106的控制单元112会控制快闪存储器102来执行多次读取操作于一存储器物理页的多个存储器单元中的每一存储器单元，以得到该多个存储器单元的相对应的多个软位元，其中该多次读取操作包含多个第一读取操作与多个第二读取操作，且每一第一读取操作与每一第二读取操作均使用两个控制栅极电压给每一存储器单元的控制栅极。该多个第一读取操作中的一第一读取操作所使用的两个控制栅极电压会不同于该多个第一读取操作中的另一第一读取操作所使用的两个控制栅极电压，该多个第一读取操作中的每一第一读取操作所使用的两个控制栅极电压中的一个控制栅极电压是依据一第一电压调整次序来加以设定，以及该多个第一读取操作中的每一第一读取操作所使用的两个控制栅极电压中的另一个控制栅极电压则是依据不同于该第一电压调整次序的一第二电压调整次序来加以设定；此外，该多个第二读取操作中的每一第二读取操作所使用的两个控制栅极电压中的一个控制栅极电压是依据该第一电压调整次序来加以设定，以及该多个第二读取操作中的每一第二读取操作所使用的两个控制栅极电压中的另一个控制栅极电压也是依据该第一电压调整次序来加以设定。控制逻辑电路106中的辨识单元116会通过参照由该多个第一读取操作从一特定存储器单元所读取出来的一第一位序列以及由该多个第二读取操作从该特定存储器单元所读取出来的一第二位序列，以辨识出具有不同二进制数字混杂其中之一特定位序列。于多个特定位序列(每一特定位序列均具有不同的二进制数字混杂其中)正确地被辨识单元116所分类之后，决定单元114便可采用上述程序来正确地决定出更新后的位序列。
图8的附图(A)所显示的读取操作可简单归纳如下。为了执行电压调整次序OD1所要求的多次读取操作，快闪存储器102一开始会使用VCSB1来读取存储器单元M_0～M_K，之后，快闪存储器102使用VCSB1+D来读取存储器单元M_0～M_K以执行电压调整次序OD1所要求的另一读取操作，接着，快闪存储器102使用VCSB1-D来读取存储器单元M_0～M_K以执行电压调整次序OD1所要求的再另一读取操作。此外，为了执行电压调整次序OD2所要求的多次读取操作，快闪存储器102一开始会使用VCSB2来读取存储器单元M_0～M_K，之后，快闪存储器102使用VCSB2-D来读取存储器单元M_0～M_K以执行电压调整次序OD2所要求的另一读取操作，接着，快闪存储器102使用VCSB2+D来读取存储器单元M_0～M_K以执行电压调整次序OD2所要求的再另一读取操作。请注意，电压调整次序OD1不同于电压调整次序OD2，然而，由图中可清楚得知，电压调整次序OD1与电压调整次序OD2均会使得个别的初始控制栅极电压VCSB1与VCSB2先朝向CSB＝0(即，代表特定位元具有第一二进制数字的一邻近的电荷准位)平移，接着再朝向CSB＝1(即，代表特定位元具有第二二进制数字的另一邻近的电荷准位)平移。在这两个微弱“1”的例子中，存储器控制器104均会接收到相同的位序列(即1101010)，因此，存储器控制器104并无法通过所接收的位序列来区分出这两个微弱“1”的例子。
图8的附图(B)所显示的读取操作可简单归纳如下。控制栅极电压的平移方向会稍微不同于上述的运作。为了执行电压调整次序OD1所要求的多次读取操作，快闪存储器102一开始会使用VCSB1来读取存储器单元M_0～M_K，之后，快闪存储器102使用VCSB1+D来读取存储器单元M_0～M_K以执行电压调整次序OD1所要求的另一读取操作，接着，快闪存储器102使用VCSB1-D来读取存储器单元M_0～M_K以执行电压调整次序OD1所要求的再另一读取操作。此外，为了执行另一个电压调整次序OD1所要求的多次读取操作，快闪存储器102一开始会使用VCSB2来读取存储器单元M_0～M_K，之后，快闪存储器102使用VCSB2+D来读取存储器单元M_0～M_K以执行电压调整次序OD2所要求的另一读取操作，接着，快闪存储器102使用VCSB2-D来读取存储器单元M_0～M_K以执行电压调整次序OD2所要求的再另一读取操作。请注意，相同的电压调整次序OD1会被使用，然而，由图中可清楚得知，一电压调整次序OD1会使得初始控制栅极电压VCSB1先朝向CSB＝0(即，代表特定位元具有第一二进制数字的一邻近的电荷准位)平移，接着再朝向CSB＝1(即，代表特定位元具有第二二进制数字的另一邻近的电荷准位)平移，而另一电压调整次序OD1则会使得初始控制栅极电压VCSB2先朝向CSB＝1(即，代表特定位元具有第二二进制数字的一邻近的电荷准位)平移，接着再朝向CSB＝0(即，代表特定位元具有第一二进制数字的另一邻近的电荷准位)平移。在这两个微弱“1”的例子中，存储器控制器104会接收到不同的位序列(即1101010与1010101)，因此，通过电压调整次序的适当设定，存储器控制器104便可通过所接收的位序列来区分出这两个微弱“1”的例子，换言之，存储器控制器104便可在无需参考其它辅助信息(例如最低有效位元数据)的情形之下，正确区分出这两个微弱“1”的例子。
请参阅图9，其为本发明存储器系统的第二实施例的示意图。存储器系统900包含一存储器控制器904以及上述的快闪存储器102(例如NAND型快闪存储器)。为了读取目标存储器物理页P_0中存储器单元M_0～M_K所储存的数据，控制栅极电压VG_0～VG_N应该要被适当地设定。于本实施例中，多个存储器单元103中的每一存储器单元是用以储存3个位元，其包含有一最低有效位元、一中间有效位元以及一最高有效位元，因此，存储器控制器904会决定7个控制栅极电压VLSB、VCSB1、VCSB2、VMSB1、VMSB2、VMSB3与VMSB4，并控制快闪存储器102来根据这些设定的控制栅极电压以执行读取操作。由于快闪存储器102中所执行的读取操作的细节已于上详述，故进一步的细节便在此省略以求简洁。
存储器控制器904用以控制快闪存储器102的存取(读取/写入)，于本实施例中，存储器控制器904包含有(但不局限于)一控制逻辑电路906、一接收电路908以及一错误更正电路910，其中控制逻辑电路906包含一控制单元912、一计数单元914以及一比较单元916，接收电路908包含一储存装置(例如一存储器装置)918，以及错误更正电路910包含一错误更正检测器920与一错误更正改正器922。请注意，为了简洁起见，仅有跟本发明技术特征有关的元件会被显示于图9，即，存储器控制器904也可包含额外的元件来支援其他功能。如上所述，快闪存储器102中存储器单元103的临界电压分布可能会因为一些因素(例如读取干扰、写入/程序化干扰及/或保持干扰)而产生改变，而如本领域的技术人员所周知，一存储器物理页中一部份的存储器单元103是用来储存错误更正信息(例如错误更正码)，因此，错误更正电路910便会针对一存储器物理页所读取出来的读出信息(即码字)进行错误更正的操作，更进一步来说，错误更正检测器120会检查读出信息的正确性，以借此检测所检查的读出信息中错误位元的存在，当被错误更正检测器120告知之后，错误更正改正器922会更正所检查的读出信息中找到的错误位元，然而，当读出信息中存在的错误位元的数量超出错误更正改正器922有能力更正的错误位元的最大数量时，错误更正改正器922会指示出读出信息具有无法更正的错误位元，因此，控制逻辑电路906便会使能临界电压分布追踪机制，以决定出可以通过错误更正电路910所执行的错误更正同位元检查的读出信息。进一步的细节将于下详述。
于本实施例中，错误更正电路910可以是一BCH(Bose-Chaudhuri-Hocquenghem)解码器。控制逻辑电路910是用来控制快闪存储器102执行多次读取操作给目标存储器物理页P_0的存储器单元M_0～M_K中的每一存储器单元，并依据位序列BS_0～BS_K的二进制数字分布特性来决定出存储器单元M_0～M_K的读出信息。该多次读取操作至少包含一第一读取操作、一第二读取操作与一第三读取操作，用来决定出用以找出较佳控制栅极电压的控制栅极电压平移方向。
请同时参阅图10与图11。图10为本发明施加于用以读取最低有效位元数据的控制栅极电压的调整操作的第一实施例的示意图，以及图11为本发明决定控制栅极电压的平移方向以找出用以读取最低有效位元数据的较佳控制栅极电压的操作的第一实施例的示意图。由于临界电压分布的改变，一些存储器单元(每一存储器单元原本经由程序化而具有电荷准位L3来储存LSB＝1)的临界电压分布于电压范围V5～V9，以及一些存储器单元(每一存储器单元原本经由程序化而具有电荷准位L4来储存LSB＝0)的临界电压分布于电压范围V1～V5。为了让目标存储器物理页P_0的读出信息中具有最少的错误位元，读取最低有效位元数据的控制栅极电压应该较佳地设定为图10所示的V5(即图3所示的VT_4’)。当初始控制电压VLSB被控制单元912设定为V7以及快闪存储器102根据初始控制电压VLSB而执行第一读取操作给存储器单元M_0～M_K，读出信息(即由位序列BS_0～BS_K的第一个位元所构成的一第一码字CW_1)中所存在的错误位元的数量超出了错误更正电路910有办法更正的错误位元的最大数量，因此，临界电压分布追踪机制便随之被使能。接着，控制单元912会将第一读取操作所使用的初始控制栅极电压VLSB更新为V6(V6低于V7)，然后根据更新后的初始控制栅极电压VLSB’来控制快闪存储器执行一第二读取操作给存储器单元M_0～M_K，因此，接收电路908便会接收到由位序列BS_0～BS_K的第二个位元所构成的一第二码字CW_2。请注意，第一码字CW_1会暂存于储存装置918，以及在被第二码字CW_2的输入位元所覆写之前，暂存于储存装置918的第一码字CW_1的多个位元会逐一地传送至比较单元916。比较单元916是用来比较第一码字CW_1的多个位元(即位序列BS_0～BS_K的多个第一位元)以及第二码字CW_2的多个位元(即位序列BS_0～BS_K的多个第二位元)。比较结果将会指示哪一个位元位置因为从第一二进制数字(例如“1”)转换至第二二进制数字(“0”)而具有一第一种位元反转(first bit flipping)。计数单元914耦接至比较单元916与控制单元912，并用以计数第一码字CW_1与第二码字CW_2中发生第一种位元反转的个数，即，计数单元914会计数位序列BS_0～BS_K中多个第一位元与多个第二位元之间发生第一种位元反转的个数，以产生一第一计数值N1，其中一个第一种位元反转是在一位序列的第一位元与第二位元分别具有第一二进制数字(例如“1”)与第二二进制数字(“0”)时会发生。
接着，控制单元912将第二读取操作所使用的目前的控制栅极电压VLSB’更新为V8(V8高于V7)，然后根据更新后的初始控制栅极电压VLSB”来控制快闪存储器执行一第三读取操作给存储器单元M_0～M_K，因此，接收电路908便会接收到由位序列BS_0～BS_K的第三个位元所构成的一第三码字CW_3。请注意，原本暂存于储存装置918的第一码字CW_1会被第二码字CW_2所覆写，以及在被第三码字CW_3的输入位元所覆写之前，暂存于储存装置918的第二码字CW_2的多个位元会逐一地传送至比较单元916。比较单元916另用来比较第二码字CW_2的多个位元(即位序列BS_0～BS_K的多个第二位元)以及第三码字CW_3的多个位元(即位序列BS_0～BS_K的多个第三位元)。比较结果将会指示哪一个位元位置因为从第二二进制数字(例如“0”)转换至第一二进制数字(“1”)而具有一第二种位元反转。计数单元914另用以计数第二码字CW_2与第三码字CW_3中发生第二种位元反转的个数，即，计数单元914会计数位序列BS_0～BS_K中多个第二位元与多个第三位元之间发生第二种位元反转的个数，以产生一第二计数值N2，其中一个第二种位元反转是在一位序列的第二位元与第三位元分别具有第二二进制数字(例如“0”)与第一二进制数字(“1”)时会发生。
于接收到计数单元914所产生的第一计数值N1与第二计数值N2之后，控制单元912便通过参考第一计数值N1与第二计数值N2来决定出可以通过错误更正同位元检查的读出信息。举例来说，控制单元912依据第一计数值N1与第二计数值N2来决定一控制栅极电压的平移方向DS，更进一步来说，由图10可以得知，第一计数值N1是代表因为将控制栅极电压由V7平移至V6而最新辨识出来的“0”的总个数，以及第二计数值N2是代表因为将控制栅极电压由V6平移至V8而最新辨识出来的“1”的总个数，因此，(N2-N1)的数值便代表控制栅极电压由V7平移至V8所实际造成的“1”的总个数，于本实施例中，(N2-N1)大于N1，这表示对应至电荷准位L3与L4的临界电压分布的局部最小值会落于初始控制栅极电压VLSB的左边，而基于此一观察，控制单元912便会决定出平移方向DS。
于平移方向DS决定出来之后，控制逻辑电路912会依据平移方向DS来决定出一个新的控制栅极电压，当通过施加新的控制栅极电压给目标存储器物理页P_0的存储器单元M_0～M_K中的每一存储器单元而得到的读出信息(即新的码字)通过了错误更正同位元检查，这表示错误更正电路110所处理的码字将不具有任何错误位元。由于最低有效位元数据成功地由控制单元912(其会依据平移方向DS来更新控制栅极电压)所决定，控制单元912便会将目前所使用的控制栅极电压纪录为存储器物理页P_0的下一次最低有效位元读取操作所要使用的初始控制栅极电压。
然而，当通过施加新的控制栅极电压给目标存储器物理页P_0的存储器单元M_0～M_K中的每一存储器单元而得到的读出信息(即新的码字)仍无法通过错误更正同位元检查时，此表示错误更正电路110所处理的码字仍具有无法更正的错误位元，因此控制逻辑电路912将依据平移方向DS来决定另一控制栅极电压。依据平移方向DS来更新控制栅极电压的操作将会不断地执行，直到码字不具有任何错误位元或者码字中存在的所有错误位元均是可以被更正的。请注意，错误更正电路(例如BCH解码器)100具有错误更正的能力，因此，控制单元912并不一定要根据平移方向DS来将控制栅极电压准确地平移至最佳值V5。
于上述的实施例中，控制单元912控制快闪存储器102来依序地执行第一读取操作(其使用初始控制栅极电压VLSB)、第二读取操作(其使用较低的控制栅极电压VLSB’)以及第三读取操作(其使用较高的控制栅极电压VLSB”)，因此，初始控制栅极电压VLSB、较低的控制栅极电压VLSB’与较高的控制栅极电压VLSB”会依序地施加于存储器单元M_0～M_K中每一存储器单元的控制栅极，然而，此仅用来作为范例说明，而非用以作为本发明的限制。
请同时参阅图12与图13。图12为本发明施加于用以读取最低有效位元数据的控制栅极电压的调整操作的第二实施例的示意图，以及图13为本发明决定控制栅极电压的平移方向以找出用以读取最低有效位元数据的较佳控制栅极电压的操作的第二实施例的示意图。图12所示的控制栅极电压调整与图10所示的控制栅极电压调整之间的主要不同之处在于：控制单元912控制快闪存储器102来依序地执行第一读取操作(其使用初始控制栅极电压VLSB)、第二读取操作(其使用较高的控制栅极电压VLSB”)以及第三读取操作(其使用较低的控制栅极电压VLSB’)，因此，初始控制栅极电压VLSB、较高的控制栅极电压VLSB”与较低的控制栅极电压VLSB’会依序地施加于存储器单元M_0～M_K中每一存储器单元的控制栅极。
同样地，当初始控制电压VLSB被控制单元912设定为V7以及快闪存储器102根据初始控制电压VLSB而执行第一读取操作给存储器单元M_0～M_K，读出信息(即由位序列BS_0～BS_K的第一个位元所构成的一第一码字CW_1)中所存在的错误位元的数量超出了错误更正电路910有办法更正的错误位元的最大数量，因此，临界电压分布追踪机制便随之被使能。接着，控制单元912会将第一读取操作所使用的初始控制栅极电压VLSB更新为V8(V8高于V7)，然后根据更新后的初始控制栅极电压VLSB”来控制快闪存储器执行一第二读取操作给存储器单元M_0～M_K，因此，接收电路908便会接收到由位序列BS_0～BS_K的第二个位元所构成的一第二码字CW_2’。比较单元916会比较第一码字CW_1的多个位元(即位序列BS_0～BS_K的多个第一位元)以及第二码字CW_2’的多个位元(即位序列BS_0～BS_K的多个第二位元)。比较结果将会指示哪一个位元位置因为第一二进制数字(例如“0”)转换至第二二进制数字(“1”)而具有第一种位元反转。计数单元914会计数第一码字CW_1与第二码字CW_2’中发生第一种位元反转的个数，以产生一第一计数值N1’。
接着，控制单元912将第二读取操作所使用的目前的控制栅极电压VLSB”更新为V6(V6低于V7)，然后根据更新后的初始控制栅极电压VLSB’来控制快闪存储器执行一第三读取操作给存储器单元M_0～M_K，因此，接收电路908便会接收到由位序列BS_0～BS_K的第三个位元所构成的一第三码字CW_3’。比较单元916另会比较第二码字CW_2’的多个位元(即位序列BS_0～BS_K的多个第二位元)以及第三码字CW_3’的多个位元(即位序列BS_0～BS_K的多个第三位元)。比较结果将会指示哪一个位元位置因为第二二进制数字(例如“1”)转换至第一二进制数字(例如“0”)而具有第二种位元反转。计数单元914另用以计数第二码字CW_2’与第三码字CW_3’中发生第二种位元反转的个数，以产生一第二计数值N2’。由图11与图13可得知，N1’＝N2-N1以及N1＝N2’-N1’，因此，于接收到计数单元914所产生的第一计数值N1’与第二计数值N2’之后，控制单元912便决定对应至电荷准位L3与L4的临界电压分布的局部最小值会落于初始控制栅极电压VLSB的左边，同样可达到决定出控制栅极电压的平移方向DS的目的。
找出用以读取中间有效位元数据的最佳控制栅极电压的操作将于下详述。请参阅图14，其为本发明施加于用以读取中间有效位元数据的两个控制栅极电压中的一控制栅极电压的调整操作的实施例的示意图。如上所述，读取目标存储器物理页P_0的存储器单元M_0～M_K的中间有效位元数据需要两个控制栅极电压VCSB1与VCSB2，当存储器物理页P_0的读出信息无法通过错误更正同位元检查，这表示从存储器单元M_0～M_K读取出来的中间有效位元具有无法更正的错误位元，因此，临界电压分布追踪机制会被使能以找出用以读取中间有效位元数据的较佳控制栅极电压。于本实施例中，控制栅极电压VCSB1与VCSB2中的一控制栅极电压不会被控制单元912所调整，而控制栅极电压VCSB1与VCSB2中的另一控制栅极电压则会被控制单元912所调整来找出控制栅极电压的平移方向。如图14所示，在控制栅极电压VCSB1维持不变的条件之下，控制栅极电压VCSB2会被控制单元912所更新来找出平移方向DS2。于一设计范例中，第一读取操作(其使用初始控制栅极电压VCSB2)、第二读取操作(其使用较低的控制栅极电压VCSB2’)以及第三读取操作(其使用较高的控制栅极电压VCSB2”)会依序地执行于存储器单元M_0～M_K中的每一存储器单元；而于另一设计范例中，第一读取操作(其使用初始控制栅极电压VCSB2)、第二读取操作(其使用较高的控制栅极电压VCSB2”)以及第三读取操作(其使用较低的控制栅极电压VCSB2’)会依序地执行于存储器单元M_0～M_K中的每一存储器单元，同样可达到决定出一个指向对应至电荷准位L5与L6的临界电压分布的区域最小值(即最佳控制栅极电压VT_6’所在位置)的平移方向DS2。由于本领域的技术人员于阅读上述针对找出用以读取最低有效位元数据的更新后的控制栅极电压的段落之后，应可轻易地了解如何通过计数位序列BS_0～BS_K中第一位元与第二位元之间的第一位元翻转以及计数位序列BS_0～BS_K中第二位元与第三位元之间的第二位元翻转来决定出平移方向DS2，故进一步的说明便在此省略以求简洁。
当控制栅极电压的最佳位置(即VT_6’)已经通过平移方向DS2找到，然而，错误更正改正器922指出使用最佳控制栅极电压VT_6’与初始控制栅极电压VCSB1所得到的读出信息仍具有无法更正的错误位元，则控制单元912会维持最佳控制栅极电压VT_6’不变，并开始对初始控制栅极电压VCSB1进行更新以找出平移方向DS1。请参阅图15，其为本发明施加于用以读取中间有效位元数据的两个控制栅极电压中的另一控制栅极电压的调整操作的实施例的示意图。于一设计范例中，第一读取操作(其使用初始控制栅极电压VCSB1)、第二读取操作(其使用较低的控制栅极电压VCSB1’)以及第三读取操作(其使用较高的控制栅极电压VCSB1”)会依序地执行于存储器单元M_0～M_K中的每一存储器单元；而于另一设计范例中，第一读取操作(其使用初始控制栅极电压VCSB1)、第二读取操作(其使用较高的控制栅极电压VCSB1”)以及第三读取操作(其使用较低的控制栅极电压VCSB1’)会依序地执行于存储器单元M_0～M_K中的每一存储器单元，同样可达到决定出一个指向对应至电荷准位L1与L2的临界电压分布的区域最小值(即最佳控制栅极电压VT_2’所在位置)的平移方向DS1。由于本领域的技术人员于阅读上述针对找出用以读取最低有效位元数据的更新后的控制栅极电压的段落之后，应可轻易地了解如何通过计数位序列BS_0～BS_K中第一位元与第二位元之间的第一位元翻转以及计数位序列BS_0～BS_K中第二位元与第三位元之间的第二位元翻转来决定出平移方向DS1，故进一步的说明便在此省略以求简洁。请注意，控制单元912会不断地根据平移方向DS1来更新控制栅极电压，直到错误更正电路910指出读出信息不具有任何错误位元或者读出信息所具有的错误位元是可以被更正的。
于图14与图15所示的上述范例中，控制栅极电压VCSB1与VCSB2中的一控制栅极电压不会被控制单元912所调整，而控制栅极电压VCSB1与VCSB2中的另一控制栅极电压则会被控制单元912所调整来找出一平移方向DS1/DS2，然而，于一设计变化中，平移方向DS1与平移方向DS2是可以同时被决定出来的。请一并参阅图16与图17。图16为本发明施加于用以读取中间有效位元数据的两个控制栅极电压的调整操作的实施例的示意图。图17为决定控制栅极电压的平移方向以找出用以读取中间有效位元数据的较佳控制栅极电压的操作的实施例的示意图。当使用初始控制栅极电压VCSB1与VCSB2所得到的存储器物理页P_0的读出信息无法通过错误更正同位元检查，这表示存储器单元M_0～M_K所读取出来的中间有效位元包含无法更正的错误位元，因此，临界电压分布追踪机制便会被使能以找出用以读取中间有效位元数据的较佳控制栅极电压。通过指派给图3所示的不同电荷准位L0～L7的位元的格雷码(Gray Code)设计可清楚得知，多个控制栅极电压中的一控制栅极电压应该要设定为对应至电荷准位L1与L2所对应的临界电压分布的区域最小值的一个较低电压，以及该多个控制栅极电压中的另一控制栅极电压应该要设定为对应至电荷准位L5与L6所对应的临界电压分布的区域最小值的一个较高电压。为了分辨出由平移较低的控制栅极电压所造成的异动的位元以及由平移较高的控制栅极电压所造成的异动的位元，用以读取中间有效位元数据的控制栅极电压的调整应该基于指派给电荷准位L0～L1与L5～L6的位元的格雷码设计来适当地设定。于本实施例中，控制单元912控制快闪存储器102来依序地执行第一读取操作(其使用两个初始控制栅极电压VCSB1与VCSB2)、第二读取操作(其使用低于初始控制栅极电压VCSB1的一控制栅极电压VCSB1’与低于初始控制栅极电压VCSB2的另一控制栅极电压VCSB2’)以及第三读取操作(其使用高于初始控制栅极电压VCSB1的一控制栅极电压VCSB1”与高于初始控制栅极电压VCSB2的另一控制栅极电压VCSB2”)。
比较单元916会比较位序列BS_0～BS_K的多个第一位元以及多个第二位元，其中由位序列BS_0～BS_K的多个第一位元所构成的一第一码字CW_11是经由第一读取操作所得到，以及由位序列BS_0～BS_K的多个第二位元所构成的一第二码字CW_21是经由第二读取操作所得到。比较结果将会指示哪一个位元位置因为第一二进制数字(例如“1”)转换至第二二进制数字(例如“0”)而具有一第一种位元反转，并另会指示哪一个位元位置因为第二二进制数字(例如“0”)转换至第一二进制数字(例如“1”)而具有一第二种位元反转。请注意，于本实施例中，第一种位元反转是因为将控制栅极电压由VCSB1平移至VCSB1’所造成，以及第二种位元反转是因为将控制栅极电压由VCSB2平移至VCSB2’所造成。计数单元914会计数第一码字CW_11与第二码字CW_21中发生第一种位元反转的个数，并会计数第一码字CW_11与第二码字CW_21中发生第二种位元反转的个数，即，计数单元914会计数位序列BS_0～BS_K中多个第一位元与多个第二位元之间发生第一种位元反转的个数，以产生一第一计数值N1，并计数位序列BS_0～BS_K中多个第一位元与多个第二位元之间发生第二种位元反转的个数，以产生一第二计数值N2，其中一个第一种位元反转会在一位序列的第一位元与第二位元分别具有第一二进制数字(例如“1”)与第二二进制数字(例如“0”)时发生，以及一个第二种位元反转会在一位序列的第一位元与第二位元分别具有第二二进制数字(例如“0”)与第一二进制数字(例如“1”)时发生。
此外，比较单元916会比较位序列BS_0～BS_K的多个第二位元以及多个第三位元，其中由位序列BS_0～BS_K的多个第三位元所构成的一第三码字CW_31是经由第三读取操作所得到。比较结果将会指示哪一个位元位置因为第二二进制数字(例如“0”)转换至第一二进制数字(例如“1”)而具有一第三种位元反转，并另会指示哪一个位元位置因为第一二进制数字(例如“1”)转换至第二二进制数字(例如“0”)而具有一第四种位元反转。请注意，于本实施例中，第三种位元反转是因为将控制栅极电压由VCSB1’平移至VCSB1”所造成，以及第四种位元反转是因为将控制栅极电压由VCSB2’平移至VCSB2”所造成。计数单元914会计数第二码字CW_21与第三码字CW_31中发生第三种位元反转的个数，并会计数第二码字CW_21与第三码字CW_31中发生第四种位元反转的个数，即，计数单元914会计数位序列BS_0～BS_K中多个第二位元与多个第三位元之间发生第三种位元反转的个数，以产生一第三计数值N3，并计数位序列BS_0～BS_K中多个第二位元与多个第三位元之间发生第四种位元反转的个数，以产生一第四计数值N4，其中一个第三种位元反转会在一位序列的第二位元与第三位元分别具有第二二进制数字(例如“0”)与第一二进制数字(例如“1”)时发生，以及一个第四种位元反转会在一位序列的第一位元与第二位元分别具有第一二进制数字(例如“1”)与第二二进制数字(例如“0”)时发生。
于接收到计数单元914所产生的第一计数值N1、第二计数值N2、第三计数值N3与第四计数值N4之后，控制单元912便可依据第一计数值N1与第二计数值N2来决定一控制栅极电压的平移方向DS1，以及依据第三计数值N3与第四计数值N4来决定另一控制栅极电压的平移方向DS2，更进一步来说，第一计数值N1代表因为将控制栅极电压由VCSB1平移至VCSB1’而最新辨识出来的“0”的总个数，以及第二计数值N2代表因为将控制栅极电压由VCSB2平移至VCSB2’而最新辨识出来的“1”的总个数，因此，(N3-N1)的数值便代表控制栅极电压由VCSB1平移至VCSB1”所实际造成的“1”的总个数，以及(N4-N2)的数值便代表控制栅极电压由VCSB2平移至VCSB2”所实际造成的“0”的总个数。于本实施例中，(N2-N1)大于N1以及(N4-N2)大于N2，这表示对应至电荷准位L1与L2的临界电压分布的局部最小值会落于初始控制栅极电压VCSB1的左边，以及对应至电荷准位L5与L6的临界电压分布的局部最小值会落于初始控制栅极电压VCSB2的左边，而基于此一观察，控制单元912便会同时决定出多个平移方向DS1与DS2。接着，根据多个平移方向DS1与DS2中的一个平移方向或两个平移方向，控制单元912会更新多个控制栅极电压中的一个控制栅极电压或两个控制栅极电压，来使得快闪存储器102产生足以通过错误更正同位元检查的读出信息(即中间有效位元)。由于本领域的技术人员于阅读上述段落之后应可轻易地了解相关操作，故进一步的说明便在此省略以求简洁。
于上述的实施例中，控制单元912控制快闪存储器102来依序地执行第一读取操作(其使用初始控制栅极电压VCSB1与VCSB2)、第二读取操作(其使用控制栅极电压VCSB1’与VCSB2’)以及第三读取操作(其使用控制栅极电压VCSB1”与VCSB2”)，然而，此仅用来作为范例说明，而非用以作为本发明的限制条件。于另一设计变化中，控制单元912可控制快闪存储器102来依序地执行第一读取操作(其使用初始控制栅极电压VCSB1与VCSB2)、第二读取操作(其使用控制栅极电压VCSB1”与VCSB2”)以及第三读取操作(其使用控制栅极电压VCSB1’与VCSB2’)，同样可以达到以平行处理的方式来决定出多个平移方向DS1与DS2的目的。由于本领域的技术人员于阅读上述针对图12与图13所示的决定平移方向DS的范例的段落说明之后，应可轻易地了解决定平移方向DS1与DS2的设计变化的操作细节，故进一步的说明便在此省略以求简洁。
对于读取目标存储器物理页P_0的存储器单元M_0～M_K的最高有效位元，其操作类似于上述的读取存储器单元M_0～M_K的中间有效位元的操作，而主要的不同之处在于：最高有效位元的每一读取操作需要四个控制栅极电压而非两个控制栅极电压，如上所述，读取目标存储器物理页P_0的存储器单元M_0～M_K的最高有效位元需要四个控制栅极电压VMSB1、VMSB2、VMSB3与VMSB4。当存储器物理页P_0的读出信息无法通过错误更正同位元检查时，这表示存储器单元M_0～M_K所读取出来的最高有效位元具有无法更正的错误位元，因此，临界电压分布追踪机制便会被使能以找出用以读取最高有效位元数据的较佳的控制栅极电压。于一实施例中，控制栅极电压VMSB1～VMSB4中的一控制栅极电压会被控制单元912所调整，而控制栅极电压VMSB1～VMSB4中的其余控制栅极电压则不会被控制单元912所调整。请参阅图18，其为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的一控制栅极电压的调整操作的实施例的示意图。如图18所示，在控制栅极电压VMSB1～VMSB3维持不变的条件之下，控制栅极电压VMSB4会被控制单元912更新为VMSB4’与VMSB4”来找出平移方向DS4。当控制栅极电压的最佳位置(即VT_7’)已经通过平移方向DS4找到，然而错误更正改正器922指出使用最佳控制栅极电压VT_7’与初始控制栅极电压VMSB1～VMSB3所得到的读出信息仍具有无法更正的错误位元，则控制单元912会维持最佳控制栅极电压VT_7’不变，并开始对初始控制栅极电压VMSB1～VMSB3中的一控制栅极电压进行更新以找出另一平移方向。
请参阅图19，其为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的另一控制栅极电压的调整操作的实施例的示意图。如图19所示，在控制栅极电压VMSB1～VMSB2及VT_7’维持不变的条件之下，控制栅极电压VMSB3会被控制单元912更新为VMSB3’与VMSB3”来找出平移方向DS3。当控制栅极电压的最佳位置(即VT_5’)已经通过平移方向DS3找到，然而错误更正改正器922指出使用最佳控制栅极电压VT_7’、VT_5’与初始控制栅极电压VMSB1、VMSB2所得到的读出信息仍具有无法更正的错误位元，则控制单元912会维持最佳控制栅极电压VT_7’与VT_5’不变，并开始对初始控制栅极电压VMSB1与VMSB2中的一控制栅极电压进行更新以找出另一平移方向。
请参阅图20，其为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的再另一控制栅极电压的调整操作的实施例的示意图。如图20所示，在控制栅极电压VMSB1、VT_7’与VT_5’维持不变的条件之下，控制栅极电压VMSB2会被控制单元912更新为VMSB2’与VMSB2”来找出平移方向DS2。当控制栅极电压的最佳位置(即VT_3’)已经通过平移方向DS2找到，然而错误更正改正器922指出使用最佳控制栅极电压VT_7’、VT_5’、VT_3’与初始控制栅极电压VMSB1所得到的读出信息仍具有无法更正的错误位元，则控制单元912会维持最佳控制栅极电压VT_7’、VT_5’与VT_3’不变，并开始对最后一个初始控制栅极电压VMSB1进行更新以找出另一平移方向。
请参阅图21，其为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的剩余的一控制栅极电压的调整操作的实施例的示意图。如图21所示，在控制栅极电压VT_7’、VT_5’与VT_3’维持不变的条件之下，控制栅极电压VMSB1会被控制单元912更新为VMSB1’与VMSB1”来找出平移方向DS1。于平移方向DS1被决定出来之后，控制单元912会不断地根据平移方向DS1来更新控制栅极电压，直到错误更正电路910指出读出信息不具有任何错误位元或者读出信息所具有的错误位元是可以被更正的。
由于本领域的技术人员于阅读上述关于图14与图15所示的范例的段落之后，应可轻易地了解决定出平移方向DS4/DS3/DS2/DS1与依据所决定的平移方向DS4/DS3/DS2/DS1来找出更新后的控制栅极电压的操作细节，故进一步的说明便在此省略以求简洁。
于上述的实施例中，四个控制栅极电压中的一个控制栅极电压会被控制单元912所调整来找出单一平移方向DS4/DS3/DS2/DS1，而同一时间，四个控制栅极电压中剩余的控制栅极电压则保持不变，然而，于一设计变化中，多个平移方向可同时决定出来。请参阅图22，其为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的两个控制栅极电压的调整操作的实施例的示意图。一般而言，较高的电荷准位L4～L7所对应的临界电压分布的平移机率大于较低的电荷准位L0～L3所对应的临界电压分布的平移机率，因此，一开始时，控制栅极电压VMSB1与VMSB2不会被控制单元912所调整，而控制栅极电压VMSB3与VMSB4则会被控制单元912所调整，以通过平行处理的方式来找出多个平移方向DS3与DS4。同样地，为了分辨出由平移较低的控制栅极电压VMSB3所造成的异动的位元以及由平移较高的控制栅极电压VMSB4所造成的异动的位元，用以读取最高有效位元数据的控制栅极电压的调整应该基于指派给电荷准位L4～L7的位元的格雷码设计来适当地设定。于一设计范例中，初始控制栅极电压VMSB3会先改变至VMSB3’，然而再改变至VMSB3”，此外，初始控制栅极电压VMSB4会先改变至VMSB4’，然而再改变至VMSB4”；然而，于另一设计范例中，初始控制栅极电压VMSB3则会先改变至VMSB3”，然而再改变至VMSB3’，此外，初始控制栅极电压VMSB4则会先改变至VMSB4”，然而再改变至VMSB4’，同样可以达到同时决定出平移方向DS3与DS4的目的。
当控制栅极电压的最佳位置(即VT_5’与VT_7’)已经通过平移方向DS3与DS4找到，然而错误更正改正器922指出使用最佳控制栅极电压VT_7’、VT_5’与初始控制栅极电压VMSB1、VMSB2所得到的读出信息仍具有无法更正的错误位元，则控制单元912会维持最佳控制栅极电压VT_7’与VT_5’不变，并开始对剩下的初始控制栅极电压VMSB1与VMSB2进行更新以通过平行处理的方式来找出其他的平移方向DS1与DS2。
请参阅图23，其为本发明施加于用以读取最高有效位元数据的四个控制栅极电压中的其他两个控制栅极电压的调整操作的实施例的示意图。一般而言，最佳的控制栅极电压VT_5’与VT_7’会维持不变，而控制栅极电压VMSB1与VMSB2则会被控制单元912所调整来以平行处理的方式找出平移方向DS1与DS2。同样地，为了分辨出由平移较低的控制栅极电压VMSB1所造成的异动的位元以及由平移较高的控制栅极电压VMSB2所造成的异动的位元，用以读取最高有效位元数据的控制栅极电压的调整应该基于指派给电荷准位L0～L0的位元的格雷码设计来适当地设定。于一设计范例中，初始控制栅极电压VMSB1会先改变至VMSB1’，然而再改变至VMSB1”，此外，初始控制栅极电压VMSB2会先改变至VMSB2’，然而再改变至VMSB2”；然而，于另一设计范例中，初始控制栅极电压VMSB1则会先改变至VMSB1”，然而再改变至VMSB1’，此外，初始控制栅极电压VMSB2则会先改变至VMSB2”，然而再改变至VMSB2’，同样可以达到同时决定出平移方向DS1与DS2的目的。
由于本领域的技术人员于阅读上述关于图16与图17所示的范例的段落之后，应可轻易地了解决定出多个平移方向DS4与DS3(DS2与DS1)与依据所决定的平移方向DS4与DS3(DS2与DS1)来找出更新后的控制栅极电压的操作细节，故进一步的说明便在此省略以求简洁。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (48)

1.一种读取一快闪存储器中所储存的数据的方法，其特征是，包含有：
控制该快闪存储器来执行多次读取操作给该快闪存储器的多个存储器单元中的每一存储器单元；
分别从该多个存储器单元读出多个位序列，其中该多次读取操作通过不同的控制栅极电压设定而从该多个存储器单元中的每一存储器单元读出具有一预定位元次序的多个位元来作为该多个位序列中的一位序列；以及
依据该多个位序列的二进制数字分布特性，来决定出该多个存储器单元的一读出信息。
2.如权利要求1所述的方法，其特征是，决定出该多个存储器单元的该读出信息的步骤包含有：
辨识出该多个存储器单元中至少一特定存储器单元的一特定位序列，其中每一特定位序列具有不同的二进制数字混杂其中；以及
依据至少该特定位序列，来决定出该至少一特定存储器单元的一更新后的位序列。
3.如权利要求2所述的方法，其特征是，决定出该至少一特定存储器单元的该更新后的位序列的步骤包含有：
将该特定位序列映射至该至少一特定存储器单元的该更新后的位序列。
4.如权利要求3所述的方法，其特征是，辨识出该多个存储器单元中该至少一特定存储器单元的该特定位序列的步骤包含有：
分别辨识出多个特定存储器单元的多个特定位序列；以及
将该特定位序列映射至该至少一特定存储器单元的该更新后的位序列的步骤包含有：
依据该多个特定位序列，来决定出一映射规则；以及
依据该映射规则，将该多个特定位序列分别映射至多个更新后的位序列。
5.如权利要求2所述的方法，其特征是，该多次读取操作中的每一读取操作仅会使用一控制栅极电压给该多个存储器单元中的每一存储器单元的一控制栅极，以及该多次读取操作中的一读取操作所使用的控制栅极电压不同于该多次读取操作中的另一读取操作所使用的控制栅极电压。
6.如权利要求2所述的方法，其特征是，该多次读取操作中的每一读取操作会使用一个以上的控制栅极电压给该多个存储器单元中的每一存储器单元的一控制栅极，该多次读取操作中的一读取操作所使用的多个控制栅极电压不同于该多次读取操作中的另一读取操作所使用的多个控制栅极电压，以及辨识出该多个存储器单元中该至少一特定存储器单元的该特定位序列的步骤包含有：
依据该至少一特定存储器单元的已经辨识出来的位元以及该特定位序列的一二进制数字分布特性，来辨识出该至少一特定存储器单元的该特定位序列。
7.如权利要求2所述的方法，其特征是，该多次读取操作中的每一读取操作会使用两个控制栅极电压给该多个存储器单元中的每一存储器单元的一控制栅极，以及控制该快闪存储器来执行该多次读取操作给该快闪存储器的该多个存储器单元中的每一存储器单元的步骤包含有：
控制该快闪存储器来执行该多次读取操作给该快闪存储器的该多个存储器单元中的每一存储器单元，其中该多次读取操作中每一读取操作所使用的该两个控制栅极电压的一控制栅极电压是依据一第一电压调整次序来加以设定；该多次读取操作中每一读取操作所使用的该两个控制栅极电压的另一控制栅极电压是依据相同于该第一电压调整次序的一第二电压调整次序来加以设定；该第一、第二电压调整次序中的一电压调整次序使得一初始控制栅极电压先平移至代表一特定位元具有一第一二进制数字的一邻近电荷准位，接着再平移至代表该特定位元具有一第二二进制数字的另一邻近电荷准位；以及该第一、第二电压调整次序中的另一电压调整次序使得一初始控制栅极电压先平移至代表该特定位元具有该第二二进制数字的一邻近电荷准位，接着再平移至代表该特定位元具有该第一二进制数字的另一邻近电荷准位。
8.如权利要求1所述的方法，其特征是，该多次读取操作包含有一第一读取操作、一第二读取操作以及一第三读取操作；该第一读取操作、该第二读取操作以及该第三读取操作分别使用一第一控制栅极电压、一第二控制栅极电压以及一第三控制栅极电压；该第一控制栅极电压介于该第二控制栅极电压与该第三控制栅极电压之间；控制该快闪存储器来执行该多次读取操作给该快闪存储器的该多个存储器单元中的每一存储器单元的步骤包含有：
控制该快闪存储器来依序地执行该第一读取操作、该第二读取操作以及该第三读取操作，其中该多个位序列中的每一位序列包含有由该第一读取操作所读取的一第一位元、由该第二读取操作所读取的一第二位元以及由该第三读取操作所读取的一第三位元；以及
决定出该多个存储器单元的该读出信息的步骤包含有：
比较该多个位序列的每一位序列中的该第一位元与该第二位元；
比较该多个位序列的每一位序列中的该第二位元与该第三位元；
计数该多个位序列的多个第一位元与多个第二位元之间发生第一种位元转换的个数，其中一第一种位元转换会于一位序列的该第一位元与该第二位元分别具有一第一二进制数字与不同于该第一二进制数字的一第二二进制数字时发生；
计数该多个位序列的多个第二位元与多个第三位元之间发生第二种位元转换的个数，其中一第二种位元转换会于一位序列的该第二位元与该第三位元分别具有该第二二进制数字与该第一二进制数字时发生；以及
依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出该读出信息。
9.如权利要求8所述的方法，其特征是，依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出该读出信息的步骤包含有：
依据发生第一种位元转换的个数与发生第二种位元转换的个数，来决定出一控制栅极电压的一平移方向；
依据该平移方向来决定一第四控制栅极电压；以及
控制该快闪存储器来执行一第四读取操作给该多个存储器单元中的每一存储器单元以获得该读出信息，其中该第四读取操作使用该第四控制栅极电压。
10.如权利要求1所述的方法，其特征是，该多次读取操作包含有一第一读取操作、一第二读取操作以及一第三读取操作；该第一读取操作使用包含一第一控制栅极电压的多个控制栅极电压；该第二读取操作使用包含一第二控制栅极电压的多个控制栅极电压；该第三读取操作使用包含一第三控制栅极电压的多个控制栅极电压；该第一控制栅极电压介于该第二控制栅极电压与该第三控制栅极电压之间；控制该快闪存储器来执行该多次读取操作给该快闪存储器的该多个存储器单元中的每一存储器单元的步骤包含有：
控制该快闪存储器来依序地执行该第一读取操作、该第二读取操作以及该第三读取操作，其中该多个位序列中的每一位序列包含有由该第一读取操作所读取的一第一位元、由该第二读取操作所读取的一第二位元以及由该第三读取操作所读取的一第三位元；以及
决定出该多个存储器单元的该读出信息的步骤包含有：
比较该多个位序列的每一位序列中的该第一位元与该第二位元；
比较该多个位序列的每一位序列中的该第二位元与该第三位元；
计数该多个位序列的多个第一位元与多个第二位元之间发生第一种位元转换的个数，其中一第一种位元转换会于一位序列的该第一位元与该第二位元分别具有一第一二进制数字与不同于该第一二进制数字的一第二二进制数字时发生；
计数该多个位序列的多个第二位元与多个第三位元之间发生第二种位元转换的个数，其中一第二种位元转换会于一位序列的该第二位元与该第三位元分别具有该第二二进制数字与该第一二进制数字时发生；以及
依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出该读出信息。
11.如权利要求10所述的方法，其特征是，依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出该读出信息的步骤包含有：
依据发生第一种位元转换的个数与发生第二种位元转换的个数，来决定出一控制栅极电压的一平移方向；
依据该平移方向来决定一第四控制栅极电压；以及
控制该快闪存储器来执行一第四读取操作给该多个存储器单元中的每一存储器单元以获得该读出信息，其中该第四读取操作使用包含该第四控制栅极电压的多个控制栅极电压。
12.如权利要求1所述的方法，其特征是，该多次读取操作包含有一第一读取操作、一第二读取操作以及一第三读取操作；该第一读取操作使用包含一第一控制栅极电压与一第二控制栅极电压的多个控制栅极电压；该第二读取操作使用包含一第三控制栅极电压与一第四控制栅极电压的多个控制栅极电压；该第三读取操作使用包含一第五控制栅极电压与一第六控制栅极电压的多个控制栅极电压；该第一控制栅极电压介于该第三控制栅极电压与该第五控制栅极电压之间；该第二控制栅极电压介于该第四控制栅极电压与该第六控制栅极电压之间；控制该快闪存储器来执行该多次读取操作给该快闪存储器的该多个存储器单元中的每一存储器单元的步骤包含有：
控制该快闪存储器来依序地执行该第一读取操作、该第二读取操作以及该第三读取操作，其中该多个位序列中的每一位序列包含有由该第一读取操作所读取的一第一位元、由该第二读取操作所读取的一第二位元以及由该第三读取操作所读取的一第三位元；以及
决定出该多个存储器单元的该读出信息的步骤包含有：
比较该多个位序列的每一位序列中的该第一位元与该第二位元；
比较该多个位序列的每一位序列中的该第二位元与该第三位元；
计数该多个位序列的多个第一位元与多个第二位元之间发生第一种位元转换的个数，其中一第一种位元转换会于一位序列的该第一位元与该第二位元分别具有一第一二进制数字与不同于该第一二进制数字的一第二二进制数字时发生；
计数该多个位序列的多个第一位元与多个第二位元之间发生第二种位元转换的个数，其中一第二种位元转换会于一位序列的该第一位元与该第二位元分别具有该第二二进制数字与该第一二进制数字时发生；
计数该多个位序列的多个第二位元与多个第三位元之间发生第三种位元转换的个数，其中一第三种位元转换会于一位序列的该第二位元与该第三位元分别具有该第二二进制数字与该第一二进制数字时发生；
计数该多个位序列的多个第二位元与多个第三位元之间发生第四种位元转换的个数，其中一第四种位元转换会于一位序列的该第二位元与该第三位元分别具有该第一二进制数字与该第二二进制数字时发生；以及
依据发生第一种位元转换的个数、发生第二种位元转换的个数、发生第三种位元转换的个数与发生第四种位元转换的个数来决定出该读出信息。
13.如权利要求12所述的方法，其特征是，依据发生第一种位元转换的个数、发生第二种位元转换的个数、发生第三种位元转换的个数与发生第四种位元转换的个数来决定出该读出信息的步骤包含有：
依据发生第一种位元转换的个数与发生第二种位元转换的个数，来决定出一控制栅极电压的一第一平移方向；
依据发生第三种位元转换的个数与发生第四种位元转换的个数，来决定出另一控制栅极电压的一第二平移方向；
依据该第一平移方向来决定一第七控制栅极电压；
依据该第二平移方向来决定一第八控制栅极电压；以及
控制该快闪存储器来执行一第四读取操作给该多个存储器单元中的每一存储器单元以获得该读出信息，其中该第四读取操作使用包含该第七控制栅极电压与该第八控制栅极电压的多个控制栅极电压。
14.一种用以读取一快闪存储器中所储存的数据的存储器控制器，其特征是，包含有：
一接收电路，用以获得从该快闪存储器的多个存储器单元所分别读取出来的多个位序列；以及
一控制逻辑电路，耦接于该接收电路，用以控制该快闪存储器来执行多次读取操作给该快闪存储器的该多个存储器单元中的每一存储器单元，以及依据该多个位序列的二进制数字分布特性来决定出该多个存储器单元的一读出信息，其中该多次读取操作通过不同的控制栅极电压设定而从该多个存储器单元中的每一存储器单元读出具有一预定位元次序的多个位元以作为该多个位序列中的一位序列。
15.如权利要求14所述的存储器控制器，其特征是，该控制逻辑电路包含有：
一辨识单元，用以辨识出该多个存储器单元中至少一特定存储器单元的一特定位序列，其中每一特定位序列具有不同的二进制数字混杂其中；以及
一决定单元，耦接至该辨识单元，用以依据至少该特定位序列，来决定出该至少一特定存储器单元的一更新后的位序列。
16.如权利要求15所述的存储器控制器，其特征是，该决定单元将该特定位序列映射至该至少一特定存储器单元的该更新后的位序列，以决定该至少一特定存储器单元的该更新后的位序列。
17.如权利要求16所述的存储器控制器，其特征是，该辨识单元分别辨识出多个特定存储器单元的多个特定位序列；以及
该决定单元依据该多个特定位序列来决定出一映射规则，并依据该映射规则来将该多个特定位序列分别映射至多个更新后的位序列。
18.如权利要求15所述的存储器控制器，其特征是，该多次读取操作中的每一读取操作仅会使用一控制栅极电压给该多个存储器单元中的每一存储器单元的一控制栅极，以及该多次读取操作中的一读取操作所使用的控制栅极电压不同于该多次读取操作中的另一读取操作所使用的控制栅极电压。
19.如权利要求15所述的存储器控制器，其特征是，该多次读取操作中的每一读取操作会使用一个以上的控制栅极电压给该多个存储器单元中的每一存储器单元的一控制栅极，该多次读取操作中的一读取操作所使用的多个控制栅极电压不同于该多次读取操作中的另一读取操作所使用的多个控制栅极电压，以及该辨识单元依据该至少一特定存储器单元的已经辨识出来的位元以及该特定位序列的一二进制数字分布特性，来辨识出该至少一特定存储器单元的该特定位序列。
20.如权利要求15所述的存储器控制器，其特征是，该多次读取操作中的每一读取操作会使用两个控制栅极电压给该多个存储器单元中的每一存储器单元的一控制栅极，以及该控制逻辑电路另包含有：
一控制单元，用以控制该快闪存储器来执行该多次读取操作给该快闪存储器的该多个存储器单元中的每一存储器单元，其中该多次读取操作中每一读取操作所使用的该两个控制栅极电压的一控制栅极电压是依据一第一电压调整次序来加以设定；该多次读取操作中每一读取操作所使用的该两个控制栅极电压的另一控制栅极电压是依据相同于该第一电压调整次序的一第二电压调整次序来加以设定；该第一、第二电压调整次序中的一电压调整次序使得一初始控制栅极电压先平移至代表一特定位元具有一第一二进制数字的一邻近电荷准位，接着再平移至代表该特定位元具有一第二二进制数字的另一邻近电荷准位；以及该第一、第二电压调整次序中的另一电压调整次序使得一初始控制栅极电压先平移至代表该特定位元具有该第二二进制数字的一邻近电荷准位，接着再平移至代表该特定位元具有该第一二进制数字的另一邻近电荷准位。
21.如权利要求14所述的存储器控制器，其特征是，该多次读取操作包含有一第一读取操作、一第二读取操作以及一第三读取操作，该第一读取操作、该第二读取操作以及该第三读取操作分别使用一第一控制栅极电压、一第二控制栅极电压以及一第三控制栅极电压，该第一控制栅极电压介于该第二控制栅极电压与该第三控制栅极电压之间，以及该控制逻辑电路包含有：
一控制单元，用以控制该快闪存储器来依序地执行该第一读取操作、该第二读取操作以及该第三读取操作，并依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出该读出信息，其中该接收电路所获得的该多个位序列中的每一位序列包含有由该第一读取操作所读取的一第一位元、由该第二读取操作所读取的一第二位元以及由该第三读取操作所读取的一第三位元；
一比较单元，用以比较该多个位序列的每一位序列中的该第一位元与该第二位元，以及比较该多个位序列的每一位序列中的该第二位元与该第三位元；以及
一计数单元，耦接于该比较单元与该控制单元，用以计数该多个位序列的多个第一位元与多个第二位元之间发生第一种位元转换的个数，以及计数该多个位序列的多个第二位元与多个第三位元之间发生第二种位元转换的个数，其中一第一种位元转换会于一位序列的该第一位元与该第二位元分别具有一第一二进制数字与不同于该第一二进制数字的一第二二进制数字时发生，以及一第二种位元转换会于一位序列的该第二位元与该第三位元分别具有该第二二进制数字与该第一二进制数字时发生。
22.如权利要求21所述的存储器控制器，其特征是，该控制单元依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出一控制栅极电压的一平移方向，依据该平移方向来决定一第四控制栅极电压，以及控制该快闪存储器来执行一第四读取操作给该多个存储器单元中的每一存储器单元以获得该读出信息，其中该第四读取操作使用该第四控制栅极电压。
23.如权利要求14所述的存储器控制器，其特征是，该多次读取操作包含有一第一读取操作、一第二读取操作以及一第三读取操作；该第一读取操作使用包含一第一控制栅极电压的多个控制栅极电压；该第二读取操作使用包含一第二控制栅极电压的多个控制栅极电压；该第三读取操作使用包含一第三控制栅极电压的多个控制栅极电压；该第一控制栅极电压介于该第二控制栅极电压与该第三控制栅极电压之间；以及该控制逻辑电路包含有：
一控制单元，用以控制该快闪存储器来依序地执行该第一读取操作、该第二读取操作以及该第三读取操作，以及依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出该读出信息，其中该多个位序列中的每一位序列包含有由该第一读取操作所读取的一第一位元、由该第二读取操作所读取的一第二位元以及由该第三读取操作所读取的一第三位元；
一比较单元，用以比较该多个位序列的每一位序列中的该第一位元与该第二位元，以及比较该多个位序列的每一位序列中的该第二位元与该第三位元；以及
一计数单元，耦接于该比较单元与该控制单元，用以计数该多个位序列的多个第一位元与多个第二位元之间发生第一种位元转换的个数，以及计数该多个位序列的多个第二位元与多个第三位元之间发生第二种位元转换的个数，其中一第一种位元转换会于一位序列的该第一位元与该第二位元分别具有一第一二进制数字与不同于该第一二进制数字的一第二二进制数字时发生，以及一第二种位元转换会于一位序列的该第二位元与该第三位元分别具有该第二二进制数字与该第一二进制数字时发生。
24.如权利要求23所述的存储器控制器，其特征是，该控制单元依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出一控制栅极电压的一平移方向，依据该平移方向来决定一第四控制栅极电压，以及控制该快闪存储器来执行一第四读取操作给该多个存储器单元中的每一存储器单元以获得该读出信息，其中该第四读取操作使用包含该第四控制栅极电压的多个控制栅极电压。
25.如权利要求14所述的存储器控制器，其特征是，该多次读取操作包含有一第一读取操作、一第二读取操作以及一第三读取操作；该第一读取操作使用包含一第一控制栅极电压与一第二控制栅极电压的多个控制栅极电压；该第二读取操作使用包含一第三控制栅极电压与一第四控制栅极电压的多个控制栅极电压；该第三读取操作使用包含一第五控制栅极电压与一第六控制栅极电压的多个控制栅极电压；该第一控制栅极电压介于该第三控制栅极电压与该第五控制栅极电压之间；该第二控制栅极电压介于该第四控制栅极电压与该第六控制栅极电压之间；以及该控制逻辑电路包含有：
一控制单元，用以控制该快闪存储器来依序地执行该第一读取操作、该第二读取操作以及该第三读取操作，以及依据发生第一种位元转换的个数、发生第二种位元转换的个数、发生第三种位元转换的个数与发生第四种位元转换的个数来决定出该读出信息，其中该多个位序列中的每一位序列包含有由该第一读取操作所读取的一第一位元、由该第二读取操作所读取的一第二位元以及由该第三读取操作所读取的一第三位元；
一比较单元，用以比较该多个位序列的每一位序列中的该第一位元与该第二位元，以及比较该多个位序列的每一位序列中的该第二位元与该第三位元；以及
一计数单元，耦接于该比较单元与该控制单元，用以计数该多个位序列的多个第一位元与多个第二位元之间发生第一种位元转换的个数，计数该多个位序列的多个第一位元与多个第二位元之间发生第二种位元转换的个数，计数该多个位序列的多个第二位元与多个第三位元之间发生第三种位元转换的个数，以及计数该多个位序列的多个第二位元与多个第三位元之间发生第四种位元转换的个数，其中一第一种位元转换会于一位序列的该第一位元与该第二位元分别具有一第一二进制数字与不同于该第一二进制数字的一第二二进制数字时发生，一第二种位元转换会于一位序列的该第一位元与该第二位元分别具有该第二二进制数字与该第一二进制数字时发生，一第三种位元转换会于一位序列的该第二位元与该第三位元分别具有该第二二进制数字与该第一二进制数字时发生，以及一第四种位元转换会于一位序列的该第二位元与该第三位元分别具有该第一二进制数字与该第二二进制数字时发生。
26.如权利要求25所述的存储器控制器，其特征是，该控制单元依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出一控制栅极电压的一第一平移方向，依据发生第三种位元转换的个数与发生第四种位元转换的个数来决定出另一控制栅极电压的一第二平移方向，依据该第一平移方向来决定一第七控制栅极电压，依据该第二平移方向来决定一第八控制栅极电压，以及控制该快闪存储器来执行一第四读取操作给该多个存储器单元中的每一存储器单元以获得该读出信息，其中该第四读取操作使用包含该第七控制栅极电压与该第八控制栅极电压的多个控制栅极电压。
27.一种存取一快闪存储器的数据的方法，该快闪存储器具有多个存储器单元，其特征是，该方法包含有：
决定该多个存储器单元所读取出来的多个位序列的二进制数字分布特性；以及
依据该二进制数字分布特性来决定出一读出信息。
28.如权利要求27所述的方法，其特征是，一读取操作执行给该多个存储器单元中的每一存储器单元。
29.如权利要求27所述的方法，其特征是，该快闪存储器包含有耦接于一存储器控制器的多个控制栅极，每一存储器所读取出来的具有一预定位元次序的多个位元作为至少一位序列的其中之一，以及每一位序列是通过不同控制栅极电压设定而由不同的存储器单元所读取出来。
30.如权利要求29所述的方法，其特征是，另包含有：
辨识出该多个存储器单元中至少一存储器单元的一特定位序列，其中每一特定位序列不同于另一特定位序列；以及
因应至少该特定位序列来决定出该多个存储器单元中该至少一存储器单元的一更新后的位序列。
31.如权利要求30所述的方法，其特征是，决定出该多个存储器单元中该至少一存储器单元的该更新后的位序列的步骤包含有：将该特定位序列映射至该多个存储器单元中该至少一存储器单元的该更新后的位序列。
32.如权利要求31所述的方法，其特征是，将该特定位序列映射至该多个存储器单元中该至少一存储器单元的该更新后的位序列的步骤包含有：
依据多个特定位序列来决定一映射规则；以及
依据该映射规则，将该多个特定位序列分别映射至多个更新后的位序列。
33.如权利要求28所述的方法，其特征是，仅有一控制栅极电压施加于该多个存储器单元中的每一存储器单元的一控制栅极以执行该读取操作，以及一读取操作所使用的该控制栅极电压不同于其他读取操作所使用的该控制栅极电压。
34.如权利要求28所述的方法，其特征是，多个控制栅极电压施加于该多个存储器单元中的每一存储器单元的一控制栅极以执行该读取操作，以及一读取操作所使用的该多个控制栅极电压不同于其他读取操作所使用的该多个控制栅极电压。
35.如权利要求28所述的方法，其特征是，多次读取操作包含有一第一读取操作、一第二读取操作以及一第三读取操作，该第一读取操作、该第二读取操作以及该第三读取操作分别使用一第一控制栅极电压、一第二控制栅极电压以及一第三控制栅极电压，该第一控制栅极电压的数值介于该第二、第三控制栅极电压的数值之间，该第一读取操作、该第二读取操作以及该第三读取操作依序地执行，以及该多个位序列中的每一位序列具有由该第一读取操作所读取出来的一第一位元、由该第二读取操作所读取出来的一第二位元以及由该第三读取操作所读取出来的一第三位元。
36.如权利要求35所述的方法，其特征是，另包含有：
比较该多个位序列中的每一位序列的该第一位元与该第二位元；
比较该多个位序列中的每一位序列的该第二位元与该第三位元；
计数该多个位序列的多个第一位元与多个第二位元之间发生第一种位元转换的个数，其中一第一种位元转换会于一位序列的该第一位元与该第二位元分别具有一第一二进制数字与不同于该第一二进制数字的一第二二进制数字时发生；
计数该多个位序列的多个第二位元与多个第三位元之间发生第二种位元转换的个数，其中一第二种位元转换会于一位序列的该第二位元与该第三位元分别具有该第二二进制数字与该第一二进制数字时发生；以及
依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出该快闪存储器的该读出信息。
37.如权利要求36所述的方法，其特征是，另包含有：
依据发生第一种位元转换的个数与发生第二种位元转换的个数，来决定出该第一控制栅极电压、该第二控制栅极电压与该第三控制栅极电压中的一控制栅极电压的一平移方向；
依据所决定的该平移方向来决定一第四控制栅极电压；以及
控制该快闪存储器以通过该第四控制栅极电压来执行一第四读取操作给该多个存储器单元中的每一存储器单元，以借此决定出该快闪存储器的该读出信息。
38.一种存取一快闪存储器的数据的装置，该快闪存储器具有多个存储器单元，其特征是，该装置包含有：
一接收电路，用以接收从该多个存储器单元所读取出来的多个位序列；以及
一控制逻辑电路，耦接于该接收电路，用以致使该快闪存储器执行一读取操作给该多个存储器单元中的每一存储器单元，并依据该多个位序列的二进制数字分布特性来决定出该多个存储器单元所读取出来的一读出信息。
39.如权利要求38所述的装置，其特征是，多次读取操作包含因应施加于该多个存储器单元的多个控制栅极电压设定而从该多个存储器单元中的每一存储器单元读取出具有一预定位元次序的多个位元，以作为该多个位序列的其中之一。
40.如权利要求38所述的装置，其特征是，该控制逻辑电路包含有：
一辨识单元，用以辨识出该多个存储器单元中至少一存储器单元的一特定位序列，其中每一特定位序列不同于另一特定位序列；以及
一决定单元，耦接至该辨识单元，用以因应至少该特定位序列而决定出该多个存储器单元中该至少一存储器单元的一更新后的位序列。
41.如权利要求40所述的装置，其特征是，该决定单元将该特定位序列映射至该更新后的位序列，以决定出该至少一存储器单元的该更新后的位序列。
42.如权利要求41所述的装置，其特征是，该辨识单元分别辨识出多个特定存储器单元的多个特定位序列，以及该决定单元因应该多个特定位序列而决定出一映射规则，并依据该映射规则来将该多个特定位序列分别映射至多个更新后的位序列。
43.如权利要求40所述的装置，其特征是，仅有一控制栅极电压施加于该多个存储器单元中的每一存储器单元的一控制栅极以执行每一读取操作，以及一读取操作所使用的该控制栅极电压不同于其他读取操作所使用的该控制栅极电压。
44.如权利要求40所述的方法，其特征是，多个控制栅极电压施加于该多个存储器单元中的每一存储器单元的一控制栅极以执行该读取操作，以及一读取操作所使用的该多个控制栅极电压不同于其他读取操作所使用的该多个控制栅极电压。
45.如权利要求44所述的装置，其特征是，该辨识单元另因应该至少一特定存储器单元的已经辨识出来的位元以及该特定位序列的一二进制数字分布特性，来辨识出该至少一特定存储器单元的该特定位序列。
46.如权利要求40所述的装置，其特征是，针对每一读取操作，两个控制栅极电压施加于该多个存储器单元中的每一存储器单元的一控制栅极；以及该控制逻辑单元包含有一控制单元，用以控制该快闪存储器来执行多次读取操作给该多个存储器单元中的每一存储器单元；一读取操作所使用的该两个控制栅极电压不同于其他读取操作所使用的该两个控制栅极电压；该两个控制栅极电压中的一控制栅极电压依据一第一电压调整次序来加以设定，以及该两个控制栅极电压中的另一控制栅极电压则是依据相同于该第一电压调整次序的一第二电压调整次序来加以设定。
47.如权利要求46所述的装置，其特征是，该第一、第二电压调整次序中的一电压调整次序使得一初始控制栅极电压先平移至代表一特定位元具有一第一二进制数字的一邻近电荷准位，接着再平移至代表该特定位元具有一第二二进制数字的另一邻近电荷准位；以及该第一、第二电压调整次序中的另一电压调整次序使得一初始控制栅极电压先平移至代表该特定位元具有该第二二进制数字的一邻近电荷准位，接着再平移至代表该特定位元具有该第一二进制数字的另一邻近电荷准位。
48.如权利要求38所述的装置，其特征是，多次读取操作包含有一第一读取操作、一第二读取操作以及一第三读取操作；该第一读取操作、该第二读取操作以及该第三读取操作分别使用一第一控制栅极电压、一第二控制栅极电压以及一第三控制栅极电压；以及该控制逻辑电路另用来执行以下操作：
依据发生第一种位元转换的个数与发生第二种位元转换的个数来决定出该读出信息，其中该多个位序列中的每一位序列包含有由该第一读取操作所读取的一第一位元、由该第二读取操作所读取的一第二位元以及由该第三读取操作所读取的一第三位元；
比较该多个位序列的每一位序列中的该第一位元与该第二位元；
比较该多个位序列的每一位序列中的该第二位元与该第三位元；
计数该多个位序列的多个第一位元与多个第二位元之间发生第一种位元转换的个数；以及
计数该多个位序列的多个第二位元与多个第三位元之间发生第二种位元转换的个数，其中一第一种位元转换会于一位序列的该第一位元与该第二位元分别具有一第一二进制数字与不同于该第一二进制数字的一第二二进制数字时发生，以及一第二种位元转换会于一位序列的该第二位元与该第三位元分别具有该第二二进制数字与该第一二进制数字时发生。
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