JP2020071888A - 記憶装置及び記憶方法 - Google Patents
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Abstract
【課題】情報の記録密度を向上できる記憶装置を提供する。【解決手段】記憶装置のコントローラ回路50は、選択回路51cと第1の変換回路51bと第2の変換回路51eと記録媒体と再生回路52とを有する。選択回路は、複数のマッピング規則から1つのマッピング規則を選択する。Mを3以上の整数とし、nを2以上の整数とするとき、複数のマッピング規則のそれぞれは、(n+1)以上のビット長のビットラベルがn個のM値シンボルにそれぞれマッピングされたマッピング規則である。第1の変換回路は、選択された1つのマッピング規則を用いてデータにおけるデータブロックをM値のシンボル系列に変換する。第2の変換回路は、変換されたM値のシンボル系列をM段階のパルス幅の信号に変換する。記録媒体は、変換されたM段階のパルス幅の信号を記録する。再生回路は、記録媒体から読み出された信号をM値のシンボル系列に等化してデータを復元する。【選択図】図5
Description
本実施形態は、記憶装置及び記憶方法に関する。
磁気ディスク装置などの記憶装置では、各トラックにおいて、記録媒体上の磁化方向に応じて情報ビットの値を表す。このとき、情報の記録密度を向上することが望まれる。
一つの実施形態は、情報の記録密度を向上できる記憶装置及び記憶方法を提供することを目的とする。
一つの実施形態によれば、選択回路と第1の変換回路と第2の変換回路と記録媒体と再生回路とを有する記憶装置が提供される。選択回路は、複数のマッピング規則から1つのマッピング規則を選択する。Mを3以上の整数とし、nを2以上の整数とするとき、複数のマッピング規則のそれぞれは、(n+1)以上のビット長のビットラベルがn個のM値シンボルにそれぞれマッピングされたマッピング規則である。第1の変換回路は、選択された1つのマッピング規則を用いてデータにおけるデータブロックをM値のシンボル系列に変換する。第2の変換回路は、変換されたM値のシンボル系列をM段階のパルス幅の信号に変換する。記録媒体は、変換されたM段階のパルス幅の信号を記録する。再生回路は、記録媒体から読み出された信号をM値のシンボル系列に等化してデータを復元する。
以下に添付図面を参照して、実施形態にかかる記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
(実施形態)
実施形態にかかる記憶装置1について説明する。記憶装置1は、記録媒体を有し、ホスト40からの要求に応じて記録媒体に情報を記録する。記録媒体は、例えば、ディスク媒体(例えば、磁気ディスク、光ディスク、光磁気ディスク)、半導体メモリ(例えば、磁気メモリ又は磁壁メモリ)等を含む。記憶装置1は、例えば、磁気ディスク装置、SSD、光磁気ディスク装置、光ディスク装置、磁気メモリ装置などである。以下では、記録媒体がディスク媒体(磁気ディスク)であり記憶装置1が磁気ディスク装置である場合について例示するが、本実施形態は他の場合にも適用可能である。
実施形態にかかる記憶装置1について説明する。記憶装置1は、記録媒体を有し、ホスト40からの要求に応じて記録媒体に情報を記録する。記録媒体は、例えば、ディスク媒体(例えば、磁気ディスク、光ディスク、光磁気ディスク)、半導体メモリ(例えば、磁気メモリ又は磁壁メモリ)等を含む。記憶装置1は、例えば、磁気ディスク装置、SSD、光磁気ディスク装置、光ディスク装置、磁気メモリ装置などである。以下では、記録媒体がディスク媒体(磁気ディスク)であり記憶装置1が磁気ディスク装置である場合について例示するが、本実施形態は他の場合にも適用可能である。
記憶装置1は、例えば、ヘッド22を介して記録媒体11に情報を記録し、ヘッド22を介して記録媒体11から信号を読み出す。具体的には、記憶装置1は、記録媒体11、スピンドルモータ12、モータドライバ21、ヘッド22、アクチュエータアーム15、ボイスコイルモータ(VCM)16、ランプ23、ヘッドアンプ24、リードライトチャネル(RWC)25、ハードディスクコントローラ(HDC)31、バッファメモリ29、及び制御回路26を備える。
記録媒体11は、スピンドルモータ12により、回転軸を中心に所定の回転速度で回転される。スピンドルモータ12の回転は、モータドライバ21により駆動される。記録媒体11は、例えば、磁気ディスク又は光磁気ディスクなどのディスク媒体であってもよい。記録媒体11は、例えば、垂直磁気記録層を有する。例えば、記録媒体11の表裏面には、記録媒体11の中心付近から放射方向に延びる複数のサーボ領域が規定される。サーボ領域は円周方向に等間隔で配置され得る。例えば、サーボ領域にはサーボパターンを含むサーボ情報が記録されている。また、サーボパターンにより、記録媒体11の表裏面には、記録媒体11の中心付近から同心円状に複数のトラックが規定される。また、各トラックでは、サーボ領域とシンクマークとデータ領域とを含むセクタ領域が繰り返し配置されている。シンクマークは、データ領域の先頭を示す。
ヘッド22は、それに備わる記録ヘッド22aおよび再生ヘッド22bにより、記録媒体11に対してデータの書き込みや読み出しを行う。また、ヘッド22は、アクチュエータアーム15の先端にあって、モータドライバ21によって駆動されるVCM16により、記録媒体11の半径方向(トラック幅方向)に沿って移動される。記録媒体11の回転が停止しているときなどは、ヘッド22は、ランプ23上に退避される。
ヘッドアンプ24は、記録アンプ24a及び再生アンプ24bを有する。再生アンプ24bは、ヘッド22が記録媒体11から読み取った信号を増幅して出力し、RWC25に供給する。また、記録アンプ24aは、RWC25から供給された、記録媒体11にデータを書き込むための信号を増幅して、ヘッド22に供給する。
HDC31は、I/Fバスを介してホスト40との間で行われるデータの送受信の制御や、バッファメモリ29の制御、ならびに、記録データに対するデータの誤り訂正処理などを行う。バッファメモリ29は、ホスト40との間で送受信されるデータのキャッシュとして用いられる。さらに、バッファメモリ29は、記録媒体11から読み出されるデータ、記録媒体11に書き込むデータ、又は記録媒体11から読み出される制御用ファームウェアを、一時記憶するためなどに用いられる。
RWC25は、HDC31から供給される、記録媒体11に書き込むためのデータをコード変調してヘッドアンプ24に供給する。また、RWC25は、記録媒体11から読み取られヘッドアンプ24から供給された信号をコード復調してデジタルデータとしてHDC31へ出力する。
制御回路26には、動作用メモリ27(例えば、SRAM:Static Random Access Memory)、不揮発性メモリ28(例えば、Flash ROM:Flash Read Only Memory)および一時記憶用のバッファメモリ29(例えば、DRAM:Dynamic Random Access Memory)が接続されている。制御回路26は、不揮発性メモリ28および記録媒体11に予め記憶されたファームウェアに従って、この記憶装置1の全体的な制御を行う。制御回路26は、例えば、CPU等のプロセッサであり、IC(回路)として実装される。ファームウェアは、初期ファームウェアおよび通常動作に用いる制御用ファームウェアを含む。起動時に最初に実行される初期ファームウェアは、例えば、不揮発性メモリ28に記憶されている。制御用ファームウェアには、後述するように、コントローラ回路50(図5参照)の機能の一部が含まれていてもよい。また、通常動作に用いる制御用ファームウェアは、記録媒体11に記録されており、初期ファームウェアに従った制御により、記録媒体11から一旦バッファメモリ29に読み出され、その後動作用メモリ27に格納される。
記憶装置1では、記録媒体11上の磁化方向で情報ビットの値を表すので、記録媒体11上の記録密度を高めるとシンボル間干渉が生じて再生信号の品質が劣化することがある。例えば、2値のシンボルを記録媒体11に記録する情報記録方式では、記録密度を高めるとシンボル間干渉が生じやすいので、再生信号の品質の劣化抑制と情報の記録密度の向上とを両立させることが困難である。
一方、多値のシンボルを記録媒体11に記録するために、記憶装置1において、トラック内に隣接する2つのサブトラックを設けることが考えられる。この場合、隣接する2サブトラックの合成結果(所望の信号)が所望の3値振幅値を取るためには、所望の信号を検出する際に1セクタを構成する隣接するサブトラック間で記録ビットのタイミング同期が取れていることが要求される。1つの記録ヘッドを有する記憶装置1において隣接する2サブトラック間の同期記録は実現が難しい可能性があり、また可能であっても記録時間のスループット性能が劣化する可能性がある。
それに対して、ユーザデータを所定のビット長のデータブロック単位で多値シンボル系列に変換し、変換された多値シンボル系列を多段階のパルス幅の信号に変換して記録媒体に記録することが考えられる。この場合、トラック内に複数のサブトラックを設けることなく記録媒体11への多値記録の実現を図ることができるが、変換されたシンボル系列間の境界で信号のパルス幅が短くなることがあり、信号の記録媒体11への記録密度の向上が困難になる可能性がある。
そこで、本実施形態では、記憶装置1において、ビットラベルが多値シンボル系列にマッピングされたマッピング規則を複数種用意し直前の多値シンボル系列の終端パターンに応じて次に多値シンボル系列への変換に用いるマッピング規則を適応的に選択することで、シンボル系列間の境界で信号のパルス幅が短くなることを抑制し信号の記録密度向上を図る。
具体的には、多値PWM(Pulse Width Modulation)を用いた磁気記録再生方式をベースにして、記録時に、時刻tの変調ブロックの終端条件に応じて、時刻t+1に用いるマッピング規則を切り替えて記録系列を生成する。マッピング規則の切り替え選択基準は、多値PWM記録系列において最小磁化反転間隔が記録シンボル幅以上に維持されるようなものとする。再生時では、記録時に用いたマッピング規則に関する情報が把握され得ないため、記録時に用いたマッピング規則をブラインド的に推定するブラインド推定を行い、推定されたマッピング規則によってデータ復元を行う。このように、時変的にマッピング規則を切り替えて記録系列を生成することにより、2値シンボルを記録する方式より高い変調レートで低分解能なPWM記録波形を生成可能となり、その結果、2値シンボルを記録する方式より高い記録密度を実現できる。
次に、記憶装置1における記録処理の考え方について説明する。Mを3以上の整数とし、nを2以上の整数とするとき、記憶装置1は、ユーザデータ(バイナリデータ)をn+1ビットのデータブロック単位に区分し、n+1ビットのデータブロックをn個のM値シンボルからなるシンボル系列へ変換し、M値シンボル系列をさらにM段階のPWM信号に変換して記録媒体11に記録する。なお、本実施形態の説明では、データブロック単位が(n+1)ビットである場合を例示して説明するが、データブロック単位はKビット(Kは(n+1)以上の整数)であればよく、データブロック単位は(n+1)ビットに限定されるものではない。
M値シンボル系列をM段階のPWM信号に変換する際に、記憶装置1は、信号のビットレートをN倍(Nは2以上の整数)にアップコンバートしてビット系列を生成する。N=2×(M−1)である場合、M値シンボルが、2×(M−1)ビットにおける“0”,“1”の個数をM段階で変えたビット系列へ変換される。それとともに、記憶装置1は、同じビット値ができるだけ連続するようにビット系列内でビット順序を変更して、適切化されたビット系列とする。このとき、シンボル系列間の境界においても同じビット値ができるだけ連続するように工夫する。
M=3、n=4の場合、記憶装置1は、図2(a)に示すような変換規則に従って、1個のシンボル当り4倍密度のビット系列へ変換する。図2(a)は、M値シンボル系列をM段階のPWM信号に変換する際に用いられる変換規則の一例を示す図である。図2(a)のテーブルの左側の列は、1シンボルの値を示し、右側の列は、ビットレートが4倍にアップコンバージョンされるとともにPWM変調がかけられたビット系列を示す。例えば、シンボル値“−1”、“0”、“1”は、それぞれ、4倍アップビット系列“0000”、“0011”、“1111”へ変換される。
このとき、3値シンボル系列のパターンとして、次の系列パターン1及び系列パターン2が考えられる。
系列パターン1は、シンボル値I∈±1とし、シンボル値X,Y∈0,±1とすると、次の数式1又は数式2で表される3値シンボルのパターンである。
X,I,{0: even(偶数個)},−I,Y ・・・数式1
X,I,{0: odd(奇数個)},I,Y ・・・数式2
X,I,{0: even(偶数個)},−I,Y ・・・数式1
X,I,{0: odd(奇数個)},I,Y ・・・数式2
数式1のパターンでは、連続した偶数個のシンボル値“0”の並びの両側にシンボル値“1”及び“−1”の一方及び他方が配されている。数式1のパターンを4倍アップビット系列にし適切化すると、例えばI=1のとき、(1111,{1100,0011,1100,0011},0000)などのように、ビット値“1”が2個までしか連続できない部分が発生し得る。
数式2のパターンでは、連続した奇数個のシンボル値“0”の並びの両側に同じシンボル値“1”又は“−1”が配されている。数式2のパターンを4倍アップビット系列にし適切化すると、例えばI=1のとき、(1111,{1100,0011,0011},1111)などのように、ビット値“1”が2個までしか連続できない部分が発生し得る。
すなわち、系列パターン1を採用すると、PWM信号上に高分解能パルス(すなわち、時間幅の短いパルス)が発生する可能性がある。
一方、系列パターン2は、シンボル値I∈±1とし、シンボル値X,Y∈0,±1とすると、次の数式3又は数式4で表される3値シンボルのパターンである。
X,I,{0: odd(奇数個)},−I,Y ・・・数式3
X,I,{0: even(偶数個)},I,Y ・・・数式4
X,I,{0: odd(奇数個)},−I,Y ・・・数式3
X,I,{0: even(偶数個)},I,Y ・・・数式4
数式3のパターンでは、連続した奇数個のシンボル値“0”の並びの両側にシンボル値“1”及び“−1”の一方及び他方が配されている。数式3のパターンを4倍アップビット系列にし適切化すると、例えばI=1のとき、(1111,{1100,0011,1100},0000)などのように、ビット値“1”の連続個数が4個未満の部分を発生させないようにすることができる。
数式4のパターンでは、連続した偶数個のシンボル値“0”の並びの両側に同じシンボル値“1”又は“−1”が配されている。数式4のパターンを4倍アップビット系列にし適切化すると、例えばI=1のとき、(1111,{1100,0011,1100,0011},1111)などのように、ビット値“1”の連続個数が4個未満の部分を発生させないようにすることができる。
すなわち、系列パターン2を採用すると、系列パターン1を採用した場合に比べて、PWM信号上における高分解能パルスの発生を抑制できる。そのため、シンボル系列内及びシンボル系列間において、系列パターン1を排除するとともに系列パターン2が得られるように、複数のマッピング規則を決めるとともにそれらの切り替え選択の仕組みを考える。
M=3、n=4の場合、各マッピング規則は、5ビット(n+1ビット)長のビットラベルが4(n)個の3値シンボルにマッピングされたものとなる。シンボル系列間において系列パターン2を得ることを考えると、終端パターンは、4個の3値シンボルの並びにおける終端部分を成すk個(kは4以下の整数)の3値シンボルを含み、図2(b)に示す終端パターンSaと図2(c)に示す終端パターンSbとの2種類に分類され得る。開始パターンは、4個の3値シンボルの並びにおける開始部分を成すk個(kは4以下の整数)の3値シンボルを含み、図2(c)に示す開始パターンPaと図2(d)に示す開始パターンPbとの2種類に分類され得る。図2(b)は、シンボル系列の終端パターンSaとその4倍アップビット系列及び適切化ビット系列とを示す図である。図2(c)は、シンボル系列の終端パターンSbとその4倍アップビット系列及び適切化ビット系列とを示す図である。図2(c)は、シンボル系列の開始パターンPaとその4倍アップビット系列及び適切化ビット系列とを示す図である。図2(d)は、シンボル系列の開始パターンPbとその4倍アップビット系列及び適切化ビット系列とを示す図である。
終端パターンSaを4倍アップビット系列にし適切化すると、図2(b)に波線で囲って示すように、連続した2個以上のビット値“1”で終端することになる。開始パターンPaを4倍アップビット系列にし適切化すると、図2(d)に波線で囲って示すように、連続した2個以上のビット値“1”から開始することになる。そのため、直前のシンボル系列の終端パターンがSaである場合に、開始パターンがPaであるマッピング規則を選択させれば、シンボル系列間の境界近傍において、系列パターン2を得ることができ、ビット値“1”の連続個数が4個未満の部分を発生させないようにすることができる。すなわち、シンボル系列間の境界近傍で高分解能パルスの発生を抑制できる。
系列パターン2を採用しながら開始パターンがPaであるマッピング規則を構成すると、例えば図3に示すマッピング規則Raが得られる。図3は、1つのマッピング規則Raを示す図である。マッピング規則Raでは、互いに異なる5ビット長のビットラベルが、いずれも開始パターンPaを含み互いに異なる4個の3値シンボルの系列にマッピングされている。各ビットラベル“00000”〜“11111”についてみると、開始パターンはいずれもPaであるが、終端パターンはSa又はSbとなっている。
なお、マッピング規則Raは、図3に示す例に限定されない。n+1ビット長のビットラベルがn個のM値シンボルにマッピングされたマッピング規則では、ビットラベルの欄には、n+1ビットの互いに異なるビットパターンが記録されていればよく、シンボル系列の欄には、n個のM値シンボルからなり且つPaに相当する開始パターンを含む互いに異なるシンボル系列が記録されていればよい。
また、終端パターンSbを4倍アップビット系列にし適切化すると、図2(c)に波線で囲って示すように、連続した2個以上のビット値“0”で終端することになる。開始パターンPbを4倍アップビット系列にし適切化すると、図2(e)に波線で囲って示すように、連続した2個以上のビット値“0”から開始することになる。そのため、直前のシンボル系列の終端パターンがSbである場合に、開始パターンがPbであるマッピング規則を選択させれば、シンボル系列間の境界近傍において、系列パターン2を得ることができ、ビット値“1”の連続個数が4個未満の部分を発生させないようにすることができる。すなわち、シンボル系列間の境界近傍で高分解能パルスの発生を抑制できる。
系列パターン2を採用しながら開始パターンがPbであるマッピング規則を構成すると、例えば図4に示すマッピング規則Rbが得られる。図4は、他のマッピング規則Rbを示す図である。マッピング規則Rbでは、互いに異なる5ビット長のビットラベルが、いずれも開始パターンPbを含み互いに異なる4個の3値シンボルの系列にマッピングされている。各ビットラベル“00000”〜“11111”についてみると、開始パターンはいずれもPbであるが、終端パターンはSa又はSbとなっている。
なお、マッピング規則Rbは、図4に示す例に限定されない。n+1ビット長のビットラベルがn個のM値シンボルにマッピングされたマッピング規則では、ビットラベルの欄には、n+1ビットの互いに異なるビットパターンが記録されていればよく、シンボル系列の欄には、n個のM値シンボルからなり且つPbに相当する開始パターンを含む互いに異なるシンボル系列が記録されていればよい。
次に、記憶装置1における記録処理の具体的な実装形態について説明する。時変的にマッピング規則を選択する変復調機能を有する磁気記録再生系(コントローラ回路50)は、例えば、図5に示すように構成される。図5は、コントローラ回路50の構成を示す図である。なお、図5に示すコントローラ回路50における各要素は、機能的な構成であり、例えば、RWC25(図1参照)等においてハードウェア的に(例えば、システムオンチップとして)実装されていてもよい。あるいは、図5に示すコントローラ回路50における各要素は、例えば、制御回路26(図1参照)等においてソフトウェア的に(例えば、制御回路26等により動作用メモリ27等に一括して又は処理の進行に応じて順次に展開される機能モジュールとして)実装されていてもよい。あるいは、図5に示すコントローラ回路50における各要素は、一部の要素がRWC25等においてハードウェア的に実装され、残りの要素が制御回路26等においてソフトウェア的に実装されていてもよい。
コントローラ回路50は、記録回路51および再生回路52を有する。記録回路51は、ユーザデータ(情報ビット)に基づく信号をR/Wインタフェース60経由で記録媒体11へ記録する。再生回路52は、記録された信号を記録媒体11からR/Wインタフェース60経由で読み出してユーザデータを復元する。R/Wインタフェース60は、例えば、ヘッド22、ヘッドアンプ24、RWC25(図1参照)を含むことができる。
記憶装置1における記録処理は、図5に示す記録回路51として実装され得る。記録回路51は、多元LDPC(Nonbinary Low−Density Parity−Check)エンコーダ(NB−LDPC Encoder)51a、第1の変換回路(5B4T Modulator)51b、選択回路(Selector)51c、バッファ回路(Block Buffer)51c、及び第2の変換回路(PWM Modulator)51eを有する。
多元LDPCエンコーダ51aは、ユーザデータをGF(2n+1)上でLDPC符号化して符号語を生成する。なお、ここでは、ガロア拡大体としてGF(2n+1)を用いるが、LDPC符号化で用いるガロア拡大体はこれに限定されない。また、ここではユーザデータに対する誤り訂正符号としてLDPC符号を例に用いるが、誤り訂正符号としては、これに限らず、畳み込み符号、RS(Reed Solomon)符号等の他の符号方式を用いてもよい。
LDPC符号化を行う場合、ユーザデータにおけるn+1ビットのデータブロックをn個のM値シンボルに応じたPWM信号で記録するとき、符号化時にGF(2n+1)を用いると、n+1ビットのデータブロックをGF(2n+1)上の1元として取り扱うことができる。
選択回路51cは、複数のマッピング規則から1つのマッピング規則を選択する。各マッピング規則は、n+1ビット長のビットラベルがn個のM値シンボルにマッピングされたマッピング規則となっている。複数のマッピング規則は、第1の開始パターンを含むマッピング規則と第2の開始パターンを含むマッピング規則とを含む。選択回路51cは、直前のM値シンボル系列を参照する。直前のM値シンボル系列は、第1の変換回路51bで変換された後にバッファ回路51dへ供給され、バッファ回路51dにバッファリングされている。選択回路51cは、バッファ回路51dにアクセスし、直前のM値シンボル系列を取得してもよい。直前のM値シンボル系列の終端パターンが第1の終端パターンである場合に、第1の終端パターンに対応した第1の開始パターンを含むマッピング規則を選択する。選択回路51cは、直前のM値シンボル系列の終端パターンが第2の終端パターンである場合に、第2の終端パターンに対応した第2の開始パターンを含むマッピング規則を選択する。
例えば、M=3、n=4の場合、複数のマッピング規則は、図3に示すマッピング規則Raと図4に示すマッピング規則Rbとを含む。マッピング規則Raは、開始パターンPa(図2(d)参照)を含むマッピング規則である。マッピング規則Rbは、開始パターンPb(図2(e)参照)を含むマッピング規則である。選択回路51cは、直前の3値シンボル系列を参照し、直前の3値シンボル系列の終端パターンがSaである場合に、終端パターンSaに対応した開始パターンPaを含むマッピング規則Raを選択する。選択回路51cは、直前の3値シンボル系列の終端パターンがSbである場合に、終端パターンSbに対応した開始パターンPbを含むマッピング規則Rbを選択する。
選択回路51cは、マッピング規則の選択結果を第1の変換回路51bへ通知する。例えば、第1の変換回路51bがマッピング規則とその識別情報とが複数のマッピング規則について対応付けられた管理情報を有する場合、選択回路51cは、選択されたマッピング規則の識別情報をマッピング規則の選択結果として第1の変換回路51bへ通知してもよい。
第1の変換回路51bは、符号化されたユーザデータを多元LDPCエンコーダ51aから受け、マッピング規則の選択結果を選択回路51cから受ける。第1の変換回路51bは、マッピング規則の選択結果に応じて、変換に用いるべきマッピング規則を特定する。例えば、第1の変換回路51bは、マッピング規則とその識別情報とが複数のマッピング規則について対応付けられた管理情報を有する場合、マッピング規則の識別情報をマッピング規則の選択結果として選択回路51cから受けると、管理情報における識別情報に対応したマッピング規則を、変換に用いるべきマッピング規則として特定する。第1の変換回路51bは、特定されたマッピング規則を用いて、ユーザデータにおけるn+1ビットのデータブロックをn個のM値シンボルからなるシンボル系列へ変換する。
M=3、n=4の場合、第1の変換回路51bは、直前の3値シンボル系列の終端パターンがSaであれば、図3に示すマッピング規則Raを用いて、5ビットのデータブロックを4個の3値シンボルからなるシンボル系列へ変換する。第1の変換回路51bは、直前の3値シンボル系列の終端パターンがSbであれば、図4に示すマッピング規則Rbを用いて、5ビットのデータブロックを4個の3値シンボルからなるシンボル系列へ変換する。
例えば図6(a)に示すように、第1の変換回路51bは、シンボル周期T1〜T4を含むデータブロック期間TP1において、マッピング規則Rbを用いて、5ビットのデータブロック“10100”を4個の3値シンボルの系列“1,0,−1,0”に変換する。選択回路51cは、シンボル系列“1,0,−1,0”の終端パターンがSbであることに応じて、マッピング規則Rbを選択する。第1の変換回路51bは、シンボル周期T5〜T8を含むデータブロック期間TP2において、マッピング規則Rbを用いて、5ビットのデータブロック“10110”を4個の3値シンボルの系列“1,0,0,0”に変換する。選択回路51cは、シンボル系列“1,0,0,0”の終端パターンがSaであることに応じて、マッピング規則Raを選択する。第1の変換回路51bは、マッピング規則Raを用いて、5ビットのデータブロック“10000”を4個の3値シンボルの系列“−1,1,0,−1”に変換する。選択回路51cは、シンボル系列“−1,1,0,−1”の終端パターンがSaであることに応じて、マッピング規則Raを選択する。図6(a)は、コントローラ回路50における第1の変換回路51bの処理結果(出力信号)を示す波形図である。
第1の変換回路51bは、変換後のシンボル系列をバッファ回路51dへ供給する。バッファ回路51dは、変換後のシンボル系列を所定期間バッファリングする。バッファ回路51dは、例えば、第1の変換回路51bから変換後のシンボル系列が供給される度に、バッファリングしていたシンボル系列を第2の変換回路51eへ供給するとともに、そのバッファリングするシンボル系列を更新してもよい。
例えば図6(a)に示すように、バッファ回路51dは、データブロック期間TP1においてシンボル系列“1,0,−1,0”をバッファリングする。バッファ回路51dは、データブロック期間TP2において次のシンボル系列“1,0,0,0”を第1の変換回路51bから受けると、バッファリングしていたシンボル系列を第2の変換回路51eへ供給するとともに、そのバッファリングするシンボル系列を“1,0,0,0”に更新する。バッファ回路51dは、データブロック期間TP3において次のシンボル系列“−1,1,0,−1”を第1の変換回路51bから受けると、バッファリングしていたシンボル系列を第2の変換回路51eへ供給するとともに、そのバッファリングするシンボル系列を“−1,1,0,−1”に更新する。
第2の変換回路51eは、第1の変換回路51bからバッファ回路51d経由でM値のシンボル系列を受ける。第2の変換回路51eは、M値のシンボル系列をM段階のパルス幅の信号に変換する。第2の変換回路51eは、M値シンボル系列をM段階のPWM信号に変換する際に、信号のビットレートをN倍(Nは2以上の整数)にアップコンバートしてビット系列を生成する。N=2×(M−1)である場合、M値シンボルが、2×(M−1)ビットにおける“0”,“1”の個数をM段階で変えたビット系列へ変換される。
M=3、n=4の場合、第2の変換回路51eは、図2(a)に示すような変換規則に従って、1個のシンボル当り4倍密度のビット系列へ変換し、同じビット値ができるだけ連続するようにビット系列内でビット順序を変更して、適切化されたビット系列(図2(b)〜図2(e)参照)とする。
例えば図6(b)に示すように、第2の変換回路51eは、シンボル周期T1〜T4を含むデータブロック期間TP1において、シンボル系列“1,0,−1,0”をビットレートが4倍にアップコンバージョンされたビット系列“1111,0011,0000,0011”に変換する。さらに、第2の変換回路51eは、データブロック期間TP1において、ビット系列“1111,0011,0000,0011”を適切化されたビット系列“1111,1100,0000,0011”に変換する。第2の変換回路51eは、シンボル周期T5〜T8を含むデータブロック期間TP2において、シンボル系列“1,0,0,0”をビットレートが4倍にアップコンバージョンされたビット系列“1111,0011,0011,0011”に変換する。さらに、第2の変換回路51eは、データブロック期間TP2において、ビット系列“1111,0011,0011,0011”を適切化されたビット系列“1111,1100,0011,1100”に変換する。第2の変換回路51eは、シンボル周期T9〜T12を含むデータブロック期間TP3において、シンボル系列“−1,1,0,−1”をビットレートが4倍にアップコンバージョンされたビット系列“0000,1111,0011,0000”に変換する。さらに、第2の変換回路51eは、データブロック期間TP3において、ビット系列“0000,1111,0011,0000”を適切化されたビット系列“0000,1111,1100,0000”に変換する。図4(b)は、コントローラ回路50における第2の変換回路51eで変換される4倍アップビット系列を示す波形図である。図4(c)は、コントローラ回路50における第2の変換回路51eでさらに変換される適切化ビット系列を示す波形図である。
第2の変換回路51eは、適切化されたビット系列をDA変換してアナログ形式の記録信号とし、記録信号をR/Wインタフェース60経由で記録媒体11に記録する。第2の変換回路51eは、例えば図6(c)に示す適切化ビット系列に応じたアナログ信号をPWM信号として記録媒体11に記録させる。図6(c)に示されるように、記録媒体11に記録される信号は、パルスの時間幅が最小磁化反転間隔以上に維持された波形となっている。
次に、記憶装置1における記録処理の流れについて図7を用いて説明する。図7は、記録処理を示すフローチャートである。図7は、M=3、n=4の場合における記録処理の流れを例示する。
記憶装置1は、起動時等の所定のタイミングで初期設定を行う(S1)。このとき、記憶装置1は、初期設定の1つとして、第1の変換回路51bで変換に用いるべきマッピング規則Xをデフォルトのマッピング規則Raに設定する。記憶装置1は、マッピング規則Xを用いて、ユーザデータにおける5ビットのデータブロックを4個の3値シンボルからなるシンボル系列へ変換する(S2)。記憶装置1は、S2の後に、S3〜S6の処理とS7〜S9の処理とを並行して行う。
記憶装置1は、3値シンボル系列への変換(S2)が行われると、変換後の3値シンボル系列の終端パターンを参照する(S3)。記憶装置1は、終端パターンがSaであれば(S3で「Sa」)、S2の変換で用いるべきマッピング規則Xとしてマッピング規則Raを選択する(S4)。記憶装置1は、終端パターンがSbであれば(S3で「Sb」)、S2の変換で用いるべきマッピング規則Xとしてマッピング規則Rbを選択する(S5)。記憶装置1は、次のデータブロックが存在すれば(S6でYes)、処理をS2に戻し、次のデータブロックが存在しなければ(S6でNo)、処理をS9へ進める。
また、記憶装置1は、3値シンボル系列への変換(S2)が行われると、変換後の3値シンボル系列を3段階のPWM信号に変換し(S7)、変換後のPWM信号を記録媒体11に記録する(S8)。記憶装置1は、記録処理を終了すべきかどうか判断する(S9)。記憶装置1は、次のデータブロックが存在するか現在のデータブロックに対するS7,S8の処理が未完了であれば(S9でNo)、処理をS7へ戻し、次のデータブロックが存在せず現在のデータブロックに対するS7,S8の処理が完了していれば(S9でYes)、記録処理を終了する。
次に、記憶装置1における再生処理の考え方について説明する。記憶装置1は、記録媒体から読み出された信号をM値のシンボル系列に等化してデータを復元する。このとき、記憶装置1は、記録処理で用いられたマッピング規則を特定してシンボル系列からデータを復元することになるが、記録処理で用いられたマッピング規則を把握することができない。このため、記憶装置1は、記録処理で用いられたマッピング規則をブラインド的に推定するブラインド推定を行う。ブラインド推定では、記録処理で用いられた可能性のある全てのマッピング規則の全てのシンボル系列について等化処理を行う。ここで得られる等化情報は、複数のマッピング規則における各信号点の尤度情報(すなわち、対数尤度)となる。
M=3、n=4の場合、記録処理では、同じビットラベルに対して、2つのマッピング規則Ra,Rbによるシンボル系列の定義が存在する。このため、等化処理によって、双方のシンボル系列による尤度情報を一旦得る。すなわち、図3に示すマッピング規則Raの各シンボル系列“−1,−1,−1,−1”〜“0,1,1,1”の尤度情報(すなわち、対数尤度)と図4に示すマッピング規則Raの各シンボル系列“−1,−1,−1,−1”〜“0,1,1,1”の尤度情報(すなわち、対数尤度)とをそれぞれ求める。
また、ブラインド推定では、直前のブロックの等化結果と直後の信号ブロックの等化結果とに応じて対象ブロックに用いられたマッピング規則を推定する。すなわち、ブラインド推定では、各シンボル系列の尤度情報の精度を上げるために、その前後のブロックの尤度情報を活用して結合尤度情報(すなわち、結合対数尤度、ジョイントメトリックとも呼ばれる)を生成する。
記録処理において直前のブロックの終端パターンに応じて対象ブロックで用いるべきマッピング規則を選択しているため、直前のブロックの終端パターンの尤度は、対象ブロックのマッピング規則の尤度を示していると考えられる。直前のブロックの尤度情報から直前のブロックの終端パターンの尤度を求め、直前のブロックの終端パターンの尤度を対象ブロックのマッピング規則の尤度としてシンボル系列の尤度情報に対して重み付けする。
記録処理において対象ブロックの終端パターンに応じて直後のブロックで用いるべきマッピング規則を選択しているため、直後のブロックのマッピング規則の尤度は、対象ブロックの終端パターンの尤度を示していると考えられる。直後のブロックの尤度情報から直後のブロックのマッピング規則の尤度を求め、直後のブロックのマッピング規則の尤度を対象ブロックの終端パターンの尤度としてシンボル系列の尤度情報に対して重み付けする。
すなわち、ブラインド推定では、直前のブロックの尤度情報に基づいて直前のブロックの終端パターンの尤度を求め、直後のブロックの尤度情報に基づいて直後のブロックに用いられたマッピング規則の尤度を求める。そして、直前のブロックの終端パターンの尤度と直後のブロックに用いられたマッピング規則の尤度とが結合された対象ブロックの結合尤度情報を複数のマッピング規則の各シンボル系列について求める。
M=3、n=4の場合、直前のブロックの終端パターンがSaである場合に対象ブロックのマッピング規則としてRaを選択しており、直前のブロックの終端パターンがSbである場合に対象ブロックのマッピング規則としてRbを選択しているはずである。また、対象ブロックの終端パターンがSaである場合に直後のブロックのマッピング規則としてRaを選択しており、対象ブロックの終端パターンがSbである場合に直後のブロックのマッピング規則としてRbを選択しているはずである。
例えば、対象ブロックについてマッピング規則がRaで終端パターンがSaであるシンボル系列(すなわち、図3で終端パターンがSaと表記されたいずれかのシンボル系列)の結合対数尤度JM(Ra(t),Sa(t))は、次の数式5で求められる。
JM(Ra(t),Sa(t))=log(Ra(t),Sa(t))+Σlog(Sa(t−1))+Σlog(Ra(t+1))・・・数式5
JM(Ra(t),Sa(t))=log(Ra(t),Sa(t))+Σlog(Sa(t−1))+Σlog(Ra(t+1))・・・数式5
数式5において、log(Ra(t),Sa(t))は、対象ブロックについてマッピング規則がRaで終端パターンがSaであるシンボル系列に対して等化処理で得られた尤度情報(すなわち、対数尤度)である。Σlog(Sa(t−1))は、直前のブロックについて終端パターンがSaである全てのシンボル系列(すなわち、図3、図4で終端パターンがSaと表記された全てのシンボル系列)の尤度情報(すなわち、対数尤度)を合計したものである。Σlog(Ra(t+1))は、直後のブロックについてマッピング規則がRaである全てのシンボル系列(すなわち、図3に示す全てのシンボル系列)の尤度情報(すなわち、対数尤度)を合計したものである。
例えば、対象ブロックについてマッピング規則がRaで終端パターンがSbであるシンボル系列(すなわち、図3で終端パターンがSbと表記されたいずれかのシンボル系列)の結合対数尤度JM(Ra(t),Sb(t))は、次の数式6で求められる。
JM(Ra(t),Sb(t))=log(Ra(t),Sb(t))+Σlog(Sa(t−1))+Σlog(Rb(t+1))・・・数式6
JM(Ra(t),Sb(t))=log(Ra(t),Sb(t))+Σlog(Sa(t−1))+Σlog(Rb(t+1))・・・数式6
数式6において、log(Ra(t),Sb(t))は、対象ブロックについてマッピング規則がRaで終端パターンがSbであるシンボル系列に対して等化処理で得られた尤度情報(すなわち、対数尤度)である。Σlog(Sa(t−1))は、直前のブロックについて終端パターンがSaである全てのシンボル系列(すなわち、図3、図4で終端パターンがSaと表記された全てのシンボル系列)の尤度情報(すなわち、対数尤度)を合計したものである。Σlog(Rb(t+1))は、直後のブロックについてマッピング規則がRbである全てのシンボル系列(すなわち、図4に示す全てのシンボル系列)の尤度情報(すなわち、対数尤度)を合計したものである。
例えば、対象ブロックについてマッピング規則がRbで終端パターンがSaであるシンボル系列(すなわち、図4で終端パターンがSaと表記されたいずれかのシンボル系列)の結合対数尤度JM(Rb(t),Sa(t))は、次の数式7で求められる。
JM(Rb(t),Sa(t))=log(Rb(t),Sa(t))+Σlog(Sb(t−1))+Σlog(Ra(t+1))・・・数式7
JM(Rb(t),Sa(t))=log(Rb(t),Sa(t))+Σlog(Sb(t−1))+Σlog(Ra(t+1))・・・数式7
数式7において、log(Rb(t),Sa(t))は、対象ブロックについてマッピング規則がRbで終端パターンがSaであるシンボル系列に対して等化処理で得られた尤度情報(すなわち、対数尤度)である。Σlog(Sb(t−1))は、直前のブロックについて終端パターンがSbである全てのシンボル系列(すなわち、図3、図4で終端パターンがSbと表記された全てのシンボル系列)の尤度情報(すなわち、対数尤度)を合計したものである。Σlog(Ra(t+1))は、直後のブロックについてマッピング規則がRaである全てのシンボル系列(すなわち、図3に示す全てのシンボル系列)の尤度情報(すなわち、対数尤度)を合計したものである。
例えば、対象ブロックについてマッピング規則がRbで終端パターンがSbであるシンボル系列(すなわち、図4で終端パターンがSbと表記されたいずれかのシンボル系列)の結合対数尤度JM(Rb(t),Sb(t))は、次の数式8で求められる。
JM(Rb(t),Sb(t))=log(Rb(t),Sb(t))+Σlog(Sb(t−1))+Σlog(Rb(t+1))・・・数式8
JM(Rb(t),Sb(t))=log(Rb(t),Sb(t))+Σlog(Sb(t−1))+Σlog(Rb(t+1))・・・数式8
数式8において、log(Rb(t),Sb(t))は、対象ブロックについてマッピング規則がRbで終端パターンがSbであるシンボル系列に対して等化処理で得られた尤度情報(すなわち、対数尤度)である。Σlog(Sb(t−1))は、直前のブロックについて終端パターンがSbである全てのシンボル系列(すなわち、図3、図4で終端パターンがSbと表記された全てのシンボル系列)の尤度情報(すなわち、対数尤度)を合計したものである。Σlog(Rb(t+1))は、直後のブロックについてマッピング規則がRbである全てのシンボル系列(すなわち、図4に示す全てのシンボル系列)の尤度情報(すなわち、対数尤度)を合計したものである。
更に、ブラインド推定では、各ビットラベルについて、複数のマッピング規則の結合尤度情報を比較し、最も尤度の大きいシンボル系列を採用して、推定結果としてのマッピング規則を構成する。これにより、複数のマッピング規則が1つのマッピング規則にまとめられる。
M=3、n=4の場合、得られた同一ビットラベルに対する2つのマッピング規則Ra,Rbのシンボル系列の結合尤度情報(すなわち、結合対数尤度)において、尤度の大きい方を記録されたシンボル系列として選択する。これにより、推定結果としてのマッピング規則が構成される。
推定結果としてのマッピング規則における各シンボル系列の結合尤度情報は、後段のECC復号処理に対する各シンボル系列の尤度値とする。このことによれば、記録時に適用されたマッピング規則を再生時に未知であったとしても、しかるべき信号点に対する尤度情報を再生側で選択し、再生処理を行うことができる。
次に、記憶装置1における再生処理の具体的な実装形態について説明する。記憶装置1における再生処理は、図5に示す再生回路52として実装され得る。再生回路52は、ローパスフィルタ(LPF)52a、AD変換器(A/D)52b、FIRフィルタ(FIR)52c、軟判定回路(SOVA)52d、演算回路(Estimator)52e、推定回路(Selector)52f、及び多元LDPCデコーダ(BP Decoder)52gを有する。
ローパスフィルタ52aは、記録媒体11から再生ヘッド22bで読み出され再生アンプ24bを経由したPWM波形の再生信号を受ける。ローパスフィルタ52aは、そのPWM波形の信号の周波数に1/(2N)=1/[2×{2×(M−1)}]=1/[4×(M−1)]を乗算したカットオフ周波数を有する。ローパスフィルタ52aは、ビットレートがN倍にアップコンバートされている信号(PWM波形の再生信号)をなまらせてそのビットレートを実質的にN×2/(2N)=1倍にダウンコンバートさせる。ローパスフィルタ52aは、処理後の信号をA/D変換器52bへ供給する。
例えばM=3である場合、ローパスフィルタ52aは、記録信号(PWM波形の信号)帯域に対する1/(2×4)=1/8帯域のカットオフ周波数でフィルタ処理を行う。これにより、ローパスフィルタ52aは、シンボル系列に対してビットレートが4倍にアップコンバートされた信号をなまらせてそのビットレートを実質的に、元のM値系列の信号帯域である4×1/(2×2)=1倍にダウンコンバートさせる。
すなわち、図6(d)に実線で示すように、ローパスフィルタ52aは、図6(c)に示すような記録信号(PWM波形の信号)をなまらせてそのビットレートを実質的に4×1/(2×2)=1倍にダウンコンバートさせた再生信号を生成する。図6(d)は、コントローラ回路50におけるローパスフィルタ52aの処理結果(出力信号)を示す波形図である。
A/D変換器52bは、ローパスフィルタ52aで処理された信号に対して、記録信号に対する1/N帯域(すなわち、シンボル系列に対してビットレートがN×1/N=1倍)のサンプリング周波数でダウンサンプル処理を行う。A/D変換器52bは、ローパスフィルタ52aで処理された信号に対して、元の3値振幅系列に要するサンプリング周波数でダウンサンプル処理を行う。A/D変換器52bは、シンボル系列と概ね均等なシンボル周期ごとに、シンボル周期の中央のタイミングでサンプリングするA/D変換を行う。これにより、A/D変換器52bは、ビットレートが実質的にシンボル系列の1倍になるように信号をダウンコンバートして、シンボル系列のM値振幅値の波形を再生する。すなわち、所望のM値振幅を有する再生波形に変換された所望信号を得る。
例えばM=3である場合、A/D変換器52bは、記録信号に対する1/4帯域(すなわち、シンボル系列のビットレート)のサンプリング周波数でダウンサンプル処理を行う。すなわち、A/D変換器52bは、シンボル系列と略均等なシンボル周期ごとに、シンボル周期の中央のタイミングでA/D変換を行う。これにより、所望の3値振幅を有する再生波形に変換された所望信号を得ることができる。
すなわち、A/D変換器52bは、図6(d)に実線で示すローパスフィルタ52aで処理後の信号に対して、図6(d)に一点鎖線で示すシンボル周期T1〜T12の中央のタイミングt1〜t12でA/D変換を行う。これにより、図6(a)に示すシンボル系列と同様の3値振幅を有する再生信号(図6(d)に破線で示す信号)が得られることが分かる。
A/D変換器52bは、処理後の信号(所望信号)をFIRフィルタ52cへ出力する。FIRフィルタ52cは、所望信号(デジタル信号)に対してFIR等化処理を実施し、軟判定回路52dへ入力する。
軟判定回路52dは、FIR等化後の信号をデータブロックに対応した信号ブロックに区分する。軟判定回路52dは、SOVA(Soft Output Viterbi Algorithm)に基づいて、信号ブロックに対してシンボル間干渉に対する軟判定等化処理を行い、シンボル系列について尤度情報(すなわち、対数尤度)を求める。このとき、軟判定回路52dは、記録処理で用いられた可能性のある全てのマッピング規則の全てのシンボル系列について尤度情報(すなわち、対数尤度)を求める。
M=3、n=4の場合、図3に示すマッピング規則Raの各シンボル系列“−1,−1,−1,−1”〜“0,1,1,1”の尤度情報(すなわち、対数尤度)と図4に示すマッピング規則Raの各シンボル系列“−1,−1,−1,−1”〜“0,1,1,1”の尤度情報(すなわち、対数尤度)とをそれぞれ求める。
すなわち、図6(d)に示すように、軟判定回路52dは、データブロック期間TP1に対応した信号ブロック期間TP1’において、タイミングt1〜t4のA/D変換結果に応じた信号ブロックに対して、全マッピング規則の全シンボル系列の尤度情報(すなわち、対数尤度)を求める。軟判定回路52dは、データブロック期間TP2に対応した信号ブロック期間TP2’において、タイミングt5〜t8のA/D変換結果に応じた信号ブロックに対して、全マッピング規則の全シンボル系列の尤度情報(すなわち、対数尤度)を求める。軟判定回路52dは、データブロック期間TP3に対応した信号ブロック期間TP3’において、タイミングt9〜t12のA/D変換結果に応じた信号ブロックに対して、全マッピング規則の全シンボル系列の尤度情報(すなわち、対数尤度)を求める。
軟判定回路52dは、全マッピング規則の全シンボル系列の尤度情報(すなわち、対数尤度)を演算回路52e及び推定回路52fへそれぞれ供給する。
演算回路52eは、全マッピング規則の全シンボル系列の尤度情報を、処理対象の信号ブロックだけでなく直前の信号ブロックと直後の信号ブロックとについても保持している。演算回路52eは、処理対象の信号ブロックの各シンボル系列の尤度情報の精度を上げるために、その前後の信号ブロックの尤度情報を活用して結合尤度情報を生成する。すなわち、演算回路52eは、直前の信号ブロックの尤度情報に基づいて直前の信号ブロックの終端パターンの尤度を求め、直後の信号ブロックの尤度情報に基づいて直後の信号ブロックに用いられたマッピング規則の尤度を求める。そして、演算回路52eは、直前の信号ブロックの終端パターンの尤度と直後の信号ブロックに用いられたマッピング規則の尤度とが結合された処理対象の信号ブロックの結合尤度情報(すなわち、結合対数尤度)を複数のマッピング規則の各シンボル系列について求める。
M=3、n=4の場合、演算回路52eは、処理対象の信号ブロックについてマッピング規則がRaで終端パターンがSaであるシンボル系列(すなわち、図3で終端パターンがSaと表記されたいずれかのシンボル系列)の結合対数尤度JM(Ra(t),Sa(t))を、数式5により求める。演算回路52eは、処理対象の信号ブロックについてマッピング規則がRaで終端パターンがSbであるシンボル系列(すなわち、図3で終端パターンがSbと表記されたいずれかのシンボル系列)の結合対数尤度JM(Ra(t),Sb(t))を、数式6により求める。演算回路52eは、処理対象の信号ブロックについてマッピング規則がRbで終端パターンがSaであるシンボル系列(すなわち、図4で終端パターンがSaと表記されたいずれかのシンボル系列)の結合対数尤度JM(Rb(t),Sa(t))を、数式7により求める。演算回路52eは、処理対象の信号ブロックについてマッピング規則がRbで終端パターンがSbであるシンボル系列(すなわち、図4で終端パターンがSbと表記されたいずれかのシンボル系列)の結合対数尤度JM(Rb(t),Sb(t))を、数式8により求める。
演算回路52eは、処理対象の信号ブロックについての複数のマッピング規則の各シンボル系列の結合尤度情報(すなわち、結合対数尤度)を推定回路52fへ供給する。
推定回路52fは、複数のマッピング規則の各シンボル系列の結合尤度情報に応じて、処理対象の信号ブロックに用いられたマッピング規則を推定する。このとき、推定回路52fは、ビットラベルごとに、マッピング規則を推定する。すなわち、推定回路52fは、各ビットラベルについて、複数のマッピング規則の結合尤度情報を比較し、最も尤度の大きいシンボル系列を採用して、推定結果としてのマッピング規則を構成する。
M=3、n=4の場合、推定回路52fは、同一ビットラベルに対する2つのマッピング規則Ra,Rbのシンボル系列の結合尤度情報(すなわち、結合対数尤度)において、尤度の大きい方を記録されたシンボル系列として選択する。これにより、推定結果としてのマッピング規則が構成される。
推定回路52fは、推定結果としてのマッピング規則とその各シンボル系列の結合尤度情報とを多元LDPCデコーダ52gへ供給する。多元LDPCデコーダ52eは、各シンボル系列の結合尤度情報を用いてLDPC復号処理を実施しデータを復元する。すなわち、多元LDPCデコーダ52eは、各シンボル系列の結合尤度情報のうち最も尤度の大きいシンボル系列を特定し、特定されたシンボル系列に対応したビットラベルを推定結果としてのマッピング規則から特定し、特定されたビットラベルをデータブロックとして復元する。
次に、記憶装置1における再生処理の流れについて図8を用いて説明する。図8は、再生処理を示すフローチャートである。図8は、M=3、n=4の場合における再生処理の流れを例示する。
記憶装置1は、記録媒体11から読み出された信号に所定の処理を行って、複数の信号ブロックを生成する(S11)。記憶装置1は、各信号ブロックに対して、全マッピング規則Ra,Rbの全シンボル系列“−1,−1,−1,−1”〜“0,1,1,1”の尤度情報を生成する(S12)。記憶装置1は、複数の信号ブロックのうちの処理対象の信号ブロックを決定すると(S13)、直前の信号ブロックについて各終端パターンSa,Sbの尤度情報を求めること(S14)と、直後の信号ブロックについて各マッピング規則Ra,Rbの尤度情報を求めること(S15)とを並行して行う。
記憶装置1は、S14とS15とがともに完了すると、数式5〜数式8により、処理対象の信号ブロックについて各マッピング規則の各シンボル系列の結合尤度情報を求める(S16)。記憶装置1は、各マッピング規則Ra,Rbのビットラベル“00000”〜“11111”のうちの処理対象のビットラベルを決定する(S17)。記憶装置1は、処理対象のビットラベルについてマッピング規則を推定する(S18)。すなわち、記憶装置1は、マッピング規則Raにおける処理対象のビットラベルに対応したシンボル系列の結合尤度情報とマッピング規則Rbにおける処理対象のビットラベルに対応したシンボル系列の結合尤度情報とを比較し、尤度が大きい方を選択し、処理対象のビットラベルについてマッピング規則の推定結果とする。記憶装置1は、次のビットラベルが存在すれば(S19でYes)、処理をS17に戻し、次のビットラベルが存在しなければ(S19でNo)、S17〜S19で得られた推定結果を用いてデータを復元する(S20)。すなわち、記憶装置1は、各シンボル系列の結合尤度情報を用いてLDPC復号処理を実施しデータを復元する。記憶装置1は、次の信号ブロックが存在すれば(S21でYes)、処理をS13に戻し、次の信号ブロックが存在しなければ(S21でNo)、処理を終了する。
以上のように、本実施形態では、記憶装置1において、ビットラベルがM値シンボル系列にマッピングされたマッピング規則を複数種用意し直前のM値シンボル系列の終端パターンに応じて次にM値シンボル系列への変換に用いるマッピング規則を適応的に選択する。これにより、PWMベースの多値記録においてシンボル系列間の境界で信号のパルス幅が短くなることを抑制でき、信号の記録密度を向上できる。
例えば、例えば、2値のシンボルを記録媒体11に記録する情報記録方式に対して、線記録密度で約10%向上させることができる。また、M=3の場合、4シンボル系列においても、系列パターン2を満足する系列を生成することができる。このことからブロック変調時での変調レート限界であった6B5T(レート=6/5)よりも高変調レートである5B4T(レート=5/4)の変調を実現することができる。
なお、図3に示すマッピング規則Ra及び図4に示すマッピング規則Rbにおいては、類似するビットラベル間(例えば、図3、図4において、上下に隣接する行間)でシンボル系列のパターンの類似度が高くなっている。このことは、同一信号セット内に存在する信号点の信号点間距離が比較的短いため、等化におけるユークリッド距離が大きくなりやすく、得られる記録密度の向上効果が制限される可能性があることを示している。そのため、次のような変調処理の拡張を考える。
図3に示すマッピング規則Raと図4に示すマッピング規則Rbとをビットラベルごとに交互に交換して、図9に示すマッピング規則Ra’と図10に示すマッピング規則Rb’とを構成する。すなわち、図3における奇数番目のビットラベルに対応したシンボル系列を図4における奇数番目のビットラベルに対応したシンボル系列で置き換えて、図9に示すマッピング規則Ra’を構成する。図4における奇数番目のビットラベルに対応したシンボル系列を図3における奇数番目のビットラベルに対応したシンボル系列で置き換えて、図10に示すマッピング規則Rb’を構成する。図9は、実施形態の変形例における1つのマッピング規則Ra’を示す図である。図10は、実施形態の変形例における他のマッピング規則Rb’を示す図である。
図9に示すマッピング規則Ra’及び図10に示すマッピング規則Rb’においては、類似するビットラベル間(例えば、図3、図4において、上下に隣接する行間)でシンボル系列のパターンの類似度が、図3に示すマッピング規則Ra及び図4に示すマッピング規則Rbに比べて、低くなっている。これにより、同一変調信号セット内の各信号点間距離が大きく維持できるため、等化におけるユークリッド距離を小さくすることができ、信号の記録密度の更なる向上を期待できる。
このとき、図3に示すマッピング規則Raと図4に示すマッピング規則Rbとをビットラベルごとに交互に交換して図9に示すマッピング規則Ra’と図10に示すマッピング規則Rb’とを構成したことに伴い、系列パターン2が得られるように、記憶装置1における記録処理を次のように変更する。
例えば、S4において、記憶装置1(における選択回路51c)は、各マッピング規則Ra’,Rb’における処理対象のデータブロックのビットパターン(ビットラベル)に対応したシンボル系列の開始パターンを参照し、開始パターンがPaである方のマッピング規則を選択する。S5において、記憶装置1(における選択回路51c)は、各マッピング規則Ra’,Rb’における処理対象のデータブロックのビットパターン(ビットラベル)に対応したシンボル系列の開始パターンを参照し、開始パターンがPbである方のマッピング規則を選択する。これにより、図9に示すマッピング規則Ra’及び図10に示すマッピング規則Rb’を用いた場合に、系列パターン2を満足する系列を生成することができる。
あるいは、記録処理を図11に示すように変更する。図11は、実施形態の変形例における記録処理を示すフローチャートである。
すなわち、記憶装置1(における選択回路51c)は、S4又はS5が完了すると、処理対象のデータブロックの最下位ビット(LSB)のビット値を確認する(S31)。記憶装置1は、処理対象のデータブロックの最下位ビットがビット値“0”であれば、S4又はS5で選択されたマッピング規則を維持する(S32)。記憶装置1は、処理対象のデータブロックの最下位ビットがビット値“1”であれば、S4又はS5で選択されたマッピング規則を変更する(S33)。すなわち、記憶装置1(における選択回路51c)は、マッピング規則Ra’を選択していれば、S2の変換で用いるべきマッピング規則Xをマッピング規則Rb’に変更し、マッピング規則Rb’を選択していれば、S2の変換で用いるべきマッピング規則Xをマッピング規則Ra’に変更する。これにより、図9に示すマッピング規則Ra’及び図10に示すマッピング規則Rb’を用いた場合に、系列パターン2を満足する系列を生成することができる。
また、図3に示すマッピング規則Raと図4に示すマッピング規則Rbとをビットラベルごとに交互に交換して図9に示すマッピング規則Ra’と図10に示すマッピング規則Rb’とを構成したことに伴い、適正に等化が行われるように、記憶装置1における再生処理を次のように変更する。
例えば、記録処理は、図11に示すように、図9に示すマッピング規則Ra’及び図10に示すマッピング規則Rb’を用いて行うが、再生処理は、図8に示すように、図3に示すマッピング規則Ra及び図4に示すマッピング規則Rbを用いて行う。これにより、再生信号を適正に3値シンボル系列に等化できる。
あるいは、再生処理を図12に示すように変更する。図12は、実施形態の変形例における再生処理を示すフローチャートである。
すなわち、記憶装置1は、S14が完了すると、S14の演算に用いた各終端パターンについて終端パターンに対応したビットラベルの最下位ビット(LSB)のビット値を確認する(S41)。記憶装置1は、終端パターンに対応したビットラベルの最下位ビットがビット値“0”であれば、S14で用いた終端パターンを維持し(S42)、S14の演算結果を維持する。記憶装置1は、終端パターンに対応したビットラベルの最下位ビットがビット値“1”であれば、S14で用いた終端パターンを変更する(S43)。すなわち、記憶装置1は、そのビットラベルについて終端パターンSaの尤度情報(対数尤度)を用いていれば、S14の演算結果から終端パターンSaの尤度情報を除去(減算)し終端パターンSbの尤度情報を追加(加算)する。記憶装置1は、そのビットラベルについて終端パターンSbの尤度情報(対数尤度)を用いていれば、S14の演算結果から終端パターンSbの尤度情報を除去(減算)し終端パターンSaの尤度情報を追加(加算)する。これにより、再生信号を適正に3値シンボル系列に等化できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 記憶装置、11 記録媒体、50 コントローラ回路、51 記録回路、51b 第1の変換回路、51c 選択回路、51e 第2の変換回路、52 再生回路、52d 軟判定回路、52e 演算回路、52f 推定回路、52g 復元回路。
Claims (10)
- Mを3以上の整数とし、nを2以上の整数とするとき、(n+1)以上のビット長のビットラベルがn個のM値シンボルにそれぞれマッピングされた複数のマッピング規則から1つのマッピング規則を選択する選択回路と、
前記選択された1つのマッピング規則を用いてデータにおけるデータブロックをM値のシンボル系列に変換する第1の変換回路と、
前記変換されたM値のシンボル系列をM段階のパルス幅の信号に変換する第2の変換回路と、
前記変換されたM段階のパルス幅の信号を記録する記録媒体と、
前記記録媒体から読み出された信号をM値のシンボル系列に等化してデータを復元する再生回路と、
を備えた記憶装置。 - データは、
第1のデータブロックと、
前記第1のデータブロックに続く第2のデータブロックと、
を含み、
前記第1の変換回路は、前記選択された1つのマッピング規則を用いて前記第1のデータブロックを第1のシンボル系列に変換し、
前記選択回路は、前記第1のシンボル系列の終端パターンに応じて、前記複数のマッピング規則から前記第2のデータブロックに用いられるべき1つのマッピング規則を選択し、
前記第1の変換回路は、前記第1のシンボル系列の終端パターンに応じて選択された1つのマッピング規則を用いて、前記第2のデータブロックを第2のシンボル系列に変換する
請求項1に記載の記憶装置。 - データは、
第1のデータブロックと、
前記第1のデータブロックに続く第2のデータブロックと、
を含み、
前記第1の変換回路は、前記選択された1つのマッピング規則を用いて前記第1のデータブロックを第1のシンボル系列に変換し、
前記選択回路は、前記第1のシンボル系列の終端パターンと前記第2のデータブロックの最下位ビットの値とに応じて、前記複数のマッピング規則から前記第2のデータブロックに用いられるべき1つのマッピング規則を選択し、
前記第1の変換回路は、前記第1のシンボル系列の終端パターンと前記第2のデータブロックの最下位ビットの値とに応じて選択された1つのマッピング規則を用いて、前記第2のデータブロックを第2のシンボル系列に変換する
請求項1に記載の記憶装置。 - 前記記録媒体から読み出された信号は、
第1の信号ブロックと、
前記第1の信号ブロックに続く第2の信号ブロックと、
前記第2の信号ブロックに続く第3の信号ブロックと、
を含み、
前記再生回路は、前記第1の信号ブロックと前記第2の信号ブロックと前記第3の信号ブロックとのそれぞれを前記複数のマッピング規則に含まれた各シンボル系列に等化し、前記第1の信号ブロックの等化結果と前記第3の信号ブロックの等化結果とに応じて前記第2の信号ブロックに用いられたマッピング規則を推定し、前記推定されたマッピング規則を用いて、前記第2の信号ブロックの等化結果に応じたデータを復元する
請求項1から3のいずれか1項に記載の記憶装置。 - 前記再生回路は、
前記第1の信号ブロックと前記第2の信号ブロックと前記第3の信号ブロックとのそれぞれについて前記複数のマッピング規則の各シンボル系列の尤度情報を生成する軟判定回路と、
前記第1の信号ブロックの尤度情報に基づいて前記第1の信号ブロックの終端パターンの尤度を求め、前記第3の信号ブロックの尤度情報に基づいて前記第3の信号ブロックに用いられたマッピング規則の尤度を求め、前記第1の信号ブロックの終端パターンの尤度と前記第3の信号ブロックに用いられたマッピング規則の尤度とが結合された前記第2の信号ブロックの結合尤度情報を前記複数のマッピング規則の各シンボル系列について求める演算回路と、
前記複数のマッピング規則の各シンボル系列の結合尤度情報に応じて、前記第2の信号ブロックに用いられたマッピング規則を推定する推定回路と、
前記推定されたマッピング規則を用いて、前記結合尤度情報に応じたデータを復元する復元回路と、
を有する
請求項4に記載の記憶装置。 - Mを3以上の整数とし、nを2以上の整数とするとき、(n+1)以上のビット長のビットラベルがn個のM値シンボルにそれぞれマッピングされた複数のマッピング規則から1つのマッピング規則を選択することと、
前記選択された1つのマッピング規則を用いてデータにおけるデータブロックをM値のシンボル系列に変換することと、
前記変換されたM値のシンボル系列をM段階のパルス幅の信号に変換することと、
前記変換されたM段階のパルス幅の信号を記録媒体に記録することと、
前記記録媒体から読み出された信号をM値のシンボル系列に等化してデータを復元することと、
を備えた記憶方法。 - データは、
第1のデータブロックと、
前記第1のデータブロックに続く第2のデータブロックと、
を含み、
前記M値のシンボル系列に変換することは、
前記選択された1つのマッピング規則を用いて前記第1のデータブロックを第1のシンボル系列に変換することを含み、
前記選択することは、
前記第1のシンボル系列の終端パターンに応じて、前記複数のマッピング規則から前記第2のデータブロックに用いられるべき1つのマッピング規則を選択することを含み、
前記M値のシンボル系列に変換することは、
前記第1のシンボル系列の終端パターンに応じて選択された1つのマッピング規則を用いて、前記第2のデータブロックを第2のシンボル系列に変換することをさらに含む
請求項6に記載の記憶方法。 - データは、
第1のデータブロックと、
前記第1のデータブロックに続く第2のデータブロックと、
を含み、
前記M値のシンボル系列に変換することは、
前記選択された1つのマッピング規則を用いて前記第1のデータブロックを第1のシンボル系列に変換することを含み、
前記選択することは、
前記第1のシンボル系列の終端パターンと前記第2のデータブロックの最下位ビットの値とに応じて、前記複数のマッピング規則から前記第2のデータブロックに用いられるべき1つのマッピング規則を選択することを含み、
前記M値のシンボル系列に変換することは、
前記第1のシンボル系列の終端パターンと前記第2のデータブロックの最下位ビットの値とに応じて選択された1つのマッピング規則を用いて、前記第2のデータブロックを第2のシンボル系列に変換することをさらに含む
請求項6に記載の記憶方法。 - 前記記録媒体から読み出された信号は、
第1の信号ブロックと、
前記第1の信号ブロックに続く第2の信号ブロックと、
前記第2の信号ブロックに続く第3の信号ブロックと、
を含み、
前記復元することは、
前記第1の信号ブロックと前記第2の信号ブロックと前記第3の信号ブロックとのそれぞれを前記複数のマッピング規則に含まれた各シンボル系列に等化し、前記第1の信号ブロックの等化結果と前記第3の信号ブロックの等化結果とに応じて前記第2の信号ブロックに用いられたマッピング規則を推定し、前記推定されたマッピング規則を用いて、前記第2の信号ブロックの等化結果に応じたデータを復元することを含む
請求項6から8のいずれか1項に記載の記憶方法。 - 前記第1の信号ブロックと前記第2の信号ブロックと前記第3の信号ブロックとのそれぞれを前記複数のマッピング規則に含まれた各シンボル系列に等化し、前記第1の信号ブロックの等化結果と前記第3の信号ブロックの等化結果とに応じて前記第2の信号ブロックに用いられたマッピング規則を推定し、前記推定されたマッピング規則を用いて、前記第2の信号ブロックの等化結果に応じたデータを復元することは、
前記第1の信号ブロックと前記第2の信号ブロックと前記第3の信号ブロックとのそれぞれについて前記複数のマッピング規則の各シンボル系列の尤度情報を生成することと、
前記第1の信号ブロックの尤度情報に基づいて前記第1の信号ブロックの終端パターンの尤度を求め、前記第3の信号ブロックの尤度情報に基づいて前記第3の信号ブロックに用いられたマッピング規則の尤度を求め、前記第1の信号ブロックの終端パターンの尤度と前記第3の信号ブロックに用いられたマッピング規則の尤度とが結合された前記第2の信号ブロックの結合尤度情報を前記複数のマッピング規則の各シンボル系列について求めることと、
前記複数のマッピング規則の各シンボル系列の結合尤度情報に応じて、前記第2の信号ブロックに用いられたマッピング規則を推定することと、
前記推定されたマッピング規則を用いて、前記結合尤度情報に応じたデータを復元することと、
を含む
請求項9に記載の記憶方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018202515A JP2020071888A (ja) | 2018-10-29 | 2018-10-29 | 記憶装置及び記憶方法 |
US16/553,750 US10714124B2 (en) | 2018-10-29 | 2019-08-28 | Storage device and storage method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018202515A JP2020071888A (ja) | 2018-10-29 | 2018-10-29 | 記憶装置及び記憶方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020071888A true JP2020071888A (ja) | 2020-05-07 |
Family
ID=70325573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018202515A Pending JP2020071888A (ja) | 2018-10-29 | 2018-10-29 | 記憶装置及び記憶方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10714124B2 (ja) |
JP (1) | JP2020071888A (ja) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001144621A (ja) | 1999-11-11 | 2001-05-25 | Matsushita Electric Ind Co Ltd | 符号変換方法及び符号変換装置 |
DE10131124A1 (de) * | 2001-06-28 | 2003-01-23 | Infineon Technologies Ag | Konfigurierbare Adressierungsvorrichtung |
KR100552699B1 (ko) | 2003-10-27 | 2006-02-20 | 삼성전자주식회사 | 코드율 7/8인 mtr 코드 부호화/복호화 방법 및 장치 |
TWI396202B (zh) * | 2008-11-14 | 2013-05-11 | Phison Electronics Corp | 錯誤校正控制器及其快閃記憶體晶片系統與錯誤校正方法 |
JP2011254445A (ja) | 2010-05-06 | 2011-12-15 | Sony Corp | 符号化装置、符号化方法、記録装置、記録方法、復号装置、復号方法 |
CN103221928B (zh) * | 2010-10-29 | 2016-01-20 | 英派尔科技开发有限公司 | 用于固态驱动器的擦除次数减少的高级数据编码 |
US8427875B2 (en) * | 2010-12-07 | 2013-04-23 | Silicon Motion Inc. | Method and memory controller for reading data stored in flash memory by referring to binary digit distribution characteristics of bit sequences read from flash memory |
US9305638B1 (en) * | 2014-10-29 | 2016-04-05 | Macronix International Co., Ltd. | Operation method for memory device |
JP2018113088A (ja) | 2017-01-12 | 2018-07-19 | 株式会社東芝 | 記憶装置、コントローラ回路、及び記録再生方法 |
-
2018
- 2018-10-29 JP JP2018202515A patent/JP2020071888A/ja active Pending
-
2019
- 2019-08-28 US US16/553,750 patent/US10714124B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20200135231A1 (en) | 2020-04-30 |
US10714124B2 (en) | 2020-07-14 |
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